Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано при построении адресных регистров запоминающих устройств и входных регистров микропроцессорных систем.The present invention relates to digital computing and can be used in the construction of address registers of storage devices and input registers of microprocessor systems.
Известно электронное устройство - Элемент входного регистра [1]. Указанное устройство предназначено для преобразования по команде управляющего сигнала ВК входного сигнала D в выходные дополняющие сигналы F1 и F2, необходимые для работы дешифраторов тактируемых запоминающих устройств. Кроме того, Элемент входного регистра и может быть использован в качестве разряда входных регистров микропроцессорных систем для управления многоразрядными шинами данныхKnown electronic device - Element of the input register [1]. The specified device is intended for conversion on command of the control signal VK input signal D into the output complementary signals F1 and F2, necessary for the operation of decoders of clocked storage devices. In addition, the element of the input register and can be used as a bit of input registers of microprocessor systems to control multi-bit data buses
Данный Элемент входного регистра содержит входы D, ВК и , выходы F1 и F2 шину источника питания высокого уровня напряжения UИП, шину источника питания низкого уровня напряжения «земля», полевые транзисторы Р-типа с первого по пятый и N-типа с шестого по десятый и четыре инвертора [1].This Element of the input register contains the inputs D, VK and , outputs F1 and F2 high voltage power supply bus U IP , low voltage ground power supply bus, P-type field effect transistors from the first to the fifth and N-type from the sixth to the tenth and four inverters [1].
Недостатком известного устройства Элемента входного регистра [1] является низкое быстродействие, вызванное большим количеством элементов подсоединенных к входам выходных инверторов первому и второму, в результате чего, узловые емкости, подсоединенные к входам этих инверторов, имеют большое значение и увеличивают время переходного процесса перезаряда этих узлов.The disadvantage of the known device of the Input Register Element [1] is the low speed caused by a large number of elements connected to the inputs of the output inverters of the first and second, as a result of which the node capacitances connected to the inputs of these inverters are of great importance and increase the time of the transient process of recharging these nodes .
Кроме того, наличие четвертого инвертора требует физического соединения стоков комплементарной пары МОП-транзисторов с истоками ключевых транзисторов, что увеличивает емкость данного узла и дополнительно снижает быстродействие Элемента входного регистра.In addition, the presence of the fourth inverter requires a physical connection of the drains of the complementary pair of MOSFETs with the sources of the key transistors, which increases the capacitance of this node and further reduces the speed of the Input Register Element.
Задачей предлагаемого изобретения является повышение быстродействия Элемента входного регистра.The objective of the invention is to improve the performance of the Element of the input register.
Поставленная задача достигается тем, что в схему Элемента входного регистра [1], содержащую МОП-транзисторы Р-типа с первого по пятый и N-типа с шестого по десятый, вход сигнала D, соединенный с истоками транзисторов первого и шестого, вход сигнала СЕ, соединенный с затворами пятого, шестого и восьмого транзисторов, вход сигнала соединенный с затворами первого, третьего и десятого транзисторов, шину источника питания высокого уровня напряжения VDD, соединенную с истоками транзисторов второго, третьего и четвертого транзисторов, шину источника питания низкого уровня напряжения GND, соединенную с истоками транзисторов седьмого, восьмого и девятого, первый инвертор, вход которого соединен со стоками пятого, восьмого и девятого транзисторов и затвором седьмого транзистора, а выход является выходом OUT элемента входного регистра, второй инвертор, вход которого соединен со стоками третьего, четвертого и десятого транзисторов и затвором второго транзистора, а выход соединен с входом третьего инвертора, выход которого является выходом элемента входного регистра, причем стоки первого, второго, шестого и седьмого транзисторов соединены с затворами транзисторов четвертого и девятого, введены одиннадцатый МОП-транзистор Р-типа и двенадцатый МОП-транзистор N-типа, затворы которых соединены с затворами четвертого и девятого транзисторов, и сток одиннадцатого транзистора соединен с истоком пятого, а сток двенадцатого - с истоком десятого, и исток одиннадцатого транзистора - с шиной источника питания высокого уровня напряжения VDD, а двенадцатого - с шиной источника питания низкого уровня напряжения GND.The task is achieved by the fact that in the circuit of the Element of the input register [1], containing P-type MOS transistors from the first to the fifth and N-type from the sixth to the tenth, the signal input D, connected to the sources of the transistors of the first and sixth, the signal input CE , connected to the gates of the fifth, sixth and eighth transistors, signal input
В предлагаемом Элементе входного регистра, вместо четвертого инвертора введены два МОП-транзистора, что уменьшает суммарные узловые емкости, подсоединенные к входам выходных инверторов, и емкости узлов стоков, введенных МОП-транзисторов, подсоединенных к соответствующим истокам ключевых МОП-транзисторов, и позволяет повысить быстродействие Элемента входного регистра за счет уменьшения времени переходного процесса переключения перечисленных узлов.In the proposed Element of the input register, instead of the fourth inverter, two MOS transistors are introduced, which reduces the total node capacitances connected to the inputs of the output inverters, and the capacitance of the drain nodes, the introduced MOS transistors connected to the corresponding sources of the key MOS transistors, and allows to increase the speed Element of the input register by reducing the time of the transition process of switching the listed nodes.
На Рисунке приведена схема предлагаемого Элемента входного регистра.The Figure shows a diagram of the proposed Input Register Element.
Предлагаемый Элемент входного регистра содержит транзисторы Р-типа с первого по пятый 1-5 и одиннадцатый 11 и N-типа с шестого по десятый 6-10 и двенадцатый 12, вход сигнала D, соединенный с истоками транзисторов первого 1 и шестого 6, вход сигнала СЕ, соединенный с затворами пятого 5, шестого 6 и восьмого 8 транзисторов, вход сигнала соединенный с затворами первого 1, третьего 3 и десятого 10 транзисторов, шину источника питания высокого уровня напряжения VDD, соединенную с истоками транзисторов второго 2, третьего 3, четвертого 4 и одиннадцатого 11, шину источника питания низкого уровня напряжения GND, соединенную с истоками транзисторов седьмого 7, восьмого 8 девятого 9 и двенадцатого 12, первый инвертор, вход которого соединен со стоками пятого 5, восьмого 8 и девятого 9 транзисторов и затвором седьмого 7 транзистора, а выход является выходом OUT Элемента входного регистра, второй инвертор, вход которого соединен со стоками третьего 3, четвертого 4 и десятого 10 транзисторов и затвором второго 2 транзистора, а выход соединен с входом третьего инвертора, выход которого является выходом Элемента входного регистра. Причем стоки первого 1, второго 2, шестого 6 и седьмого 7 транзисторов соединены с затворами транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12, сток одиннадцатого транзистора 11 соединен с истоком пятого 5, а сток двенадцатого 12 - с истоком десятого 10.The proposed Input Register Element contains P-type transistors from the first to the fifth 1-5 and the eleventh 11 and N-type from the sixth to the tenth 6-10 and the twelfth 12, the signal input D connected to the sources of the transistors of the first 1 and sixth 6, the signal input CE, connected to the gates of the fifth 5, sixth 6 and eighth 8 transistors, signal input
Предлагаемая схема Элемента входного регистра предназначена для формирования прямого OUT и инверсного сигналов по установленному сигналу данных D и по положительному СЕ и отрицательному фронту управляющих сигналов и работает следующим образом.The proposed scheme of the Input Register Element is designed to form a direct OUT and an inverse signals according to the set data signal D and according to the positive CE and negative front of the control signals and works as follows.
В исходном состоянии на вход данных D поступает сигнал данных высокого VDD или низкого GND уровня напряжения, а на вход СЕ напряжение высокого уровня и, соответственно, на вход - низкого. Поэтому транзисторы первый 1, третий 3, шестой 6 и восьмой 8 открыты, а транзисторы пятый 5 и десятый 10 - закрыты. Если на входе D напряжение высокого уровня VDD, то напряжение высокого уровня VDD через открытые транзисторы первый 1 и шестой 6 поступает на затворы транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12. Поэтому транзисторы четвертый 4 и одиннадцатый 11 закрыты, а транзисторы девятый 9 и двенадцатый 12 открыты. Через открытый восьмой транзистор 8 на затвор седьмого транзистора 7 и на вход первого инвертора поступает напряжение низкого уровня GND и поэтому седьмой транзистор 7 закрыт, а на выходе первого инвертора, который является выводом OUT Элемента входного регистра, установлено напряжение высокого уровня VDD. Одновременно через открытый третий транзистор 3 на затвор второго транзистора 2 и вход второго инвертора поступает напряжение высокого уровня VDD, в результате чего второй транзистор 2 закрыт, а на выходе второго инвертора установлено напряжение низкого уровня GND, которое поступает на вход третьего инвертора. Поэтому на выходе третьего инвертора, который является выводом Элемента входного регистра, также установлено напряжение высокого уровня VDD. Если на входе D напряжение низкого уровня GND, то напряжение низкого уровня GND через открытые транзисторы первый 1 и шестой 6 поступает на затворы транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12. Поэтому транзисторы четвертый 4 и одиннадцатый 11 открыты, а транзисторы девятый 9 и двенадцатый 12 закрыты. Так как при этом на входе первого и второго инверторов напряжения остаются неизменными, то на выходах OUT и напряжения высокого уровня VDD сохраняются.In the initial state, the data input D receives a data signal of a high VDD or low GND voltage level, and a high level voltage is supplied to the input CE and, accordingly, to the input
Если на входе D установлено напряжение высокого уровня VDD, а на вход СЕ поступает напряжение низкого уровня GND и, соответственно, на вход напряжение высокого уровня VDD, то транзисторы первый 1, третий 3, шестой 6 и восьмой 8 закрываются, а транзисторы пятый 5 и десятый 10 открываются. Так как двенадцатый транзистор 12 открыт ранее установленным на его затворе напряжением высокого уровня VDD, то напряжение низкого уровня GND через открытые транзисторы двенадцатый 12 и десятый 10 поступает на затвор второго транзистора 2 и на вход второго инвертора. Поэтому второй транзистор 2 открывается, а на выходе второго инвертора формируется напряжение высокого уровня VDD, которое поступает на затвор третьего инвертора. Через открытый второй транзистор 2 на затворах транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12 удерживается напряжение высокого уровня VDD, в результате чего транзисторы четвертый 4 и одиннадцатый 11 закрываются, а девятый 9 и двенадцатый 12 открываются. Поэтому на выходе третьего инвертора, который является выходом Элемента входного регистра, формируется напряжение низкого уровня GND. В то же время, на затворе седьмого транзистора 7 и на входе первого инвертора через открытый девятый транзистор 9 удерживается напряжение низкого уровня GND и поэтому напряжение на выходе первого инвертора и выходе OUT Элемента входного регистра также сохраняется напряжение высокого уровня VDD.If the input D is set to a high level voltage VDD, and the input CE receives a low level voltage GND and, accordingly, to the input
Если на вход СЕ поступает напряжение низкого уровня GND и, соответственно, на вход напряжение высокого уровня VDD, а на входе D перед этим было установлено напряжение низкого уровня GND, то транзисторы первый 1, третий 3, шестой 6 и восьмой 8 закрываются, а транзисторы пятый 5 и десятый 10 открываются. Так как одиннадцатый транзистор 11 открыт ранее установленным на его затворе напряжением низкого уровня GND, то напряжение высокого уровня VDD через открытые транзисторы одиннадцатый 11 и пятый 5 поступает на затвор седьмого транзистора 7 и на вход первого инвертора. Поэтому седьмой транзистор 7 открывается, а на выходе первого инвертора, который является выходом OUT Элемента входного регистра, формируется напряжение низкого уровня GND. Через открытый седьмой транзистор 7 на затворах транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12 устанавливается напряжение низкого уровня GND, в результате чего транзисторы четвертый 4 и одиннадцатый 11 открываются, а девятый 9 и двенадцатый 12 закрываются. Поэтому через открытый четвертый транзистор 4 на затворе второго транзистора 2 и на входе второго инвертора удерживается напряжение высокого уровня VDD. Поэтому на выходе второго инвертора и на входе третьего сохраняется напряжение низкого уровня GND, а напряжение высокого уровня VDD на выходе третьего инвертора и на выходе Элемента входного регистра, остается неизменным.If a low-level voltage GND is supplied to the CE input and, accordingly, to the input
При переходе схемы Элемента входного регистра в исходное состояние на управляющие входы прямой СЕ и инверсный поступают, соответственно, напряжения высокого VDD и низкого GND уровней. Поэтому транзисторы первый 1, третий 3, шестой 6 и восьмой 8 открываются, а транзисторы пятый 5 и десятый 10 - закрываются и вход готов к изменению входных данных. Если на входе D установлено напряжение высокого уровня VDD, то напряжение высокого уровня VDD через открытые транзисторы первый 1 и шестой 6 поступает на затворы транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12. Поэтому транзисторы четвертый 4 и одиннадцатый 11 закрыты, а транзисторы девятый 9 и двенадцатый 12 открыты. Через открытый восьмой транзистор 8 на затвор седьмого транзистора 7 и на вход первого инвертора поступает напряжение низкого уровня GND и поэтому седьмой транзистор 7 закрыт, а на выходе первого инвертора, который является выводом OUT Элемента входного регистра, установлено напряжение высокого уровня VDD. Одновременно через открытый третий транзистор 3 на затвор второго транзистора 2 и вход второго инвертора поступает напряжение высокого уровня VDD, в результате чего второй транзистор 2 закрыт, а на выходе второго инвертора установлено напряжение низкого уровня GND, которое поступает на вход третьего инвертора. Поэтому на выходе третьего инвертора, который является выводом Элемента входного регистра, также установлено напряжение высокого уровня VDD. Если на входе установлено D напряжение низкого уровня GND, то напряжение низкого уровня GND через открытые транзисторы первый 1 и шестой 6 поступает на затворы транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12. Поэтому транзисторы четвертый 4 и одиннадцатый 11 открыты, а транзисторы девятый 9 и двенадцатый 12 закрыты. Так как при этом на входе первого и второго инверторов напряжения остаются неизменными, то на выходах OUT и напряжения высокого уровня VDD сохраняются.When the circuit of the Element of the input register switches to the initial state, the direct CE and inverse control inputs
Так как в предлагаемом Элементе входного регистра, вместо четвертого инвертора введены два МОП-транзистора, то узловые емкости подсоединенные к входам выходных инверторов, и емкости узлов, стоков введенных МОП-транзисторов, подсоединенных к соответствующим истокам ключевых МОП-транзисторов уменьшены, что позволяет повысить быстродействие Элемента входного регистра за счет уменьшения времени переходного процесса переключения перечисленных узлов.Since in the proposed Element of the input register, instead of the fourth inverter, two MOS transistors are introduced, the node capacitances connected to the inputs of the output inverters, and the capacitances of the nodes, drains of the introduced MOS transistors connected to the corresponding sources of the key MOS transistors are reduced, which allows to increase the speed Element of the input register by reducing the time of the transition process of switching the listed nodes.
Кроме того, отсутствие четвертого инвертора устраняет необходимость физического соединения стоков комплементарной пары МОП-транзисторов отсутствующего инвертора с истоками ключевых транзисторов, что также уменьшает емкость критичных узлов и дополнительно повышает быстродействие Элемента входного регистра.In addition, the absence of the fourth inverter eliminates the need to physically connect the drains of the complementary pair of MOSFETs of the missing inverter to the sources of the key transistors, which also reduces the capacitance of critical nodes and further increases the speed of the Input Register Element.
Таким образом, в предлагаемом Элементе входного регистра быстродействие повышено.Thus, in the proposed Element of the input register, the performance is increased.
ЛитератураLiterature
1. Кармазинский А.М. Синтез принципиальных схем цифровых элементов на МДП-транзисторах. - М.: Радио и связь, 1983. Рис. 3.22, стр. 142.1. Karmazinsky A.M. Synthesis of circuit diagrams of digital elements on MIS transistors. - M.: Radio and communication, 1983. Fig. 3.22, p. 142.
