RU2666617C1 - Device for modeling the product selection process - Google Patents

Device for modeling the product selection process Download PDF

Info

Publication number
RU2666617C1
RU2666617C1 RU2017127166A RU2017127166A RU2666617C1 RU 2666617 C1 RU2666617 C1 RU 2666617C1 RU 2017127166 A RU2017127166 A RU 2017127166A RU 2017127166 A RU2017127166 A RU 2017127166A RU 2666617 C1 RU2666617 C1 RU 2666617C1
Authority
RU
Russia
Prior art keywords
output
input
elements
blocks
delay element
Prior art date
Application number
RU2017127166A
Other languages
Russian (ru)
Inventor
Сергей Генрихович Каргинов
Алексей Александрович Попков
Олег Николаевич Слоботчиков
Виктор Алексеевич Титов
Original Assignee
Нано Во "Имц"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Нано Во "Имц" filed Critical Нано Во "Имц"
Priority to RU2017127166A priority Critical patent/RU2666617C1/en
Application granted granted Critical
Publication of RU2666617C1 publication Critical patent/RU2666617C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Geometry (AREA)
  • Computing Systems (AREA)
  • Algebra (AREA)
  • Computational Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Complex Calculations (AREA)

Abstract

FIELD: computer equipment.SUBSTANCE: invention relates to computer equipment. Technical result is achieved by means of a device for modeling a product selection process, further comprising a matrix of blocks of the second AND elements 2(i=1…m, j=1…n), matrix of blocks of the third AND elements 3, blocks of the second OR elements 4(i=1…m), blocks of the third OR elements 5, (i=1…m), matrix blocks of the fourth AND elements 8(i=1…m, j=1…n), blocks of the fourth OR elements 9, the fifth AND 12 element, counter 13, second decoder 14, clock generator (GTI) 15, sixth AND element 27, sixth delay element 30.EFFECT: technical result consists in increasing the reliability of the device for modeling the process of selecting the product.1 cl, 1 dwg

Description

Изобретение относится к области вычислительной техники и может быть использовано для получения оптимального решения задачи выбора товара из известного ассортимента.The invention relates to the field of computer technology and can be used to obtain the optimal solution to the problem of choosing a product from a known assortment.

Известно устройство для моделирования процесса выбора товара [1], которое позволяет получить точное решение задачи оптимального выбора товара из известного ассортимента.A device for modeling the process of selecting goods [1], which allows you to get the exact solution to the problem of optimal selection of goods from a known assortment.

Недостатком данного устройства является низкая надежность устройства из-за большого количества громоздких блоков умножения и блоков деления.The disadvantage of this device is the low reliability of the device due to the large number of bulky multiplication blocks and division blocks.

Работа устройства основана на преобразовании исходных данных о наборе товаров и выборе из них предпочтительного.The operation of the device is based on the conversion of the initial data on the set of goods and the selection of the preferred one.

Сущность рассматриваемой задачи заключается в следующем. Имеется m однотипных товаров с известными n характеристиками qj (j=1…n) и их эталонные значения q0j. Известны также весовые коэффициенты αj, (j=1, …, n) важности товара для конкретного потребителя. Тогда показатель конкурентоспособности каждого товара по отношению к выбранному эталону по j-му качеству определяется как Qj=qj/q0j, а для всех товаров эти показатели будут описываться матрицей Qm*n. Таким образом можно задать Ki - интегральный показатель конкурентоспособности i-го товара, (i=1…m),The essence of the problem under consideration is as follows. There are m products of the same type with known n characteristics q j (j = 1 ... n) and their reference values q 0j . Weights are also known α j , (j = 1, ..., n) the importance of the product for a particular consumer. Then the competitiveness indicator of each product with respect to the selected standard in terms of jth quality is defined as Q j = q j / q 0j , and for all products these indicators will be described by the matrix Q m * n . Thus, you can set K i - an integral indicator of the competitiveness of the i-th product, (i = 1 ... m),

Figure 00000001
Figure 00000001

Выбор потребителя в этом случае сводится к максимизации интегрального показателя конкурентоспособности Ki, т.е. потребитель предпочтет товар, имеющийThe choice of the consumer in this case is reduced to maximizing the integral indicator of competitiveness K i , i.e. the consumer will prefer a product having

Figure 00000002
Figure 00000002

Задача изобретения - создать устройство с повышенной надежностью, обеспечивающее получение оптимального решения задачи выбора оптимального решения задачи выбора товара из известного ассортимента.The objective of the invention is to create a device with high reliability, providing the optimal solution to the problem of choosing the optimal solution to the problem of selecting goods from a known assortment.

Это решение достигается тем, что в устройство моделирования процесса выбора товара, содержащее матрицу m*n первых регистров 1i,j, (i=1…m, j=1…n), первые блоки деления 6i (i=1…m), блоки умножения 7i, по числу столбцов матрицы вторые регистры 10j (j=1…n), третьи регистры 11j (j=1…n), первый дешифратор 19, по числу строк матрицы вторые блоки деления 16i, (i=1…m), четвертые регистры 17i, (i=1…m), сумматоры 18i (i=1…m), блок выбора максимального кода 20, по числу строк матрицы блоки первых элементов И 21i (i=1…m), пятые регистры 22i (i=1…m), блок первых элементов ИЛИ 23, первый элементы задержки 24, второй элемент задержки 25, третий элемент задержки 26, четвертый элемент задержки 28, пятый элемент задержки 29, триггер 31, выход первого элемента задержки 24 подсоединен к входу второго элемента задержки 25, выход которого подсоединен к входам блоков умножения 7i (i=1…m) и к входу третьего элемента задержки 26, выход которого подсоединен к управляющим входам сумматоров 18i (i=1…m), второй вход сумматора 18i (i=1…m) подсоединен к выходу блока умножения 7i, выход четвертого элемента задержки 28 подсоединен к входу пятого элемента задержки 29 и к управляющим входам вторых блоков деления 16i, (i=1…m), первые входы которых подсоединены к выходам сумматоров 18i (i=1…m), а вторые входы - к выходам четвертых регистров 17i (i=1…m), выходы вторых блоков деления 16i (i=1…m) подсоединены к одноименным входам блока выбора максимального кода 20, выход которого подсоединен к входу первого дешифратора 19, выход которого подсоединен к первым входам первых блоков элементов И 21i (i=1…m), второй вход которого подсоединен к выходу пятого регистра 22i (i=1…m), а выход подсоединен к одноименному входу первого блока элементов ИЛИ 23, выход которого является выходом 34 устройства, в него введены матрица блоков вторых элементов И 2i,j (i=1…m, j=1…n), матрица блоков третьих элементов И 3i,j, блоки вторых элементов ИЛИ 4i (i=1…m), блоки третьих элементов ИЛИ 5i, (i=1…m), матрица блоков четвертых элементов И 8i,j (i=1…m, j=1…n), блоки четвертых элементов ИЛИ 9i, пятый элемент И 12, счетчик 13, второй дешифратор 14, генератор тактовых импульсов (ГТИ) 15, шестой элемент И 27, шестой элемент задержки 30, пусковой вход 33 подсоединен к первому входу пятого элемента И 12, второй вход которого подсоединен к выходу ГТИ 15, а выход - к входу первого элемента задержки 24 и к входу счетчика 13, выход которого подсоединен к входу второго дешифратора 14, j-ый (j=1…n) выход которого подсоединен к управляющим входам блоков вторых элементов И 2i,j, блоков третьих элементов И 3i,j, блоков четвертых элементов И 8i,j, выход первого регистра 1i,j (i=1…m, j=1…n) подсоединен к второму входу блока вторых элементов И 2i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока вторых элементов ИЛИ 4i (i=1…m), выход которого подсоединен к первому входу второго блока деления 6i (i=1…m), выход второго регистра 10,j (j=1…n) подсоединен к второму входу блока третьих элементов И 3i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока третьих элементов ИЛИ 5i (i=1…m), выход которого подсоединен к второму входу первого блока деления 6i (i=1…m), управляющий вход которого подсоединен к выходу элемента задержки 24, а выход - к первому входу блока умножения 7i (i=1…m), выход третьего регистра 11j (j=1…n) подсоединен к второму входу блока четвертых элементов И 8i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока четвертых элементов ИЛИ 9i (i=1…m), выход которого подсоединен к второму входу блока умножения 7i (i=1…m), первый вход шестого элемента И 27 подсоединен к выходу третьего элемента задержки 26, второй вход - к последнему (n-му) выходу второго дешифратора 14, а выход подсоединен к входу четвертого элемента задержки 28, выход пятого элемента задержки 29 подсоединен к входу шестого элемента задержки 30 и к управляющему входу блока выбора максимального кода 20, выход шестого элемента задержки 30 подсоединен к входу триггера 31, прямой выход которого является выходом 32 устройства, а инверсный выход подсоединен к третьему входу пятого элемента И 12.This solution is achieved by the fact that in the device for modeling the product selection process containing the matrix m * n of the first registers 1 i, j , (i = 1 ... m, j = 1 ... n), the first division blocks are 6 i (i = 1 ... m ), multiplication blocks 7 i , according to the number of matrix columns, the second registers 10 j (j = 1 ... n), third registers 11 j (j = 1 ... n), the first decoder 19, according to the number of rows of the matrix, the second division blocks 16 i , ( i = 1 ... m), fourth registers 17 i , (i = 1 ... m), adders 18 i (i = 1 ... m), block for selecting the maximum code 20, blocks of the first elements And 21 i (i = 1 ... m), fifth registers 22 i (i = 1 ... m), block of the first elements OR 23, the first element delays 24, second delay element 25, third delay element 26, fourth delay element 28, fifth delay element 29, trigger 31, the output of the first delay element 24 is connected to the input of the second delay element 25, the output of which is connected to the inputs of the multiplication units 7 i ( i = 1 ... m) and to the input of the third delay element 26, the output of which is connected to the control inputs of the adders 18 i (i = 1 ... m), the second input of the adder 18 i (i = 1 ... m) is connected to the output of the multiplication unit 7 i the output of the fourth delay element 28 is connected to the input of the fifth delay element 29 and to the control inputs of the second division blocks 16 i , (i = 1 ... m), the first inputs of which are connected to the outputs of the adders 18 i (i = 1 ... m), and the second inputs to the outputs of the fourth registers 17 i (i = 1 ... m) , the outputs of the second division blocks 16 i (i = 1 ... m) are connected to the same inputs of the maximum code selection block 20, the output of which is connected to the input of the first decoder 19, the output of which is connected to the first inputs of the first blocks of AND elements 21 i (i = 1 ... m), the second input of which is connected to the output of the fifth register 22 i (i = 1 ... m), and the output is connected to the same input of the first block ntov OR 23, the output of which is the output 34 of the device, the matrix of blocks of the second elements AND 2 i, j (i = 1 ... m, j = 1 ... n), the matrix of blocks of the third elements AND 3 i, j , blocks of the second elements OR 4 i (i = 1 ... m), blocks of the third elements OR 5 i , (i = 1 ... m), matrix of blocks of the fourth elements AND 8 i, j (i = 1 ... m, j = 1 ... n), blocks the fourth elements OR 9 i , the fifth element And 12, the counter 13, the second decoder 14, the clock generator (GTI) 15, the sixth element And 27, the sixth delay element 30, the start input 33 is connected to the first input of the fifth element And 12, the second input whose subconnects nen to the output of the GTI 15, and the output to the input of the first delay element 24 and to the input of the counter 13, the output of which is connected to the input of the second decoder 14, the jth (j = 1 ... n) output of which is connected to the control inputs of the blocks of the second elements And 2 i, j , blocks of the third elements AND 3 i, j , blocks of the fourth elements AND 8 i, j , the output of the first register 1 i, j (i = 1 ... m, j = 1 ... n) is connected to the second input of the block of the second elements And 2 i, j (i = 1 ... m, j = 1 ... n), the output of which is connected to the input of the same name of the second elements 4 OR i (i = 1 ... m), the output of which is connected to the first input of the second block d Lenia 6 i (i = 1 ... m), output of the second register 10, j (j = 1 ... n) is connected to the second input of the third element block I 3 i, j (i = 1 ... m, j = 1 ... n), the output of which is connected to the same input of the block of third elements OR 5 i (i = 1 ... m), the output of which is connected to the second input of the first block of division 6 i (i = 1 ... m), the control input of which is connected to the output of the delay element 24, and output - to the first input of the multiplication block 7 i (i = 1 ... m), the output of the third register 11 j (j = 1 ... n) is connected to the second input of the block of the fourth elements And 8 i, j (i = 1 ... m, j = 1 ... n), the output of which is connected to the input of the same name block of fourth elements OR 9 i (i = 1 ... m), the output of which is connected to the second input of the multiplication unit 7 i (i = 1 ... m), the first input of the sixth element And 27 is connected to the output of the third delay element 26, the second input to the last (n-th) output of the second decoder 14, and the output is connected to the input of the fourth delay element 28, the output of the fifth delay element 29 is connected to the input of the sixth delay element 30 and to the control input of the maximum code selection block 20, the output of the sixth delay element 30 is connected to trigger input 31, the direct output of which is tsya output device 32, and the inverted output is connected to the third input of the fifth AND gate 12.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.A search in the well-known scientific and technical literature did not reveal the presence of such technical solutions.

Сущность изобретения поясняется чертежом. На фиг. 1 представлена структурная схема предлагаемого устройства, где на фиг. 1 представлены матрица регистров 1i,j, (i=1…m, j=1…n), матрица блоков элементов И 2i,j, матрица блоков элементов И 3i,j, блоки элементов ИЛИ 4i (i=1…m), блоки элементов ИЛИ 5i (i=1…m), блоки деления 6i (i=1…m), блоки умножения 7i, матрица блоков элементов И 8i,j (i=1…m, j=1…n), блоки элементов ИЛИ 9i, по числу столбцов матрицы регистры 10j (j=1…n), регистры 11j (j=1…n), элемент И 12, счетчик 13, дешифратор 14, генератор тактовых импульсов (ГТИ) 15, по числу строк матрицы блоки деления 16i, (i=1…m), регистры 17i, (i=1…m), сумматоры 18i (i=1…m), дешифратор 19, блок выбора максимального кода 20, по числу строк матрицы блоки элементов И 21i (i=1…m), регистры 22i (i=1…m), блок элементов ИЛИ 23, элементы задержки 24, 25, 26, элемент И 27, элементы задержки 28, 29, 30, триггер 31, выход 32, вход 33, выход 34 вместе со связями.The invention is illustrated in the drawing. In FIG. 1 shows a structural diagram of the proposed device, where in FIG. 1 shows the matrix of registers 1 i, j , (i = 1 ... m, j = 1 ... n), the matrix of blocks of elements AND 2 i, j , the matrix of blocks of elements AND 3 i, j , blocks of elements OR 4 i (i = 1 ... m), blocks of elements OR 5 i (i = 1 ... m), blocks of division 6 i (i = 1 ... m), blocks of multiplication 7 i , matrix of blocks of elements And 8 i, j (i = 1 ... m, j = 1 ... n), blocks of elements OR 9 i , by the number of columns of the matrix, registers 10 j (j = 1 ... n), registers 11 j (j = 1 ... n), element I 12, counter 13, decoder 14, clock generator pulses (GTI) 15, by the number of rows of the matrix division blocks 16 i , (i = 1 ... m), registers 17 i , (i = 1 ... m), adders 18 i (i = 1 ... m), decoder 19, block selection of the maximum code 20, by the number of matrix rows, blocks of elements AND 21 i (i = 1 ... m), registers 22 i (i = 1 ... m), block of OR elements 23, delay elements 24, 25, 26, element 27, delay elements 28, 29, 30, trigger 31, output 32, input 33, output 34, together with the connections.

Устройство работает следующим образом.The device operates as follows.

В исходном состоянии на регистрах 1i,j (i=1…m, j=1…n) хранятся j-ые показатели качества i-го товара, на регистрах 11j хранятся весовые коэффициенты важности j-ого показателя качества с точки зрения потребителя товара. На регистрах 10j (j=1…n) хранятся эталонные оценки j-ых показателей качества товара. На регистрах 22i (i=1…m) хранятся коды анализируемых товаров. На регистрах 17i (i=1…m) хранятся коды стоимостей анализируемых товаров.In the initial state, registers 1 i, j (i = 1 ... m, j = 1 ... n) store the j-th quality indicators of the i-th product, the registers 11 j store weight coefficients of importance of the j-th quality indicator from the consumer's point of view goods. Registers 10 j (j = 1 ... n) store reference estimates of the j-th indicators of product quality. On registers 22 i (i = 1 ... m) are stored codes of the analyzed goods. On registers 17 i (i = 1 ... m) are stored codes of the values of the analyzed goods.

Триггер 31 находится в нулевом (сброшенном) состоянии, и на его прямом выходе 32 находится нулевой сигнал, а с инверсного его выхода единичный сигнал подается на управляющий вход элемента И 12. Установочные входы из-за громоздкости на чертеже не показаны.The trigger 31 is in the zero (reset) state, and on its direct output 32 there is a zero signal, and from its inverse output a single signal is supplied to the control input of the And element 12. The installation inputs are not shown in the drawing due to the bulkiness.

Работа устройства начинается после подачи сигнала ПУСК на вход 33 устройства, после чего импульсы с выхода ГТИ 15 через открытый элемент И 12 поступает на вход элемента задержки 24 и на вход счетчика 13, код с выхода которого поступает на вход дешифратора 14. После появления нового кода на выходе счетчика 13 появляется единичный сигнал на одном из выходов дешифратора 14, который поступает на первые входы элементов И 2ij (i=1, …m, j=1, …n), элементов И 3ij, элементов И 8ij (i=1, …m, j=1, …n).The operation of the device begins after the start signal is supplied to the input 33 of the device, after which the pulses from the output of the GTI 15 through the open element And 12 are fed to the input of the delay element 24 and to the input of the counter 13, the output code of which goes to the input of the decoder 14. After the appearance of a new code at the output of the counter 13, a single signal appears at one of the outputs of the decoder 14, which is fed to the first inputs of the elements And 2 ij (i = 1, ... m, j = 1, ... n), elements And 3 ij , elements And 8 ij (i = 1, ... m, j = 1, ... n).

Коды с выходов регистров 1i,j (i=1…m, j=1…n) через открытые элементы И 2i,j поступают на одноименные входы элементов ИЛИ 4i, а далее на первые входы блоков деления (делимого) 6i (i=1…m).Codes from the outputs of registers 1 i, j (i = 1 ... m, j = 1 ... n) through the open elements AND 2 i, j go to the inputs of the same name OR 4 i , and then to the first inputs of the divisions (divisible) 6 i (i = 1 ... m).

Коды с выходов регистров 10j (j=1…n) через открытые элементы И 3i,j (i=1…m, j=1…n) поступают на одноименные входы элементов ИЛИ 5i (i=1…m), а далее на вторые входы блока деления (делителя) 6i (i=1…m).Codes from the outputs of the registers 10 j (j = 1 ... n) through the open elements AND 3 i, j (i = 1 ... m, j = 1 ... n) arrive at the inputs of the same name OR 5 i (i = 1 ... m), and then to the second inputs of the division unit (divider) 6 i (i = 1 ... m).

Элемент задержки 24 задерживает сигнал на время надежного срабатывания счетчика 13, дешифратора 14, элементов И 2i,j (i=1…m, j=1…n), И 3i,j (i=1…m, j=1…n) и ИЛИ 5i (i=1…m), после чего этот сигнал поступает на управляющие входы блоков деления 6i (i=1…m) и на вход элемента задержки 25.The delay element 24 delays the signal during the reliable operation of the counter 13, the decoder 14, elements And 2 i, j (i = 1 ... m, j = 1 ... n), And 3 i, j (i = 1 ... m, j = 1 ... n) and OR 5 i (i = 1 ... m), after which this signal is fed to the control inputs of the divisions 6 i (i = 1 ... m) and to the input of the delay element 25.

Результат с выходов блоков деления 6i (i=1…m) поступает на первый вход одноименного блока умножения 7i (i=1…m).The result from the outputs of the division blocks 6 i (i = 1 ... m) is fed to the first input of the multiplication block of the same name 7 i (i = 1 ... m).

Сигнал с выхода элемента задержки 25 поступает на вход элемента задержки 26. С выхода элемента задержки 25 сигнал поступает на управляющие входы блоков умножения 7i (i=1…m). С выхода элемента задержки 26 сигнал поступает на управляющие входы сумматоров 18i (i=1…m), где происходит накопление суммы.The signal from the output of the delay element 25 goes to the input of the delay element 26. From the output of the delay element 25, the signal goes to the control inputs of the multiplication units 7 i (i = 1 ... m). From the output of the delay element 26, the signal is supplied to the control inputs of the adders 18 i (i = 1 ... m), where the sum is accumulated.

Элемент задержки 25 задерживает сигнал на время надежного срабатывания блока деления 6i (i=1…m), результат с выхода которого поступает на первый вход блока умножения 7i (i=1…m).The delay element 25 delays the signal for the period of reliable operation of the division unit 6 i (i = 1 ... m), the output from which is fed to the first input of the multiplication unit 7 i (i = 1 ... m).

На второй вход блока умножения 7i (i=1…m) поступает код с выхода регистра 11j (j=1…n) через открытые элементы И 8ij (i=1…m, j=1…n) и блок элементов ИЛИ 9i (i=1…m).The second input of the multiplication block 7 i (i = 1 ... m) receives the code from the output of the register 11 j (j = 1 ... n) through the open elements And 8 ij (i = 1 ... m, j = 1 ... n) and the block of elements OR 9 i (i = 1 ... m).

Элемент задержки 26 задерживает сигнал на время надежного срабатывания блока умножения 7i (i=1…m), результат с выхода которого поступает на вход одноименного сумматора 18i (i=1…m).The delay element 26 delays the signal for the period of reliable operation of the multiplication unit 7 i (i = 1 ... m), the output of which is fed to the input of the adder 18 i (i = 1 ... m).

Сигнал с выхода элемента задержки 26 поступает на первый вход элемента И 27, на второй вход которого поступает сигнал с последнего выхода дешифратора 14, а с выхода элемента И 27 сигнал поступает на вход элемента задержки 28. Сигнал с выхода элемента задержки 28 поступает на вход элемента задержки 29 и на управляющие входы блоков деления 16i (i=1…m), где происходит деление содержимого сумматора 18i (i=1…m) на значение регистра 17i (i=1…m).The signal from the output of the delay element 26 is fed to the first input of the element And 27, the second input of which receives the signal from the last output of the decoder 14, and the output from the element And 27 the signal goes to the input of the delay element 28. The signal from the output of the delay element 28 goes to the input of the element delays 29 and to the control inputs of dividing units 16 i (i = 1 ... m), where the contents of the adder 18 i (i = 1 ... m) are divided by the value of register 17 i (i = 1 ... m).

Элемент задержки 29 задерживает сигнал на время, равное времени надежного срабатывания блока деления 16i (i=1…m).The delay element 29 delays the signal for a time equal to the time of reliable operation of the division unit 16 i (i = 1 ... m).

Коды с выходов блоков деления 16i (i=1…m) поступают на одноименные входы блока выбора максимального кода 20, который обеспечивает выбор максимального кода из группы поступивших и его порядковый номер. На управляющий вход блока 20 поступает сигнал с выхода элемента задержки 29.Codes from the outputs of the division blocks 16 i (i = 1 ... m) are sent to the inputs of the same name on the selection block of the maximum code 20, which ensures the selection of the maximum code from the group of received and its serial number. The control input of block 20 receives a signal from the output of the delay element 29.

Порядковый номер максимального кода с выхода блока 20 поступает на вход дешифратора 19, сигналы с выходов которого поступает на первые входы одноименных блоков элементов И 21i (i=1…m). На вторые входы блоков элементов И 21i (i=1…m) поступают коды с выходов регистров 22i (i=1…m), с выходов блоков элементов И 21i (i=1…m) коды поступают на одноименные входы блока элементов ИЛИ 23, на выходе 34 которого появляется код наилучшего товара.The serial number of the maximum code from the output of block 20 goes to the input of the decoder 19, the signals from the outputs of which go to the first inputs of the same blocks of elements And 21 i (i = 1 ... m). The second inputs of the blocks of elements And 21 i (i = 1 ... m) receive codes from the outputs of the registers 22 i (i = 1 ... m), from the outputs of the blocks of elements And 21 i (i = 1 ... m) the codes go to the inputs of the same name elements OR 23, at the output 34 of which appears the code of the best product.

Одновременно сигнал с выхода элемента задержки 30, который задерживает сигнал на время, равное времени надежного срабатывания блока 20, поступает на установочный в единичное состояние вход триггера 31, на выходе 32 которого появляется сигнал окончания работы устройства. На инверсном выходе триггера 31 появляется нулевой сигнал, который поступает на вход элемента И 12 и прекращает прохождение импульсов с выхода ГТИ 15 в устройство.At the same time, the signal from the output of the delay element 30, which delays the signal for a time equal to the time of reliable operation of the unit 20, is supplied to the trigger input 31, which is set to a single state, at the output of which 32 the device operation end signal appears. At the inverse output of the trigger 31 appears a zero signal, which is fed to the input of the element And 12 and stops the passage of pulses from the output of the GTI 15 to the device.

Предлагаемое устройство для моделирования процесса выбора товара в составе элементов 1-33 (см. фиг. 1) может бать построено на известных стандартных микросхемах, выпускаемых отечественной промышленностью, при этом блок 20 выбора максимального кода может быть реализован по известной схеме "Устройство для определения экстремального кода", представленной в [2].The proposed device for modeling the product selection process as part of elements 1-33 (see Fig. 1) can be built on well-known standard microcircuits manufactured by the domestic industry, while the maximum code selection unit 20 can be implemented according to the well-known scheme "Device for determining extreme code "presented in [2].

Источники информацииInformation sources

1. АС №2617564 кл. G06F 17/00 (2006.01), 2017.1. AS No. 2617564 class. G06F 17/00 (2006.01), 2017.

2. АС №997028 кл. G06F 7/04, 1983.2. AS No. 997028 class. G06F 7/04, 1983.

Claims (1)

Устройство для моделирования процесса выбора товара, содержащее матрицу m*n первых регистров 1i,j, (i=1…m, j=1…n), первые блоки деления 6i (i=1…m), блоки умножения 7i, по числу столбцов матрицы вторые регистры 10j (j=1..n), третьи регистры 11j (j=1…n), первый дешифратор 19, по числу строк матрицы вторые блоки деления 16i, (i=1…m), четвертые регистры 17i, (i=1…m), сумматоры 18i (i=1…m), блок выбора максимального кода стоимости товара и его порядкового номера 20, по числу строк матрицы блоки первых элементов И 21i (i=1…m), пятые регистры 22i (i=1…m), блок первых элементов ИЛИ 23, первый элемент задержки 24, второй элемент задержки 25, третий элемент задержки 26, четвертый элемент задержки 28, пятый элемент задержки 29, триггер 31, выход первого элемента задержки 24 подсоединен к входу второго элемента задержки 25, выход которого подсоединен к входам блоков умножения 7i (i=1…m) и к входу третьего элемента задержки 26, выход которого подсоединен к управляющим входам сумматоров 18i (i=1…m), второй вход сумматора 18i (i=1…m) подсоединен к выходу блока умножения 7i, выход четвертого элемента задержки 28 подсоединен к входу пятого элемента задержки 29 и к управляющим входам вторых блоков деления 16i, (i=1…m), первые входы которых подсоединены к выходам сумматоров 18i (i=1…m), а вторые входы - к выходам четвертых регистров 17i (i=1…m), выходы вторых блоков деления 16i (i=1…m) подсоединены к одноименным входам блока выбора максимального кода стоимости товара и его порядкового номера 20, выход которого подсоединен к входу первого дешифратора 19, выход которого подсоединен к первым входам первых блоков элементов И 21i (i=1…m), второй вход которого подсоединен к выходу пятого регистра 22i (i=1…m), а выход подсоединен к одноименному входу первого блока элементов ИЛИ 23, выход которого является выходом 34 устройства, отличающееся тем, что в него введены матрица блоков вторых элементов И 2i,j (i=1…m, j=1…n), матрица блоков третьих элементов И 3i,j, блоки вторых элементов ИЛИ 4i (i=1…m), блоки третьих элементов ИЛИ 5i, (i=1…m), матрица блоков четвертых элементов И 8i,j (i=1…m, j=1…n), блоки четвертых элементов ИЛИ 9i, пятый элемент И 12, счетчик 13, второй дешифратор 14, генератор тактовых импульсов (ГТИ) 15, шестой элемент И 27, шестой элемент задержки 30, пусковой вход 33 подсоединен к первому входу пятого элемента И 12, второй вход которого подсоединен к выходу ГТИ 15, а выход - к входу первого элемента задержки 24 и к входу счетчика 13, выход которого подсоединен к входу второго дешифратора 14, j-й (j=1…n) выход которого подсоединен к управляющим входам блоков вторых элементов И 2i,j, блоков третьих элементов И 3i,j, блоков четвертых элементов И 8i,j, выход первого регистра 1i,j (i=1…m, j=1..n) подсоединен к второму входу блока вторых элементов И 2i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока вторых элементов ИЛИ 4i (i=1…m), выход которого подсоединен к первому входу второго блока деления 6i (i=1…m), выход второго регистра 10,j (j=1…n) подсоединен к второму входу блока третьих элементов И 3i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока третьих элементов ИЛИ 5i (i=1…m), выход которого подсоединен к второму входу первого блока деления 6i (i=1…m), управляющий вход которого подсоединен к выходу элемента задержки 24, а выход - к первому входу блока умножения 7i (i=1…m), выход третьего регистра 11,j (j=1…n) подсоединен к второму входу блока четвертых элементов И 8i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока четвертых элементов ИЛИ 9i (i=1…m), выход которого подсоединен к второму входу блока умножения 7i (i=1…m), первый вход шестого элемента И 27 подсоединен к выходу третьего элемента задержки 26, второй вход - к последнему (n-му) выходу второго дешифратора 14, а выход подсоединен к входу четвертого элемента задержки 28, выход пятого элемента задержки 29 подсоединен к входу шестого элемента задержки 30 и к управляющему входу блока выбора максимального кода стоимости товара и его порядкового номера 20, выход шестого элемента задержки 30 подсоединен к входу триггера 31, прямой выход которого является выходом 32 устройства, а инверсный выход подсоединен к третьему входу пятого элемента И 12.A device for modeling the product selection process containing the matrix m * n of the first registers 1 i, j , (i = 1 ... m, j = 1 ... n), the first division blocks 6 i (i = 1 ... m), the multiplication blocks 7 i , according to the number of columns of the matrix, the second registers are 10 j (j = 1..n), third registers are 11 j (j = 1 ... n), the first decoder is 19, according to the number of rows of the matrix, the second division blocks are 16 i , (i = 1 ... m ), fourth registers 17 i , (i = 1 ... m), adders 18 i (i = 1 ... m), block for selecting the maximum code for the cost of the goods and its serial number 20, according to the number of rows of the matrix, blocks of the first elements And 21 i (i = 1 ... m), fifth registers 22 i (i = 1 ... m), block of the first elements OR 23, per the first delay element 24, the second delay element 25, the third delay element 26, the fourth delay element 28, the fifth delay element 29, the trigger 31, the output of the first delay element 24 is connected to the input of the second delay element 25, the output of which is connected to the inputs of the multiplication units 7 i (i = 1 ... m) and to the input of the third delay element 26, the output of which is connected to the control inputs of the adders 18 i (i = 1 ... m), the second input of the adder 18 i (i = 1 ... m) is connected to the output of the multiplication unit 7 i , the output of the fourth delay element 28 is connected to the input of the fifth back element levers 29 and to the control inputs of the second division blocks 16 i , (i = 1 ... m), the first inputs of which are connected to the outputs of the adders 18 i (i = 1 ... m), and the second inputs to the outputs of the fourth registers 17 i (i = 1 ... m), the outputs of the second division blocks 16 i (i = 1 ... m) are connected to the inputs of the same name of the unit for selecting the maximum cost code of the goods and its serial number 20, the output of which is connected to the input of the first decoder 19, the output of which is connected to the first inputs of the first blocks the aND 21 i (i = 1 ... m), a second input of which is connected to the output of the fifth register 22 i (i = 1 ... m), and the output Connect a pair of the same name entry of the first block elements, OR 23, whose output is the output 34 of the device, characterized in that it introduced blocks matrix of second element AND 2 i, j (i = 1 ... m, j = 1 ... n), the matrix of third units elements AND 3 i, j , blocks of the second elements OR 4 i (i = 1 ... m), blocks of the third elements OR 5 i , (i = 1 ... m), matrix of blocks of the fourth elements AND 8 i, j (i = 1 ... m, j = 1 ... n), blocks fourth elements OR 9 i, the fifth AND gate 12, a counter 13, a second decoder 14, a clock pulse generator (GTI) 15, a sixth AND gate 27, the sixth delay element 30, the trigger input 33 under connected to the first input of the fifth element And 12, the second input of which is connected to the output of the GTI 15, and the output to the input of the first delay element 24 and to the input of the counter 13, the output of which is connected to the input of the second decoder 14, j-th (j = 1 ... n) whose output is connected to the control inputs of the blocks of the second elements And 2 i, j , blocks of the third elements And 3 i, j , blocks of the fourth elements And 8 i, j , the output of the first register 1 i, j (i = 1 ... m, j = 1..n) is connected to the second input of the block of second elements AND 2 i, j (i = 1 ... m, j = 1 ... n), the output of which is connected to the same input of the block of second elements in OR 4 i (i = 1 ... m), the output of which is connected to the first input of the second division unit 6 i (i = 1 ... m), the output of the second register 10 , j (j = 1 ... n) is connected to the second input of the third unit elements AND 3 i, j (i = 1 ... m, j = 1 ... n), the output of which is connected to the same input of the block of the third elements OR 5 i (i = 1 ... m), the output of which is connected to the second input of the first division unit 6 i (i = 1 ... m), the control input of which is connected to the output of the delay element 24, and the output to the first input of the multiplication unit 7 i (i = 1 ... m), the output of the third register 11 , j (j = 1 ... n) connected to the second input of the fourth e block elements And 8 i, j (i = 1 ... m, j = 1 ... n), the output of which is connected to the same input of the block of the fourth elements OR 9 i (i = 1 ... m), the output of which is connected to the second input of the multiplication unit 7 i (i = 1 ... m), the first input of the sixth element And 27 is connected to the output of the third delay element 26, the second input is to the last (n-th) output of the second decoder 14, and the output is connected to the input of the fourth delay element 28, the output of the fifth element delay 29 is connected to the input of the sixth delay element 30 and to the control input of the unit for selecting the maximum code for the cost of goods and its sequence number 20, the output of the sixth delay element 30 is connected to the input of flip-flop 31, whose direct output is an output device 32, and the inverted output is connected to the third input of the fifth AND gate 12.
RU2017127166A 2017-07-28 2017-07-28 Device for modeling the product selection process RU2666617C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017127166A RU2666617C1 (en) 2017-07-28 2017-07-28 Device for modeling the product selection process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017127166A RU2666617C1 (en) 2017-07-28 2017-07-28 Device for modeling the product selection process

Publications (1)

Publication Number Publication Date
RU2666617C1 true RU2666617C1 (en) 2018-09-11

Family

ID=63580205

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017127166A RU2666617C1 (en) 2017-07-28 2017-07-28 Device for modeling the product selection process

Country Status (1)

Country Link
RU (1) RU2666617C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2779255C1 (en) * 2021-12-17 2022-09-05 Федеральное государственное бюджетное образовательное учреждение высшего образования "Российский экономический университет имени Г. В. Плеханова" Device for modeling the product selection process

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU97550U1 (en) * 2010-04-22 2010-09-10 Ирина Евгеньевна Сафонова DEVICE FOR MODELING COMMUNICATIONS OF NETWORK ELEMENTS BASED ON THE HIERARCHICAL COMPLEX OF MULTI-LEVEL REPRESENTATION OF CORPORATE FUNCTIONALLY ORIENTED NETWORKS
RU2491620C1 (en) * 2012-04-26 2013-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Российский государственный торгово-экономический университет" Device for simulating process of choosing commodity
US8805651B1 (en) * 2006-04-14 2014-08-12 The Mathworks, Inc. Properties, instrumentation and automatic scaling for signals in a modeling environment
RU170412U1 (en) * 2017-02-09 2017-04-24 Федеральное государственное бюджетное учреждение "4 Центральный научно-исследовательский институт" Министерства обороны Российской Федерации GENERATOR OF A RANDOM SEMI-MARKOV PROCESS WITH SYMMETRIC DISTRIBUTION LAWS
RU2617564C1 (en) * 2016-03-29 2017-04-25 Федеральное государственное бюджетное образовательное учреждение высшего образования "Российский экономический университет имени Г.В. Плеханова" Device for modeling the process of choice of goods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8805651B1 (en) * 2006-04-14 2014-08-12 The Mathworks, Inc. Properties, instrumentation and automatic scaling for signals in a modeling environment
RU97550U1 (en) * 2010-04-22 2010-09-10 Ирина Евгеньевна Сафонова DEVICE FOR MODELING COMMUNICATIONS OF NETWORK ELEMENTS BASED ON THE HIERARCHICAL COMPLEX OF MULTI-LEVEL REPRESENTATION OF CORPORATE FUNCTIONALLY ORIENTED NETWORKS
RU2491620C1 (en) * 2012-04-26 2013-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Российский государственный торгово-экономический университет" Device for simulating process of choosing commodity
RU2617564C1 (en) * 2016-03-29 2017-04-25 Федеральное государственное бюджетное образовательное учреждение высшего образования "Российский экономический университет имени Г.В. Плеханова" Device for modeling the process of choice of goods
RU170412U1 (en) * 2017-02-09 2017-04-24 Федеральное государственное бюджетное учреждение "4 Центральный научно-исследовательский институт" Министерства обороны Российской Федерации GENERATOR OF A RANDOM SEMI-MARKOV PROCESS WITH SYMMETRIC DISTRIBUTION LAWS

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2779255C1 (en) * 2021-12-17 2022-09-05 Федеральное государственное бюджетное образовательное учреждение высшего образования "Российский экономический университет имени Г. В. Плеханова" Device for modeling the product selection process

Similar Documents

Publication Publication Date Title
CN105589677A (en) Systolic structure matrix multiplier based on FPGA (Field Programmable Gate Array) and implementation method thereof
RU2666617C1 (en) Device for modeling the product selection process
RU2410750C1 (en) Apparatus for evaluating performance of scientific research and developmental work
RU2491620C1 (en) Device for simulating process of choosing commodity
RU2656543C1 (en) Device for solving the task of selection of technical means
RU2779255C1 (en) Device for modeling the product selection process
RU2617564C1 (en) Device for modeling the process of choice of goods
RU2520390C1 (en) Apparatus for quantitative estimation of quality indicator
RU2443013C1 (en) Device for the knapsack problem solution
RU160865U1 (en) TECHNOLOGICAL PLATFORM FOR PAPERLESS ELECTRONIC DOCUMENT CIRCULATION IN THE CLOUD
RU2685980C1 (en) Apparatus for simulating the schedule of employees of an institution
RU2713868C1 (en) Apparatus for solving task of selecting technical means of complex system
RU2323467C1 (en) Device for estimating quality of positioning in systems with matrix structure
RU2446453C1 (en) Apparatus for solving linear integer programming problems
RU2669071C1 (en) Device for forming the potential of an innovation project
CN104391825A (en) Method of quickly solving node impedance matrix of electric power system based on Gaussian elimination method
RU2610012C1 (en) System of innovation project personnel formation
RU2664021C1 (en) Device for choosing optimal solutions by main criteria method
RU2611964C2 (en) Device for estimating effectiveness of product quality management system of scientific and technical organization
RU157986U1 (en) DEVICE FOR CLASSIFICATION AND SELECTION OF ART-THERAPY MATERIALS AND INSTRUMENTS
RU2665278C1 (en) Device for identification the levels of interdisciplinary synthesis of researches
RU2613854C1 (en) Device for solving backpack problem
RU2717628C1 (en) Pulse selector
RU2487668C1 (en) Diagram-forming device for multipath reception of ultrasound signals
SU545982A1 (en) Device for classifying binary numbers

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190729