RU2653304C1

RU2653304C1 - Programmable logic device

Info

Publication number: RU2653304C1
Application number: RU2017131825A
Authority: RU
Inventors: Сергей Феофентович Тюрин; Александра Юрьевна Скорнякова
Priority date: 2017-09-11
Filing date: 2017-09-11
Publication date: 2018-05-07

Abstract

FIELD: computer engineering.

SUBSTANCE: invention relates to computer technology and can be used to computation of logical functions systems in self-timed circuits. Technical result is achieved by introducing a dual block of input set decoding, inputs of variable inversions, 2ⁿ blocks of dual constituents of zero, group of 2ⁿ 2NOR units, "Zero-volt" buses and "+ Vcc" buses.

EFFECT: technical result of the invention consists in ensuring the possibility of using the device in self-timed circuits, in which the phase of quenching is necessary in addition to the working phase.

1 cl, 4 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в самосинхронных схемах.The invention relates to computer technology and can be used to calculate systems of logical functions in self-synchronous circuits.

Известно программируемое логическое устройство, содержащее группу n инверторов, n групп передающих транзисторов (n - число входных переменных) по 2ⁱ, i=1, n транзисторов в группе, группу 2ⁿ инверторов настройки, выходной инвертор, входы n переменных, группу 2ⁿ входов настройки, выход устройства, причем затвор каждого нечетного транзистора i-й группы передающих транзисторов i=1, n подключен к выходу i-го инвертора группы n инверторов, затвор каждого четного транзистора i-й группы передающих транзисторов подключен к i-му входу входов n переменных, истоки 2ⁿ транзисторов n-ой группы подключены к выходам инверторов группы 2ⁿ инверторов настройки, входы которых являются группой 2ⁿ входов настройки, стоки четных и нечетных транзисторов n-й группы объединены и подключены к истокам соответствующих 2^n-1 транзисторов n-1-й группы, стоки которых объединены и подключены к истокам соответствующих 2^n-2 транзисторов n-2-й группы, стоки двух последних транзисторов 1-й группы объединены и подключены ко входу выходного инвертора, выход которого является выходом устройства (Строганов А., Цыбин С. Программируемая коммутация в ПЛИС: взгляд изнутри // Компоненты и технологии. - 2010. - №11. С. 56-62. Рис. 9, [Электронный ресурс]. - URL: http://www.kit-e.ru/articles/plis/2010_l l_56.php 25.02.17 г.).A programmable logic device is known that contains a group of n inverters, n groups of transmitting transistors (n is the number of input variables) of 2 ⁱ , i = 1, n transistors in a group, a group of 2 ⁿ tuning inverters, an output inverter, inputs of n variables, a group of 2 ⁿ setting inputs, device output, and the gate of each odd transistor of the i-th group of transmitting transistors i = 1, n is connected to the output of the i-th inverter of the group of n inverters, the gate of each even transistor of the i-th group of transmitting transistors is connected to the i-th input of inputs n variables, source and 2 ⁿ transistors n-th group are connected to the outputs of inverters group 2 ⁿ configuration inverters, inputs of which are a group of 2 ⁿ input control, drains the odd and even transistors n-th group are combined and connected to the sources of the respective 2 ^n-1 transistors n-1 -th group, the drains of which are combined and connected to the sources of the corresponding 2 ^n-2 transistors of the n-2nd group, the drains of the last two transistors of the 1st group are combined and connected to the input of the output inverter, the output of which is the output of the device (A. Stroganov, Tsybin S. Programming FPGA switching: an inside look // Components and Technologies. - 2010. - No. 11. S. 56-62. Fig. 9, [Electronic resource]. - URL: http://www.kit-e.ru/articles/plis/2010_l l_56.php 02/25/17).

Недостатком известного устройства являются высокие аппаратурные затраты, выраженные в количестве транзисторов, на реализацию систем логических функций в программируемых логических интегральных схемах.A disadvantage of the known device is the high hardware costs, expressed in the number of transistors, for the implementation of logical function systems in programmable logic integrated circuits.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является программируемое логическое устройство, содержащее блок дешифрации входного набора, 2ⁿ блоков конституент нуля и m блоков вычисления функций, входы n переменных, m групп 2ⁿ настроечных входов, вход «ноль вольт»,The closest device of the same purpose to the claimed invention in terms of features is a programmable logic device containing an input set decryption unit, 2 ⁿ zero constituent blocks and m function calculation blocks, n variable inputs, m groups of 2 ⁿ tuning inputs, zero volt input ,

при этом блок дешифрации входного набора содержит группу n инверторов, n групп передающих транзисторов (n - число входных переменных) по

транзисторов в группе, группу 2ⁿ инверторов, инвертор, причем затвор каждого нечетного транзистора i-й группы передающих транзисторов подключен к выходу i-гo инвертора группы n инверторов, затвор каждого четного транзистора i-й группы передающих транзисторов подключен к i-му входу входов n переменных, вход инвертора подключен к шине «ноль вольт»,the decryption unit of the input set contains a group of n inverters, n groups of transmitting transistors (n is the number of input variables) by

transistors in a group, a group of 2 ⁿ inverters, an inverter, and the gate of each odd transistor of the i-th group of transmitting transistors is connected to the output of the i-th inverter of the group of n inverters, the gate of each even transistor of the i-th group of transmitting transistors is connected to the i-th input of inputs n variables, the inverter input is connected to the zero volt bus,

выход инвертора подключен к истокам двух транзисторов 1-й группы передающих транзисторов,the inverter output is connected to the sources of two transistors of the 1st group of transmitting transistors,

сток первого транзистора 1-й группы передающих транзисторов подключены к объединенным истокам первого и второго из четырех транзисторов 2-й группы передающих транзисторов,the drain of the first transistor of the 1st group of transmitting transistors connected to the combined sources of the first and second of four transistors of the 2nd group of transmitting transistors,

сток второго транзистора 1-й группы передающих транзисторов подключен к объединенным истокам третьего и четвертого из четырех транзисторов 2-й группы передающих транзисторов,the drain of the second transistor of the 1st group of transmitting transistors is connected to the combined sources of the third and fourth of four transistors of the 2nd group of transmitting transistors,

сток первого транзистора 2-й группы передающих транзисторов подключен к объединенным истокам первого и второго из восьми транзисторов 3-й группы передающих транзисторов,the drain of the first transistor of the 2nd group of transmitting transistors is connected to the combined sources of the first and second of eight transistors of the 3rd group of transmitting transistors,

сток второго транзистора 2-й группы передающих транзисторов подключен к объединенным истокам третьего и четвертого из восьми транзисторов 3-й группы передающих транзисторов,the drain of the second transistor of the 2nd group of transmitting transistors is connected to the combined sources of the third and fourth of eight transistors of the 3rd group of transmitting transistors,

сток третьего транзистора 2-й группы передающих транзисторов подключен к объединенным истокам пятого и шестого из восьми транзисторов 3-й группы передающих транзисторов,the drain of the third transistor of the 2nd group of transmitting transistors is connected to the combined sources of the fifth and sixth of eight transistors of the 3rd group of transmitting transistors,

сток четвертого транзистора 2-й группы передающих транзисторов подключен к объединенным истокам седьмого и восьмого из восьми транзисторов 3-й группы передающих транзисторов,the drain of the fourth transistor of the 2nd group of transmitting transistors is connected to the combined sources of the seventh and eighth of eight transistors of the 3rd group of transmitting transistors,

транзисторы в группах 3, 4… n-2 соединены аналогичноtransistors in groups 3, 4 ... n-2 are connected in a similar way

объединенные истоки четных и нечетных передающих транзисторов из 2^n-1 транзисторов n-1-й группы подключены к стокам соответствующих 2^n-2транзисторов n-2-й группы, i=1, n,the combined sources of even and odd transmitting transistors from 2 ^n-1 transistors of the n-1st group are connected to the drains of the corresponding 2 ^n-2 transistors of the n-2nd group, i = 1, n,

стоки транзисторов из 2ⁿ транзисторов последней, n-й группы подключены ко входам инверторов группы 2ⁿ инверторов и к выходам соответствующего из 2ⁿ блоков конституент нуля, входы которых подключены к соответствующим переменным входов n переменных или инверсий переменных с выходов соответствующих для реализации конституенты нуля инверторов группы n инверторов,the drains of transistors from 2 ⁿ transistors of the last, nth group are connected to the inputs of inverters of the group of 2 ⁿ inverters and to the outputs of the corresponding of 2 ⁿ blocks of zero constants, the inputs of which are connected to the corresponding variables of the inputs of n variables or inversions of the variables from the outputs corresponding to implement the zero constitution inverters of a group of n inverters,

выходы инверторов группы 2ⁿ инверторов подключены к 2ⁿ входам конституент СДНФ m блоков вычисления функций,the outputs of inverters of a group of 2 ⁿ inverters are connected to 2 ⁿ inputs of the constituent SDNF of m function calculation blocks,

группы 2ⁿ входов которых являются m группами настроечных входов устройства, а выходы m блоков вычисления функций являются выходами устройства,groups of 2 ⁿ inputs of which are m groups of tuning inputs of the device, and the outputs of m function calculation blocks are outputs of the device,

при этом каждый блок реализации конституенты нуля содержит n передающих транзисторов и шину «ноль вольт», истоки передающих транзисторов объединены и являются выходом блока, стоки которых объединены и подключены к шине «ноль вольт», затворы транзисторов подключены к соответствующим разрядам переменных выходов переменных, либо к инверсиям переменных с выходов соответствующих инверторов группы n инверторов, так, что в j-m блоке реализации конституенты нуля формируется отрицание конституенты единицы с десятичным номером j-1,in this case, each implementation block of the zero constitution contains n transmitting transistors and a zero volt bus, the sources of the transmitting transistors are combined and are the output of the unit, the drains of which are combined and connected to the zero volt bus, the gates of the transistors are connected to the corresponding bits of the variable variable outputs, or to the inversions of the variables from the outputs of the corresponding inverters of the group of n inverters, so that in the jm block of the implementation of the zero constituent, the denomination of the constituent unit with decimal number j-1 is formed

при этом каждый j-й блок вычисления функций содержит группу 2ⁿ передающих транзисторов и инвертор, истоки передающих транзисторов подключены к выходам, соответствующим из 2ⁿ инверторов группы 2ⁿ инверторов для включения соответствующего набора в соответствующую функцию, стоки передающих транзисторов объединены и подключены ко входу инвертора, выход которого является выходом блока,each j-th block of function calculation contains a group of 2 ⁿ transmitting transistors and an inverter, the sources of transmitting transistors are connected to the outputs corresponding to 2 ⁿ inverters of a group of 2 ⁿ inverters to include the corresponding set in the corresponding function, the drains of the transmitting transistors are combined and connected to the input an inverter whose output is the output of the unit,

затворы передающих транзисторов подключены к соответствующим разрядам j-й группы групп настроечных входов устройства, на i-й вход которой, i=1, 2ⁿ, подается единица, если i-я конституента единицы входит в СДНФ реализуемой j-й функции и ноль - если не входит (патент РФ №2573732, опубл. 27.01.2016 г.).the gates of the transmitting transistors are connected to the corresponding bits of the jth group of groups of tuning inputs of the device, to the i-th input of which, i = 1, 2 ⁿ , a unit is supplied if the ith constituent of the unit is included in the SDNF of the implemented j-th function and zero - if not included (RF patent No. 2573732, publ. 01/27/2016).

Недостатком известного устройства, принятого за прототип, является невозможность его использования для вычисления систем логических функций в самосинхронных схемах (ССС). Это обусловлено следующими обстоятельствами. Технические средства прототипа ориентированы на реализацию систем логических функций в синхронных схемах и не имеют средств индикации завершения переходных процессов. Входные переменные поступают на входные инверторы, на выходе которых образуются инверсии входных сигналов. Это приводит к тому, что, даже введя двойственный канал для вычисления двойственной логической функции (путем инвертирования настроек), нет возможности реализации фазы гашения, так как спейсер (например, нулевой) не может быть создан - отсутствуют средства приведения выходов основного и двойственного каналов в одинаковое состояние.A disadvantage of the known device adopted for the prototype is the inability to use it to calculate logical function systems in self-synchronous circuits (CCC). This is due to the following circumstances. The technical means of the prototype are focused on the implementation of logical function systems in synchronous circuits and have no means of indicating the completion of transients. Input variables go to input inverters, at the output of which inversions of input signals are formed. This leads to the fact that, even by introducing a dual channel to calculate the dual logical function (by inverting the settings), there is no possibility of implementing the blanking phase, since a spacer (for example, zero) cannot be created - there are no means to bring the outputs of the main and dual channels to same condition.

Для реализации спейсера в фазе гашения необходимы дополнительные средства приведения выходов основного и двойственного каналов в одинаковое состояние, отсутствующие в прототипе.For the implementation of the spacer in the blanking phase, additional means are needed to bring the outputs of the main and dual channels to the same state, which are absent in the prototype.

Все это вызывает невозможность фиксации завершения переходного процесса, что является ключевым в самосинхронных схемах.All this makes it impossible to fix the end of the transition process, which is the key in self-synchronous circuits.

Задачей изобретения является обеспечение возможности индицирования завершения переходного процесса для использования устройства при реализации систем логических функций в самосинхронных схемах с парафазными переменными и нулевым спейсером.The objective of the invention is the ability to indicate the completion of the transient for using the device in the implementation of logical function systems in self-synchronous circuits with paraphase variables and a zero spacer.

Поставленная задача была решена за счет того, что в заявляемое устройство, содержащее блок дешифрации входного набора, 2ⁿ блоков конституент нуля и m блоков вычисления функций, входы n переменных, m групп по 2ⁿ настроечных входов,The problem was solved due to the fact that in the inventive device containing a decryption block of the input set, 2 ⁿ blocks of zero constituent and m function calculation blocks, inputs of n variables, m groups of 2 ⁿ tuning inputs,

при этом блок дешифрации входного набора содержит n групп передающих транзисторов (n - число входных переменных) по

транзисторов в группе, инвертор,the decryption block of the input set contains n groups of transmitting transistors (n is the number of input variables) by

transistors in a group, inverter,

причем затвор каждого четного транзистора i-й группы передающих транзисторов подключен к i-му входу входов n переменных,moreover, the gate of each even transistor of the i-th group of transmitting transistors is connected to the i-th input of the inputs of n variables,

сток первого транзистора 1-й группы передающих транзисторов подключен к объединенным истокам первого и второго из четырех транзисторов 2-й группы передающих транзисторов,the drain of the first transistor of the 1st group of transmitting transistors is connected to the combined sources of the first and second of four transistors of the 2nd group of transmitting transistors,

транзисторы в группах 3, 4 … n-2 соединены аналогично,transistors in groups 3, 4 ... n-2 are connected in a similar way,

объединенные истоки четных и нечетных передающих транзисторов из 2^n-1 транзисторов n-1-й группы подключены к стокам соответствующих 2^n-2 транзисторов n-2-й группы, i=1, n,the combined sources of even and odd transmitting transistors from 2 ^n-1 transistors of the n-1st group are connected to the drains of the corresponding 2 ^n-2 transistors of the n-2nd group, i = 1, n,

стоки транзисторов из 2ⁿ транзисторов последней, n-й группы подключены ко входам соответствующих инверторов группы 2ⁿ инверторов и к выходам соответствующего из 2ⁿ блоков конституент нуля, входы которых подключены к соответствующим переменным входов n переменных,the drains of transistors from 2 ⁿ transistors of the last, nth group are connected to the inputs of the corresponding inverters of the group of 2 ⁿ inverters and to the outputs of the corresponding of 2 ⁿ blocks of zero constants, the inputs of which are connected to the corresponding variable inputs of n variables,

при этом каждый блок реализации конституенты нуля содержит n передающих транзисторов и шину «ноль вольт», истоки передающих транзисторов объединены и являются выходом блока, стоки n передающих транзисторов объединены и подключены к шине «ноль вольт»,in this case, each implementation block of the zero constitution contains n transmitting transistors and a zero volt bus, the sources of the transmitting transistors are combined and are the output of the unit, the drains of the n transmitting transistors are combined and connected to the zero volt bus,

при этом каждый j-й блок вычисления функций j=l … m содержит группу 2ⁿ передающих транзисторов и инвертор, стоки передающих транзисторов объединены и подключены ко входу инвертора, выход которого является выходом блока, затворы транзисторов группы 2ⁿ передающих транзисторов подключены к выходам соответствующих инверторов группы 2ⁿ инверторов, аin this case, each j-th block of function calculation j = l ... m contains a group of 2 ⁿ transmitting transistors and an inverter, the drains of the transmitting transistors are combined and connected to the input of the inverter, the output of which is the output of the block, the gates of the transistors of the group of 2 ⁿ transmitting transistors are connected to the outputs of the corresponding inverters of group 2 ⁿ inverters, and

истоки передающих транзисторов группы 2ⁿ передающих транзисторов подключены к соответствующим разрядам j-й группы из m⋅2ⁿ групп настроечных входов устройства, на i-й вход которой, i=1, 2ⁿ, подается единица, если i-я конституента единицы входит в СДНФ реализуемой j-й функции и ноль - если не входит,the sources of the transmitting transistors of a group of 2 ⁿ transmitting transistors are connected to the corresponding bits of the jth group of m⋅2 ⁿ groups of tuning inputs of the device, to the i-th input of which, i = 1, 2 ⁿ , a unit is supplied if the i-th constitution of the unit is in the SDNF of the implemented j-th function and zero - if not included,

дополнительно введеныadditionally introduced

двойственный блок дешифрации входного набора, входы инверсий переменных, 2ⁿ блоков двойственных конституент нуля, группа 2ⁿ элементов 2ИЛИ-НЕ, шина «Ноль вольт», шина «+Vcc»,dual block of decryption of the input set, inputs of inversions of variables, 2 ⁿ blocks of dual constituents of zero, group of 2 ⁿ elements 2 OR NOT, Zero-volt bus, + Vcc bus,

причем шина «Ноль вольт» подключена ко входу инвертора блока дешифрации входного набора, входы инверсий переменных подключены к затворам соответствующих нечетных транзисторов i-й группы передающих транзисторов, входы инверсий переменных подключены ко входам инверсий переменных блоков конституент нуля,moreover, the “Zero volt” bus is connected to the inverter input of the input set decryption unit, the inputs of the inversions of the variables are connected to the gates of the corresponding odd transistors of the i-th group of transmitting transistors, the inputs of the inversions of the variables are connected to the inputs of the inversions of the variable blocks of the zero constitution,

входы переменных и инверсий переменных подключены ко входам переменных и инверсий переменных двойственного блока дешифрации входного набора, первая группа 2ⁿ информационных выходов которого подключена ко второй группе входов блоков вычисления функций, а вторая группа 2ⁿ информационных выходов подключена ко входам соответствующих из 2ⁿ блоков двойственных конституент нуля,the inputs of variables and inversions of variables are connected to the inputs of variables and inversions of variables of the dual decryption unit of the input set, the first group of 2 ⁿ information outputs of which is connected to the second group of inputs of the function calculation blocks, and the second group of 2 ⁿ information outputs is connected to the inputs of the corresponding 2 ⁿ dual blocks constituent zero

двойственный блок дешифрации входного набора построен аналогично блоку дешифрации входного набора, шина «+Vcc» подключена ко входу инвертора двойственного блока дешифрации входного набора,the dual decryption block of the input set is constructed similarly to the decryption block of the input set, the + Vcc bus is connected to the inverter input of the dual decryption block of the input set,

при этом в каждый блок реализации конституенты нуля введены 2n транзисторов инверсной проводимости, затворы которых подключены к соответствующим входам входов переменных, либо ко входам инверсий переменных, исток 2n-го транзистора инверсной проводимости подключен к шине «+Vcc», сток n-го транзистора инверсной проводимости подключен к истоку (2n-1)-го транзистора инверсной проводимости, сток которого подключен к истоку (2n-2)-го транзистора инверсной проводимости, остальные транзисторы инверсной проводимости подключены аналогично, сток первого транзистора инверсной проводимости подключен к объединенным истокам n передающих транзисторов блока реализации конституенты нуля,at the same time, 2n inverse conductivity transistors are introduced into each block of zero constituent implementation, the gates of which are connected to the corresponding inputs of variable inputs, or to the variable inversion inputs, the source of the 2nd inverse transistor is connected to the + Vcc bus, the drain of the nth inverse transistor conductivity is connected to the source of the (2n-1) -th transistor of inverse conductivity, the drain of which is connected to the source of the (2n-2) -th transistor of inverse conductivity, the remaining inverse transistors are connected in a similar way, the drain is Inverse transistor conduction is connected to the combined origins n transmitting unit transistors implementing constituents zero,

затворы которых подключены к соответствующим разрядам переменных входов переменных, либо ко входам инверсий переменных, так, что в j-m блоке реализации конституенты нуля формируется отрицание конституенты единицы с десятичным номером j-1,the gates of which are connected to the corresponding digits of the variable inputs of the variables, or to the inputs of the inversions of the variables, so that in the j-m block of the implementation of the constituent zero the negation of the constituent unit with the decimal number j-1 is formed,

2ⁿ блоков двойственных конституент нуля построены аналогично 2ⁿ блокам конституент нуля, за исключением, того, что стоки передающих транзисторов объединены и подключены к шине «+Vcc»,2 ⁿ blocks of dual constitutions of zero are constructed similarly to 2 ⁿ blocks of constitutions of zero, except that the drains of the transmitting transistors are combined and connected to the + Vcc bus,

при этом каждый j-й блок вычисления функций содержит дополнительную группу 2ⁿ передающих транзисторов, дополнительный инвертор, группу 2n транзисторов инверсной проводимости и элемент 2И-НЕ, выход инвертора подключен к первому входу элемента 2И-НЕ,in addition, each j-th block of function calculation contains an additional group of 2 ⁿ transmitting transistors, an additional inverter, a group of 2n inverse conductivity transistors and a 2I-NOT element, the inverter output is connected to the first input of a 2I-NOT element,

затворы передающих транзисторов дополнительной группы 2ⁿ передающих транзисторов подключены к выходам двойственного блока дешифрации входного набора, соответствующим выходам 2ⁿ инверторов группы 2ⁿинверторов двойственного блока дешифрации входного набора для включения соответствующего набора в соответствующую функцию, стоки передающих транзисторов дополнительной группы объединены и подключены ко входу дополнительного инвертора, выход которого подключен ко второму входу элемента 2И-НЕ, выход которого является выходом индикации блока, выход дополнительного инвертора является двойственным выходом устройства,the gates of the transmitting transistors of an additional group of 2 ⁿ transmitting transistors are connected to the outputs of the dual unit of decryption of the input set corresponding to the outputs of 2 ⁿ inverters of the group 2 ^{n of} inverters of the dual unit of decoding of the input set to include the corresponding set in the corresponding function, the drains of the transmitting transistors of the additional group are combined and connected to the input additional inverter, the output of which is connected to the second input of the 2I-NOT element, the output of which is the indication output b eye, additional inverter output is the dual output device,

истоки передающих транзисторов подключены к соответствующим разрядам j-й группы дополнительной из m⋅2ⁿ групп настроечных входов устройства, на i-й вход которой, i=l, 2ⁿ, подается единица, если i-я конституента единицы не входит в СДНФ реализуемой j-й функции и ноль - если входит,the sources of the transmitting transistors are connected to the corresponding bits of the jth group of an additional of m⋅2 ⁿ groups of tuning inputs of the device, to the i-th input of which, i = l, 2 ⁿ , a unit is supplied if the ith constituent of the unit is not included in the SDNF implemented j-th function and zero - if included,

сток 2n-го транзистора группы 2n транзисторов инверсной проводимости подключен к истоку (2n-1)-го транзистора инверсной проводимости группы 2n транзисторов инверсной проводимости, сток которого подключен к истоку (2n-2)-го транзистора инверсной проводимости, остальные транзисторы инверсной проводимости группы 2n транзисторов инверсной проводимости подключены аналогично, сток первого транзистора инверсной проводимости группы 2n транзисторов инверсной проводимости подключен к шине «Ноль вольт».the drain of the 2nth transistor of the group of 2n inverse transistors is connected to the source of the (2n-1) th inverse transistor of the group of 2n inverse transistors, the drain of which is connected to the source of the (2n-2 )th inverse transistor, the remaining transistors of the inverse conductivity of the group 2n inverse conductivity transistors are connected in a similar way, the drain of the first inverse conductivity transistor of a group of 2n inverse conductivity transistors is connected to the “Zero volt” bus.

Признаки заявляемого технического решения, отличительные от прототипа - двойственный блок дешифрации входного набора, входы инверсий переменных, 2ⁿ блоков двойственных конституент нуля, группа 2ⁿ элементов 2ИЛИ-НЕ, шина «Ноль вольт», шина «+Vcc»,The features of the proposed technical solution that are distinguishing from the prototype are the dual block of decryption of the input set, the inputs of the inversions of the variables, 2 ⁿ blocks of dual constituents of zero, a group of 2 ⁿ elements 2 OR-NOT, the bus "Zero volts", the bus "+ Vcc",

шина «Ноль вольт» подключена ко входу инвертора блока дешифрации входного набора, входы инверсий переменных подключены к затворам соответствующих нечетных транзисторов i-й группы передающих транзисторов, входы инверсий переменных подключены ко входам инверсий переменных блоков конституент нуля,the “Zero volt” bus is connected to the inverter input of the input set decryption unit, the variable inversion inputs are connected to the gates of the corresponding odd transistors of the i-th group of transmitting transistors, the variable inversion inputs are connected to the inversion inputs of the variable blocks of the zero constitution,

при этом в каждый блок реализации конституенты нуля введены 2-n транзисторов инверсной проводимости, затворы которых подключены к соответствующим входам входов переменных, либо ко входам инверсий переменных, исток 2n-го транзистора инверсной проводимости подключен к шине «+Vcc», сток n-го транзистора инверсной проводимости подключен к истоку (2n-1)-го транзистора инверсной проводимости, сток которого подключен к истоку (2n-2)-го транзистора инверсной проводимости, остальные транзисторы инверсной проводимости подключены аналогично, сток первого транзистора инверсной проводимости подключен к объединенным истокам n передающих транзисторов блока реализации конституенты нуля,at the same time, 2-n inverted conductivity transistors are introduced into each zero constituent implementation block, the gates of which are connected to the corresponding inputs of variable inputs, or to the variable inversion inputs, the source of the 2nd inverse transistor is connected to the + Vcc bus, the nth drain the inverse conductivity transistor is connected to the source of the (2n-1) -th inverse conductivity transistor, whose drain is connected to the source of the (2n-2) -th inverse conductivity transistor, the remaining inverse conductivity transistors are connected in the same way, the drain is about the inverse conductivity transistor is connected to the combined sources of n transmitting transistors of the implementation block of the constituent zero,

2ⁿ блоков двойственных конституент нуля построены аналогично 2ⁿ блокам конституент нуля, за исключением того, что стоки передающих транзисторов объединены и подключены к шине «+Vcc»,2 ⁿ blocks of dual constitutions of zero are constructed similarly to 2 ⁿ blocks of constitutions of zero, except that the drains of the transmitting transistors are combined and connected to the + Vcc bus,

при этом каждый j-й блок вычисления функций содержит дополнительную группу 2ⁿ передающих транзисторов, дополнительный инвертор, группу 2ⁿ транзисторов инверсной проводимости и элемент 2И-НЕ, выход инвертора подключен к первому входу элемента 2И-НЕ,each j-th function calculation unit contains an additional group of 2 ⁿ transmitting transistors, an additional inverter, a group of 2 ⁿ inverted conductivity transistors and a 2I-NOT element, the inverter output is connected to the first input of a 2I-NOT element,

затворы передающих транзисторов дополнительной группы 2ⁿ передающих транзисторов подключены к выходам двойственного блока дешифрации входного набора, соответствующим выходам 2ⁿ инверторов группы 2ⁿ инверторов двойственного блока дешифрации входного набора для включения соответствующего набора в соответствующую функцию, стоки передающих транзисторов дополнительной группы объединены и подключены ко входу дополнительного инвертора, выход которого подключен ко второму входу элемента 2И-НЕ, выход которого является выходом индикации блока, выход дополнительного инвертора является двойственным выходом устройства,the gates of the transmitting transistors of an additional group of 2 ⁿ transmitting transistors are connected to the outputs of the dual unit of decryption of the input set corresponding to the outputs of 2 ⁿ inverters of the group 2 ^{n of} inverters of the dual unit of decoding of the input set to include the corresponding set in the corresponding function, the drains of the transmitting transistors of the additional group are combined and connected to the input additional inverter, the output of which is connected to the second input of the 2I-NOT element, the output of which is the indication output b eye, additional inverter output is the dual output device,

Отличительные признаки в сочетании с известными позволяют использовать устройство в самосинхронных схемах, в которых необходима реализация фазы гашения (спейсера) помимо рабочей фазы.Distinctive features in combination with the known ones make it possible to use the device in self-synchronous circuits in which it is necessary to realize the quenching phase (spacer) in addition to the working phase.

Введение двойственного блока дешифрации входного набора обеспечивает реализацию m двойственных функций, что позволяет фиксировать факт окончания переходного процесса в рабочей фазе самосинхронной схемы - при формировании значений функций и значений двойственных функций, они будут инверсны.The introduction of the dual block of decryption of the input set provides the implementation of m dual functions, which allows us to record the fact of the end of the transient in the working phase of the self-synchronous circuit - when forming the values of functions and values of dual functions, they will be inverse.

Введение блоков реализации двойственной конституенты нуля обеспечивает в двойственном блоке дешифрации входного набора ортогональность сигналов на выходах транзисторов последней группы транзисторов 2n, так как в двойственном блоке дешифрации входного набора на их выходы передается двойственный сигнал.The introduction of dual dual zero constituent implementation blocks ensures the orthogonality of the signals at the transistor outputs of the last group of transistors 2n in the dual input unit decryption unit, since a dual signal is transmitted to the outputs in the dual input unit decryption unit.

Введение группы 2ⁿ элементов 2ИЛИ-НЕ позволяет осуществлять индикацию завершения переходного процесса дешифрации входного набора по информации с выходов соответствующих инверторов группы 2ⁿ инверторов в блоке дешифрации входного набора и двойственном блоке дешифрации входного набора для обеспечения двухфазного вычисления значений логических функций.The introduction of a group of 2 ⁿ elements 2OR-NOT allows you to indicate the end of the transient decryption of the input set according to the outputs of the corresponding inverters of the group 2 ⁿ inverters in the decryption unit of the input set and the dual decryption unit of the input set to provide two-phase calculation of the values of logical functions.

Изменение связей по сравнению с известным устройством обеспечивает возможность использования устройства в самосинхронных схемах, в которых необходима реализация фазы гашения (спейсера) помимо рабочей фазы.Changing the connections compared with the known device provides the possibility of using the device in self-synchronous circuits, in which it is necessary to implement the blanking phase (spacer) in addition to the working phase.

На фиг. 1 изображена схема электрическая структурная программируемого логического устройства.In FIG. 1 shows an electrical structural diagram of a programmable logic device.

На фиг. 2 - схема электрическая функциональная j-го блока из 2ⁿ блоков конституент нуля,

.In FIG. 2 is an electrical functional diagram of the j-th block of 2 ⁿ blocks constituting zero,

.

На фиг. 3 - схема электрическая функциональная j -го блока из 2n блоков двойственных конституент нуля,

.In FIG. 3 - electrical functional diagram of the j-th block of 2n blocks of dual constituents of zero,

.

На фиг. 4 - схема электрическая функциональная j -го блока вычисления функций.In FIG. 4 is an electrical functional diagram of the jth block of function calculation.

Программируемое логическое устройство (фиг. 1) содержит блок дешифрации входного набора 1, содержащий n групп передающих транзисторов 2 (n - число входных переменных) по

транзисторов в группе, группу 2ⁿ инверторов 3, инвертор 4, входы 5 переменных 5.1, 5.3, 5.4… 5.2 n-1 и инверсий переменных 5.2, 5.4, 5.6, … 5.2 n, вход «ноль вольт» 6, 2ⁿ блоков конституент нуля 7, m блоков вычисления функций 8, выходы устройства 9, где 9.1, 9.3, … 9. m-2 - выходы m функций, 9.2, 9.4, … 9. m-1 - выходы индикации т функций, 9.3, 9.5, … 9. m - выходы двойственных функций, входы настройки 10, двойственный блок дешифрации входного набора 11, аналогичный блоку дешифрации входного набора 1, 2ⁿ блоков двойственных конституент нуля 12, вход «+Vcc» 13, группу 2ⁿ элементов 2ИЛИ-НЕ 14.1, 14.2… 14.2ⁿ, выходы который являются выходами индикации дешифрации входного набора 15.The programmable logic device (Fig. 1) contains an input set 1 decryption unit containing n groups of transmitting transistors 2 (n is the number of input variables) by

transistors in a group, group 2 ⁿ inverters 3, inverter 4, inputs 5 of variables 5.1, 5.3, 5.4 ... 5.2 n-1 and inversions of variables 5.2, 5.4, 5.6, ... 5.2 n, zero-

volt input

6, 2 ⁿ blocks of constituent zero 7, m function calculation blocks 8, the outputs of the device 9, where 9.1, 9.3, ... 9. m-2 are the outputs of m functions, 9.2, 9.4, ... 9. m-1 are the indication outputs of t functions, 9.3, 9.5, ... 9. m - outputs of dual functions, settings inputs 10, dual decryption block of input set 11, similar to decryption block of input set 1, 2 ⁿ blocks of dual constituents of zero 12, input “+ Vcc” 13, group of 2 ⁿ elements 2 OR NOT 14.1, 14.2 ... 14.2 ⁿ , the outputs which are the outputs of the decryption of the input set 15.

В блоке дешифрации входного набора 1 и двойственном блоке дешифрации входного набора 11 затвор каждого четного транзистора 2 i-й группы передающих транзисторов подключен к i-му входу входов переменных 5.1, 5.3, 5.4… 5.2 n-1,

, а затвор каждого нечетного транзистора 2 i-й группы передающих транзисторов подключен к j-му входу инверсий переменных 5.2, 5.4, 5.6… 5.2 n,

.In the decryption unit of the input set 1 and the dual decryption unit of the input set 11, the gate of each even transistor 2 of the i-th group of transmitting transistors is connected to the i-th input of the inputs of the variables 5.1, 5.3, 5.4 ... 5.2 n-1,

, and the gate of each odd transistor 2 of the i-th group of transmitting transistors is connected to the j-th input of the inversions of the variables 5.2, 5.4, 5.6 ... 5.2 n,

.

Выход инвертора 4 подключен к истокам двух транзисторов 2.1.1, 2.1.2 1-й группы передающих транзисторов 2.1.The output of the inverter 4 is connected to the sources of two transistors 2.1.1, 2.1.2 of the 1st group of transmitting transistors 2.1.

Сток первого транзистора 2.1.1 1-й группы передающих транзисторов подключены к объединенным истокам первого 2.2.1 и второго 2.2.2 из четырех транзисторов 2-й группы передающих транзисторов 2.2.The drain of the first transistor 2.1.1 of the 1st group of transmitting transistors is connected to the combined sources of the first 2.2.1 and second 2.2.2 of the four transistors of the 2nd group of transmitting transistors 2.2.

Сток второго транзистора 2.1.2 1-й группы передающих транзисторов подключен к объединенным истокам третьего 2.2.3 и четвертого 2.2.4 из четырех транзисторов 2-й группы передающих транзисторов 2.2.The drain of the second transistor 2.1.2 of the 1st group of transmitting transistors is connected to the combined sources of the third 2.2.3 and the fourth 2.2.4 of the four transistors of the 2nd group of transmitting transistors 2.2.

Сток первого транзистора 2.2.1 2-й группы передающих транзисторов 2.2 подключен к объединенным истокам первого 2.3.1 и второго 2.3.2 из восьми транзисторов 3-й группы передающих транзисторов 2.3.The drain of the first transistor 2.2.1 of the 2nd group of transmitting transistors 2.2 is connected to the combined sources of the first 2.3.1 and second 2.3.2 of eight transistors of the 3rd group of transmitting transistors 2.3.

Сток второго транзистора 2.2.2 2-й группы передающих транзисторов подключен к объединенным истокам третьего 2.3.3 и четвертого 2.3.4 из восьми транзисторов 3-й группы передающих транзисторов 2.3.The drain of the second transistor 2.2.2 of the 2nd group of transmitting transistors is connected to the combined sources of the third 2.3.3 and the fourth 2.3.4 of eight transistors of the 3rd group of transmitting transistors 2.3.

Сток третьего транзистора 2.2.3 2-й группы передающих транзисторов подключен к объединенным истокам пятого 2.3.5 и шестого 2.3.6 из восьми транзисторов 3-й группы передающих транзисторов 2.3.The drain of the third transistor 2.2.3 of the 2nd group of transmitting transistors is connected to the combined sources of the fifth 2.3.5 and the sixth 2.3.6 of eight transistors of the 3rd group of transmitting transistors 2.3.

Сток четвертого транзистора 2.2.4 2-й группы передающих транзисторов подключен к объединенным истокам седьмого 2.3.7 и восьмого 2.3.8 из восьми транзисторов 3-й группы передающих транзисторов 2.3.The drain of the fourth transistor 2.2.4 of the 2nd group of transmitting transistors is connected to the combined sources of the seventh 2.3.7 and the eighth of 2.3.8 of eight transistors of the 3rd group of transmitting transistors 2.3.

Транзисторы в группах 3, 4… n-2 соединены аналогично. Объединенные истоки четных и нечетных передающих транзисторов из 2^n-1 транзисторов n-1й группы подключены к стокам соответствующих 2^n-2 транзисторов n-2й группы, i=1, n.The transistors in groups 3, 4 ... n-2 are connected in a similar way. The combined sources of even and odd transmitting transistors from 2 ^n-1 transistors of the n-1st group are connected to the drains of the corresponding 2 ^n-2 transistors of the n-2nd group, i = 1, n.

В блоке дешифрации входного набора 1 стоки транзисторов из 2n транзисторов последней, n-й группы 2.n подключены ко входам соответствующих инверторов 3 группы 2ⁿ инверторов и к выходам соответствующего из 2ⁿ блоков конституент нуля 7, входы которых подключены к соответствующим переменным входов n переменных 5.1, 5.3, 5.4… 5.2 n-1,

и n инверсий переменных 5.2, 5.4, 5.6… 5.2 n,

.In the decoding unit of input set 1, the drains of transistors from 2n transistors of the last, n-th group 2.n are connected to the inputs of the corresponding inverters 3 of the group 2 ⁿ inverters and to the outputs of the corresponding of 2 ⁿ blocks are zero constituents 7, the inputs of which are connected to the corresponding variable inputs n variables 5.1, 5.3, 5.4 ... 5.2 n-1,

and n inversions of variables 5.2, 5.4, 5.6 ... 5.2 n,

.

В двойственном блоке дешифрации входного набора 11 стоки транзисторов из 2ⁿ транзисторов последней, n-ой группы 2.n подключены ко входам соответствующих инверторов 3 группы 2ⁿ инверторов и к выходам соответствующего из 2ⁿ блоков двойственных конституент нуля 12, входы которых подключены к соответствующим переменным входов n переменных 5.1, 5.3, 5.4… 5.2 n-1,

и n инверсий переменных 5.2, 5.4, 5.6...5.2 n,

.In the dual block of decoding the input set 11, the drains of transistors from 2 ⁿ transistors of the last, n-th group 2.n are connected to the inputs of the corresponding inverters 3 groups of 2 ⁿ inverters and to the outputs of the corresponding of 2 ⁿ blocks of dual constituents of zero 12, the inputs of which are connected to the corresponding input variables n variables 5.1, 5.3, 5.4 ... 5.2 n-1,

and n inversions of variables 5.2, 5.4, 5.6 ... 5.2 n,

.

Выходы инверторов группы 2ⁿ инверторов 3 в блоке дешифрации входного набора 1 подключены к 2ⁿ входам конституент СДНФ m блоков вычисления функций 8.1-8.m, к другим 2ⁿ входам конституент СДНФ подключены выходы инверторов 3 двойственного блока дешифрации входного набора 11.The outputs of inverters of group 2 ⁿ inverters 3 in the decryption unit of input set 1 are connected to 2 ⁿ inputs of the constituent SDNF m of the blocks for calculating functions 8.1-8.m, the other 2 ⁿ inputs of the constituent SDNF are connected to the outputs of inverters 3 of the dual decryption unit of the input set 11.

Вход инвертора 4 двойственного блока дешифрации входного набора 11 подключен ко входу «+Vcc» 13.The input of the inverter 4 dual decryption unit of the input set 11 is connected to the input "+ Vcc" 13.

Каждый блок реализации конституенты нуля 7 (фиг. 2) содержит шину «+Vcc» 16, 2n транзисторов инверсной проводимости 17, шину «ноль вольт» 18, n передающих транзисторов 19.Each implementation block of the zero constituent 7 (Fig. 2) contains a + Vcc bus 16, 2n of inverted conductivity transistors 17, a zero volt bus 18, n transmitting transistors 19.

Стоки передающих транзисторов 19 объединены и являются выходом блока, истоки которых объединены и подключены к шине «ноль вольт» 18.The drains of the transmitting transistors 19 are combined and are the output of the unit, the sources of which are combined and connected to the zero-volt bus 18.

Затворы нечетных из 2n транзисторов инверсной проводимости 17 подключены к соответствующим входам n входам переменных 5.1, 5.3, 5.4… 5.2 n-1, затворы четных из 2n транзисторов инверсной проводимости 17 подключены ко входам инверсий переменных 5.2, 5.4, 5.6...5.2 n.The gates of the odd out of 2n inverse transistors 17 are connected to the corresponding inputs of the n inputs of the variables 5.1, 5.3, 5.4 ... 5.2 n-1, the gates of the even of 2n inverted conductivity transistors 17 are connected to the inputs of the inversions of the variables 5.2, 5.4, 5.6 ... 5.2 n.

Исток n-го транзистора инверсной проводимости 17.2n подключен к шине «+Vcc» 16.The source of the nth inverse transistor 17.2n is connected to the “+ Vcc” bus 16.

Сток 2n-го транзистора инверсной проводимости 17.2n подключен к истоку (n-l)-гo транзистора инверсной проводимости 17.2n-1, сток которого подключен к истоку (2n-2)-го транзистора инверсной проводимости 17.2n-2, остальные транзисторы инверсной проводимости 17 подключены аналогично. Сток первого транзистора инверсной проводимости 17.1 подключен к объединенным истокам n передающих транзисторов 19 блока реализации конституенты нуля 7.The drain of the 2n-th transistor of inverse conductivity 17.2n is connected to the source of the (nl) -th transistor of the inverse conduction 17.2n-1, the drain of which is connected to the source of the (2n-2) -th transistor of the inverse conduction 17.2n-2, the remaining transistors of the inverse conductivity 17 connected similarly. The drain of the first inverse transistor 17.1 is connected to the combined sources of n transmitting transistors 19 of the zero constituent implementation block 7.

Затворы n передающих транзисторов 19 подключены к соответствующим разрядам переменных входов переменных5.1, 5.3, 5.4… 5.2 n-1, либо ко входам инверсий переменных 5.2, 5.4, 5.6… 5.2 n, так, что в j-m блоке реализации конституенты нуля 7.j формируется отрицание конституенты единицы с десятичным номером j-1.The gates of n transmitting transistors 19 are connected to the corresponding bits of the variable inputs of the variables 5.1, 5.3, 5.4 ... 5.2 n-1, or to the inputs of the inversions of the variables 5.2, 5.4, 5.6 ... 5.2 n, so that in the jm block of the implementation of the zero constitution 7.j denial of the constituent unit with decimal number j-1 is formed.

Каждый блок реализации двойственной конституенты нуля 12 (фиг. 3) содержит первую шину «+Vcc» 20, 2n транзисторов инверсной проводимости 21, вторую шину «+Vcc» 22, n передающих транзисторов 23.Each implementation block of the dual constitution of zero 12 (Fig. 3) contains the first bus "+ Vcc" 20, 2n inverted transistors 21, the second bus "+ Vcc" 22, n transmitting transistors 23.

Стоки n передающих транзисторов 23 объединены и являются выходом блока 12. Истоки передающих транзисторов 23 объединены и подключены к шине «+Vcc» 22.The drains n of the transmitting transistors 23 are combined and are the output of block 12. The sources of the transmitting transistors 23 are combined and connected to the + Vcc bus 22.

Затворы нечетных из 2n транзисторов инверсной проводимости 21 подключены к соответствующим входам n входам переменных 5.1, 5.3, 5.4...5.2 n-1, затворы четных из 2n транзисторов инверсной проводимости 21 подключены ко входам инверсий переменных 5.2, 5.4, 5.6...5.2 n.The gates of the odd out of 2n inverted conductivity transistors 21 are connected to the corresponding inputs of the n inputs of the variables 5.1, 5.3, 5.4 ... 5.2 n-1, the gates of the even of 2n inverted conductivity transistors 21 are connected to the inputs of the inversions of the variables 5.2, 5.4, 5.6 ... 5.2 n

Исток 2n-го транзистора инверсной проводимости 21.n подключен к шине «+Vcc» 20.The source of the 2n-th inverse transistor 21.n is connected to the “+ Vcc” bus 20.

Сток 2n-го транзистора инверсной проводимости 21.2n подключен к истоку (2n-1)-го транзистора инверсной проводимости 21.2n-1, сток которого подключен к истоку (2n-2)-го транзистора инверсной проводимости 21.2n-2, остальные транзисторы инверсной проводимости 21 подключены аналогично. Сток первого транзистора инверсной проводимости 21.1 подключен к объединенным стокам n передающих транзисторов 23 блока реализации двойственной конституенты нуля 12.The drain of the 2n-th transistor of inverse conductivity 21.2n is connected to the source of the (2n-1) -th transistor of inverse conductivity 21.2n-1, the drain of which is connected to the source of the (2n-2) -th transistor of inverse conduction 21.2n-2, the remaining transistors are inverse conductivity 21 are connected in a similar way. The drain of the first inverse transistor 21.1 is connected to the combined drains of n transmitting transistors 23 of the dual constituent zero implementation block 12.

Затворы n передающих транзисторов 23 подключены к соответствующим разрядам переменных входов переменных 5.1, 5.3, 5.4… 5.2 n-1, либо ко входам инверсий переменных 5.2, 5.4, 5.6… 5.2 n, так, что в j-m блоке реализации двойственной конституенты нуля 12.j формируется отрицание конституенты единицы с десятичным номером j-1.The gates of n transmitting transistors 23 are connected to the corresponding bits of the variable inputs of the variables 5.1, 5.3, 5.4 ... 5.2 n-1, or to the inputs of the inversions of the variables 5.2, 5.4, 5.6 ... 5.2 n, so that in the jm block implementing the dual zero constitution 12.j denial of the constituent unit with decimal number j-1 is formed.

Каждый j-й блок вычисления функций 8 (фиг. 4) содержит группу 2ⁿ передающих транзисторов 24 и инвертор 25, дополнительный инвертор 26, группу 2n транзисторов инверсной проводимости 27, элемент 2И-НЕ 28, группу 2ⁿ передающих транзисторов инверсной проводимости 29, шину «Ноль вольт» 30.Each j-th block of function calculation 8 (Fig. 4) contains a group of 2 ⁿ transmitting transistors 24 and an inverter 25, an additional inverter 26, a group of 2n inverted transistors 27, an element 2I-NOT 28, a group of 2 ⁿ transmitting inverted transistors 29, Zero volt bus 30.

В j-м блоке вычисления функций 8 затворы передающих транзисторов 24 подключены к выходам блока дешифрации входного набора 1, соответствующим выходам 2ⁿ инверторов группы 2ⁿ инверторов 3 блока дешифрации входного набора 1 для включения соответствующего набора в соответствующую функцию.In the jth block of function calculation 8, the gates of the transmitting transistors 24 are connected to the outputs of the decryption unit of the input set 1, corresponding to the outputs of 2 ⁿ inverters of the group 2 ⁿ inverters 3 of the decryption unit of the input set 1 to include the corresponding set in the corresponding function.

Стоки передающих транзисторов 24 объединены и подключены ко входу инвертора 25, выход которого является выходом функции 9.j блока 8. Выход инвертора 25 подключен к первому входу элемента 2И-НЕ 28.The drains of the transmitting transistors 24 are combined and connected to the input of the inverter 25, the output of which is the output of the function 9.j of the block 8. The output of the inverter 25 is connected to the first input of the 2I-NOT 28 element.

Истоки передающих транзисторов 24 подключены к соответствующим разрядам j-й группы из m⋅2ⁿ групп настроечных входов 10 устройства, на i-й вход которых, i=1, 2ⁿ, подается единица, если i-я конституента единицы входит в СДНФ реализуемой j-й функции и ноль - если не входит.The sources of the transmitting transistors 24 are connected to the corresponding bits of the jth group of m⋅2 ⁿ groups of tuning inputs 10 of the device, to the i-th input of which, i = 1, 2 ⁿ , a unit is supplied if the i-th constitution of the unit is included in the SDNF j-th function and zero - if not included.

Затворы передающих транзисторов дополнительной группы 29 подключены к выходам двойственного блока дешифрации входного набора 11, соответствующим выходам 2ⁿ инверторов группы 2ⁿ инверторов 3 двойственного блока дешифрации входного набора 11 для включения соответствующего набора в соответствующую функцию.The gates of the transmitting transistors of the additional group 29 are connected to the outputs of the dual decryption unit of the input set 11, corresponding to the outputs of 2 ⁿ inverters of the group 2 ⁿ inverters 3 of the dual decryption unit of the input set 11 to include the corresponding set in the corresponding function.

Стоки передающих транзисторов дополнительной группы 29 объединены и подключены ко входу дополнительного инвертора 26, выход дополнительного инвертора 26 является выходом двойственной функции 9.j+2 блока 8j. Выход инвертора 26 подключен к первому входу элемента 2И-НЕ 28, выход которого является выходом индикации 9.j+1 блока 8j.The drains of the transmitting transistors of the additional group 29 are combined and connected to the input of the additional inverter 26, the output of the additional inverter 26 is the output of the dual function 9.j + 2 of block 8j. The output of the inverter 26 is connected to the first input of the 2I-NOT 28 element, the output of which is the indication output 9.j + 1 of block 8j.

Сток 2n-го транзистора инверсной проводимости 27.2n подключен к истоку (2n-1)-го транзистора инверсной проводимости 27.2n-1, сток которого подключен к истоку (2n-2)-го транзистора инверсной проводимости 27.n-2, остальные транзисторы инверсной проводимости 27 подключены аналогично. Сток первого транзистора инверсной проводимости 27.1 подключен к шине «Ноль вольт» 30.The drain of the 2n-th transistor of inverse conductivity 27.2n is connected to the source of the (2n-1) -th transistor of inverse conductivity 27.2n-1, the drain of which is connected to the source of the (2n-2) -th transistor of inverse conductivity 27.n-2, the rest of the transistors inverse conductivity 27 connected in a similar way. The drain of the first transistor inverse conductivity 27.1 is connected to the bus "Zero volts" 30.

Истоки передающих транзисторов дополнительной группы 29 подключены к соответствующим разрядам j-й группы дополнительной из m⋅2ⁿ групп настроечных входов 10 устройства, на i-й вход которой, i=l, 2ⁿ, подается единица, если i-я конституента единицы не входит в СДНФ реализуемой j-й функции и ноль - если входит.The sources of the transmitting transistors of the additional group 29 are connected to the corresponding bits of the jth group of the additional of m⋅2 ⁿ groups of tuning inputs 10 of the device, to the i-th input of which, i = l, 2 ⁿ , one is supplied if the i-th constitution of the unit is not is included in the SDNF of the implemented jth function and zero if it is.

Программируемое логическое устройство работает в следующих режимах:The programmable logic device operates in the following modes:

1) Программирования;1) Programming;

2) Двухфазного вычисления логической функции.2) Two-phase calculation of a logical function.

1.Режим программирования. В этом режиме на m групп 2ⁿ настроечных входов 10 устанавливаются сигналы настройки m логических функций, зависящих не более чем от n переменных.1. Programming mode. In this mode, the m groups of ⁿ 2 input setup signals 10 set settings m logic functions depending on no more than n variables.

Если i-я конституента входит в j-ю логическую функцию, то на входе 10.j. i i-й группы 10.j из m групп 2ⁿ⁺¹ настроечных входов 10 устанавливается единица и ноль - в противном случае. Таким образом программируются все необходимые m блоков вычисления функций 8 путем активации истоков соответствующих транзисторов 24.If the ith constituent enters the jth logical function, then at the input 10.j. i of the i-th group 10.j of m groups 2 ^{n + 1 of the} tuning inputs 10, one and zero are set otherwise. Thus, all the necessary m blocks for calculating functions 8 are programmed by activating the sources of the corresponding transistors 24.

В то же время, для настройки дополнительной группы передающих транзисторов 29 - если i-я конституента входит в j-ю логическую функцию, то на входе 10.j. i i-й группы 10.j из m групп 2ⁿ⁺¹ настроечных входов 10 устанавливается ноль и единица - в противном случае.At the same time, to configure an additional group of transmitting transistors 29 - if the i-th constitution is included in the j-th logical function, then at the input 10.j. i of the i-th group 10.j of m groups 2 ^{n + 1 of the} tuning inputs 10 is set to zero and one, otherwise.

Таким образом программируются все необходимые m блоков вычисления функций 8 путем настройки истоков соответствующих транзисторов 29.Thus, all the necessary m blocks for calculating functions 8 are programmed by tuning the sources of the corresponding transistors 29.

Это необходимо для реализации на выходе дополнительного инвертора 26 двойственной логической функции.This is necessary for the implementation of the output of the additional inverter 26 of a dual logical function.

Пример. Пусть, например, необходимо реализовать следующую систему из семи логических функций, зависящих от четырех переменных y_2, y₁, x₂, х₁:Example. Let, for example, it is necessary to implement the following system of seven logical functions depending on four variables y _2, y ₁ , x ₂ , x ₁ :

В предлагаемом устройстве настраиваются семь блоков вычисления функций 8.1-8.7 по входам настройки 10.1.1-10.1.16 в соответствии с таблицей 1:In the proposed device, seven function calculation blocks 8.1-8.7 are configured according to the configuration inputs 10.1.1-10.1.16 in accordance with table 1:

Настройка блоков вычисления функций 8.1-8.7 по входам настройки 10.1.17-10.1.32 осуществляется в соответствии с таблицей 2:The configuration of function calculation blocks 8.1-8.7 for the configuration inputs 10.1.17-10.1.32 is carried out in accordance with table 2:

2) Двухфазное вычисление логической функции.2) Two-phase calculation of a logical function.

Двухфазное вычисление логической функции обеспечивает фиксацию завершения переходного процесса, что позволяет с использованием дополнительных средств, внешних по отношению к устройству реализовать самосинхронную обработку информации.Two-phase calculation of a logical function provides a fixation of the completion of the transient process, which allows using additional means external to the device to implement self-synchronous information processing.

2.1. Фаза гашения.2.1. Blanking phase.

В фазе гашения с помощью внешних по отношению к устройству средств на n входах переменных 5.1, 5.3, 5.4…5.2 n-1,

и n инверсий переменных 5.2, 5.4, 5.6...5.2 n,

устанавливаются логические нули (спейсер).In the blanking phase, using means external to the device at the n inputs of variables 5.1, 5.3, 5.4 ... 5.2 n-1,

and n inversions of variables 5.2, 5.4, 5.6 ... 5.2 n,

logical zeros (spacer) are set.

Это приводит к тому, что в блоке дешифрации входного набора 1 и в двойственном блоке дешифрации входного набора 11 становятся неактивными затворы всех транзисторов n групп передающих транзисторов 2. Также неактивны затворы всех транзисторов 19 в блоках реализации конституент нуля 7 и всех транзисторов 23 в двойственных блоках реализации конституенты нуля 12.This leads to the fact that in the decryption unit of the input set 1 and in the dual decryption unit of the input set 11, the gates of all transistors n groups of transmitting transistors 2 become inactive. The gates of all transistors 19 in the implementation blocks of the zero constitution 7 and all transistors 23 in the dual blocks are also inactive implementing constitutions of scratch 12.

В то же время активируются затворы всех транзисторов групп 2n транзисторов инверсной проводимости 17 в блоках реализации конституент нуля 7 и 21 в двойственных блоках реализации конституенты нуля 12. Вследствие этого на выходы блоков реализации конституент нуля 7 передается логическая единица со входа «+Vcc» 16 и логическая единица со входа «+Vcc» 20 в двойственных блоках реализации конституенты нуля 12.At the same time, the gates of all transistors of groups 2n of inverted conductivity transistors 17 are activated in the implementation blocks of the zero constituent 7 and 21 in the dual blocks for the implementation of the zero constitution 12. As a result, the logic unit from the input “+ Vcc” 16 is transmitted to the outputs of the implementation blocks of the zero constitution 7 and logical unit from the input "+ Vcc" 20 in the dual blocks of the implementation of the constitution of zero 12.

Это приводит к тому, что логические единицы со входов «+Vcc» 16 и со входов «+Vcc» 20 во всех блоках реализации конституент нуля 7 и во всех двойственных блоках реализации конституенты нуля 12 подаются на входы всех инверторов 3 группы 2ⁿ инверторов в блоке дешифрации входного набора 1 и в двойственном блоке дешифрации входного набора 11, в связи с чем выходы всех инверторов 3 группы 2ⁿ инверторов переходят в состояние логического нуля и на входы всех элементов 2ИЛИ-НЕ группы 14 подаются логические нули, а выходы всех элементов 2ИЛИ-НЕ группы 14 переходят в состояние логической единицы, что воспринимается внешним по отношению к устройству оборудованием как сигнал завершения фазы гашения (спейсера) в блоке дешифрации входного набора 1 и в двойственном блоке дешифрации входного набора 11.This leads to the fact that the logical units from the inputs “+ Vcc” 16 and from the inputs “+ Vcc” 20 in all blocks of the implementation of the constituent of zero 7 and in all dual blocks of the implementation of the constituent of zero 12 are fed to the inputs of all inverters 3 groups of 2 ⁿ inverters in the decryption block of the input set 1 and the dual decryption block of the input set 11, in connection with which the outputs of all inverters 3 of group 2 ⁿ inverters go into a logic zero state and logic zeros are fed to the inputs of all elements 2 OR NOT of group 14, and the outputs of all elements 2 OR -NOT group 14 go over to the state of a logical unit, which is perceived by equipment external to the device as a signal to complete the blanking phase (spacer) in the decryption unit of the input set 1 and in the dual decryption unit of the input set 11.

В каждом j-м блоке вычисления функций 8 в связи с тем, что выходы всех инверторов 3 группы 2ⁿ инверторов переходят в состояние логического нуля затворы всех транзисторов в группе 2ⁿ передающих транзисторов 24 становятся неактивны. В то же время активируются затворы всех транзисторов в группе 2n транзисторов инверсной проводимости 27 и в группе 2ⁿ передающих транзисторов инверсной проводимости 29.In each j-th block of calculation of functions 8, due to the fact that the outputs of all inverters 3 of group 2 ⁿ inverters go to the state of logical zero, the gates of all transistors in group 2 ^{n of the} transmitting transistors 24 become inactive. At the same time, the gates of all transistors in the group of 2n inverted conductivity transistors 27 and in the group of 2 ⁿ inverted conductivity transmitting transistors 29 are activated.

Логический ноль с шины «Ноль вольт» 30 подается на вход инвертора 25 и на выход 9j. На вход инвертора 26 через транзисторы инверсной проводимости 29, все затворы которых активированы передается логический ноль с хотя бы одного из настроечных входов

, в связи с чем выход инвертора 26 и выход 9j+2 переходят в состояние логической единицы.Logical zero from the bus "Zero volt" 30 is fed to the input of the inverter 25 and to the output 9j. At the input of the inverter 26 through inverted conductivity transistors 29, all of whose gates are activated, a logical zero is transmitted from at least one of the tuning inputs

, in connection with which the output of the inverter 26 and the output 9j + 2 go into the state of the logical unit.

Логические единицы на выходах инверторов 25 и 26 вызывают переход выхода элемента 2И-НЕ 28 и выхода 9j+l в состояние логического нуля, что воспринимается внешним по отношению к устройству оборудованием как сигнал завершения фазы гашения (спейсера) в блоках вычисления функций 8.Logical units at the outputs of inverters 25 and 26 cause the output of element 2I-NOT 28 and output 9j + l to go to a logic zero state, which is perceived by equipment external to the device as a signal to complete the blanking phase (spacer) in function calculation blocks 8.

2.2. Рабочая фаза.2.2. Working phase.

Получив сигнал завершения фазы гашения по выходам индикации дешифрации входного набора 15.1.15.2…15.2ⁿ (логическая единица), выходам индикации m функций 9.2, 9.4… 9. m-1 (логический ноль),Having received the signal for completing the blanking phase from the outputs of the decryption indication of the input set 15.1.15.2 ... 15.2 ⁿ (logical unit), the outputs of the display m functions 9.2, 9.4 ... 9. m-1 (logical zero),

внешние по отношению к устройству технические средства устанавливают на n входах переменных 5.1, 5.3, 5.4…5.2 n-1 и n входах инверсий переменных 5.2, 5.4, 5.6…5.2 ntechnical means external to the device are installed on n inputs of variables 5.1, 5.3, 5.4 ... 5.2 n-1 and n inputs of inversions of variables 5.2, 5.4, 5.6 ... 5.2 n

так называемый парафазный вектор, когда в отличие от прототипа имеется и сигнал, и его инверсия.the so-called paraphase vector, when, unlike the prototype, there is both a signal and its inversion.

При этом цепочки транзисторов групп 2n транзисторов инверсной проводимости 17, 21, 27 разрываются, так как в каждой паре 2n транзисторов инверсной проводимости 17, 21, 27 активен затвор только одного транзистора. Это создает условия для вычисления логических функций. В n группах передающих транзисторов 2 блока дешифрации входного набора 1 и двойственного блока дешифрации входного набора 11 в зависимости от входного набора, заданного парафазным вектором 5 реализуется один из 2ⁿ путей с выхода инвертора 4 на вход соответствующего инвертора в группе 2ⁿ инверторов 3. При этом в блоке дешифрации входного набора 1 на вход этого инвертора поступает логическая единица, так как вход инвертора 4 подключен ко входу «Ноль вольт» 6, а в двойственном блоке дешифрации входного набора 11 - логический ноль, так как вход инвертора 4 в двойственном блоке дешифрации входного набора 11 подключен ко входу «+Vcc» 13. Этим обеспечивается инверсное значение выходов инверторов 3 в блоке дешифрации входного набора 1 и в двойственном блоке дешифрации входного набора 11 для фиксации завершения рабочей фазы по выходам индикации дешифрации входного набора 15.1.15.2… 15.2ⁿ (логический ноль); выходам индикации m функций 9.2, 9.4… 9. m-1 (логическая единица).In this case, the transistor chains of groups of 2n inverse transistors 17, 21, 27 are broken, since in each pair of 2n inverse transistors 17, 21, 27 the gate of only one transistor is active. This creates the conditions for calculating logical functions. In n groups of transmitting transistors 2 of the decryption unit of the input set 1 and the dual decryption unit of the input set 11, one of 2 ⁿ paths from the inverter 4 output to the input of the corresponding inverter in the group of 2 ⁿ inverters 3 is implemented depending on the input set specified by the paraphase vector 5. this in the decryption unit of the input set 1 to the input of this inverter receives a logical unit, since the input of the inverter 4 is connected to the input "Zero volts" 6, and in the dual block decryption of the input set 11 is a logical zero, since the input is invert Ora 4 in the dual decryption unit of the input set 11 is connected to the input “+ Vcc” 13. This ensures the inverse value of the outputs of the inverters 3 in the decryption unit of the input set 1 and in the dual decryption unit of the input set 11 to fix the completion of the working phase for the outputs of the decoding of the input set 15.1.15.2 ... 15.2 ⁿ (logical zero); indication outputs m functions 9.2, 9.4 ... 9. m-1 (logical unit).

При этом в блоке реализации конституенты нуля 7, соответствующем заданному входному набору (одному из 2ⁿ), затворы передающих транзисторов 19 неактивны и цепь со входа «Ноль вольт» 18 на выход блока реализации конституенты нуля 7 разорвана. Во всех остальных 2ⁿ-1 блоках реализации конституенты нуля 7 один из затворов передающих транзисторов 19 активен и цепь с шины «Ноль вольт» 18 на выход блока реализации конституенты нуля 7 замкнута, обеспечивая на входах соответствующих инверторов 3 сигнал логического нуля, что приводит к формированию логической единицы на их выходах.Moreover, in the implementation block of the constituent zero 0, corresponding to a given input set (one of 2 ⁿ ), the gates of the transmitting transistors 19 are inactive and the circuit from the input “Zero volts” 18 to the output of the implementation unit of the constitution 0 zero is broken. In all the other 2 ⁿ -1 blocks of the implementation of the zero-constituent constitution 7, one of the gates of the transmitting transistors 19 is active and the circuit from the Zero-volt bus 18 to the output of the implementation of the zero-constitution constitution 7 is closed, providing a logic zero signal at the inputs of the corresponding inverters 3, which leads to the formation of a logical unit at their outputs.

В блоке реализации двойственной конституенты нуля 12, соответствующем заданному входному набору (одному из 2ⁿ), затворы передающих транзисторов также 23 неактивны и цепь со второй шины «+Vcc» 22 на выход этого блока реализации двойственной конституенты нуля 12 разорвана. Во всех остальных 2ⁿ-1 блоках реализации двойственной конституенты нуля 12 один из затворов передающих транзисторов 23 активен и цепь со второй шины «+Vcc» 22 на выход блока реализации двойственной конституенты нуля 12 замкнута, обеспечивая на входах соответствующих инверторов 3 в двойственного блока дешифрации входного набора 11 сигнал логического нуля, что приводит к формированию логической единицы на их выходах. Это обеспечивает инверсное значение выходов остальных 2ⁿ-1 инверторов 3 в блоке дешифрации входного набора 1 и в двойственном блоке дешифрации входного набора 11 для фиксации завершения рабочей фазы по выходам индикации дешифрации входного набора 15.1.15.2...15.2ⁿ (логический ноль); выходам индикации m функций 9.2, 9.4… 9. m-1 (логическая единица).In the implementation block of the dual constitution of zero 12, corresponding to a given input set (one of 2 ⁿ ), the gates of the transmitting transistors are also 23 inactive and the circuit from the second bus “+ Vcc” 22 to the output of this implementation block of the dual constitution of zero 12 is broken. In all other 2 ⁿ -1 blocks implementing the dual constituent of zero 12, one of the gates of the transmitting transistors 23 is active and the circuit from the second bus “+ Vcc” 22 to the output of the unit for implementing the dual constituent of zero 12 is closed, providing the inputs of the corresponding inverters 3 in the dual decryption unit input set 11 is a logic zero signal, which leads to the formation of a logical unit at their outputs. This provides the inverse value of the outputs of the remaining 2 ⁿ -1 inverters 3 in the decryption unit of the input set 1 and in the dual decryption unit of the input set 11 to fix the completion of the working phase on the outputs of the decryption indication of the input set 15.1.15.2 ... 15.2 ⁿ (logical zero); indication outputs m functions 9.2, 9.4 ... 9. m-1 (logical unit).

В блоках вычисления функций 8 по результатам работы блока дешифрации входного набора 1 и двойственного блока дешифрации входного набора 11 активируется затвор j-ro транзистора в группе 2ⁿ передающих транзисторов 24 и затвор j-гo транзистора в группе 2ⁿ передающих транзисторов инверсной проводимости 29, соответствующие одному из 2ⁿ инверторов 3 (j-му) в блоке дешифрации входного набора 1 и двойственном блоке дешифрации входного набора 11 на данном (j-м) входном наборе переменных 5.In the function calculation blocks 8, according to the results of the operation of the decoding unit of the input set 1 and the dual decryption unit of the input set 11, the gate of the j-ro transistor in the group of 2 ⁿ transmitting transistors 24 and the gate of the j-th transistor in the group of 2 ⁿ transmitting transistors of inverse conductivity 29 are activated, corresponding one of 2 ⁿ inverters 3 (jth) in the decryption unit of input set 1 and the dual decryption unit of input set 11 on this (jth) input variable set 5.

Это приводит к передаче j-гo настроечного сигнала через соответствующий транзистор группы 24 с соответствующего входов настройки 10.j на вход инвертора 25 (логическая единица, если данная конституента входит в данную функцию и логический ноль, если не входит) и соответствующий транзистор группы 29 с соответствующего входов настройки 10.2ⁿj на вход инвертора 26 (логический ноль, если данная конституента входит в данную функцию и логическая единица, если не входит).This leads to the transmission of the j-th tuning signal through the corresponding transistor of group 24 from the corresponding tuning inputs 10.j to the input of the inverter 25 (logical unit if this constituent is included in this function and logical zero if not included) and the corresponding transistor of group 29 s the corresponding input settings 10.2 ⁿ j to the input of the inverter 26 (logical zero if this constituent is included in this function and logical unit if not included).

Вследствие этого на выходах 9.j и 9.j+2 формируются различные сигналы: 9.j=0; 9.j+2=l, если функция равна 1 и 9.j=l; 9.j+2=0, если функция не равна 1.As a result of this, different signals are generated at the outputs 9.j and 9.j + 2: 9.j = 0; 9.j + 2 = l if the function is 1 and 9.j = l; 9.j + 2 = 0 if the function is not equal to 1.

При этом выход 9.j+1=1, что сигнализирует о завершении рабочей фазы по этой m-й функции.Moreover, the output 9.j + 1 = 1, which signals the completion of the working phase for this m-th function.

Внешнее оборудование анализирует сигналы 15 и 9.j+1 и по завершении переходных процессов в рабочей фазе инициирует очередную фазу гашения (спейсера), после которой устанавливается новый набор значений переменных и очередная рабочая фаза.External equipment analyzes signals 15 and 9.j + 1 and, upon completion of transients in the working phase, initiates the next blanking phase (spacer), after which a new set of variable values and the next working phase are set.

При необходимости возможна перенастройка устройства для вычисления других логических функций и т.д.If necessary, you can reconfigure the device to calculate other logical functions, etc.

Устройство также может работать без фазы гашения, в синхронных схемах. При этом синхронизируется подача входного вектора входы 5, например, путем записи входного вектора по синхроимпульсу на внешний по отношению к устройству регистр (триггеры), а результаты вычислений на выходах 9 записываются по другому синхроимпульсу на другой внешний по отношению к устройству регистр (триггеры). Результаты на выходах 9 могут быть оценены внешними по отношению к устройству средствами с целью контроля функционирования устройства.The device can also work without blanking phase, in synchronous circuits. In this case, the input vector input 5 is synchronized, for example, by writing the input vector by a clock pulse to a register external to the device (triggers), and the results of calculations at the outputs 9 are written according to another clock to a different register (triggers) relative to the device. The results at the outputs 9 can be evaluated by means external to the device in order to control the operation of the device.

Таким образом, в отличие от прототипа, устройство может быть использовано в самосинхронных схемах, работа которых, после настройки на требуемую логическую функцию, состоит из фазы гашения и рабочей фазы.Thus, unlike the prototype, the device can be used in self-synchronous circuits, the operation of which, after tuning to the desired logical function, consists of the blanking phase and the working phase.

Такая работа в составе самосинхронных схем характеризуется большим быстродействием, чем у синхронных схем, так как они работают по реальным задержкам сигналов, и возможностью работы на сверхнизких напряжениях питания, что позволяет использовать устройство в энергоэффективных приложениях.Such work as part of self-synchronous circuits is characterized by greater speed than synchronous circuits, since they work according to real signal delays, and the ability to work at ultra-low voltage, which allows the device to be used in energy-efficient applications.

Claims

A programmable logic device containing an input set decryption block, 2 ⁿ zero constituent blocks and m function calculation blocks, n variable inputs, m groups of 2 ⁿ tuning inputs,

the decryption unit of the input set contains n groups of transmitting transistors (n is the number of input variables) 2 ^{i each} ,

transistors in a group, inverter,

moreover, the gate of each even transistor of the i-th group of transmitting transistors is connected to the i-th input of the inputs of n variables,

the inverter output is connected to the sources of two transistors of the 1st group of transmitting transistors,

the drain of the first transistor of the 1st group of transmitting transistors connected to the combined sources of the first and second of four transistors of the 2nd group of transmitting transistors,

the drain of the second transistor of the 1st group of transmitting transistors is connected to the combined sources of the third and fourth of four transistors of the 2nd group of transmitting transistors,

the drain of the first transistor of the 2nd group of transmitting transistors is connected to the combined sources of the first and second of eight transistors of the 3rd group of transmitting transistors,

the drain of the second transistor of the 2nd group of transmitting transistors is connected to the combined sources of the third and fourth of eight transistors of the 3rd group of transmitting transistors,

the drain of the third transistor of the 2nd group of transmitting transistors is connected to the combined sources of the fifth and sixth of eight transistors of the 3rd group of transmitting transistors,

the drain of the fourth transistor of the 2nd group of transmitting transistors is connected to the combined sources of the seventh and eighth of eight transistors of the 3rd group of transmitting transistors,

transistors in groups 3, 4 ... n-2 are connected in a similar way,

the combined sources of even and odd transmitting transistors from 2 ^n-1 transistors of the n-1st group are connected to the drains of the corresponding 2 ^n-2 transistors of the n-2nd group, i = 1, n,

the drains of transistors from 2 ⁿ transistors of the last, nth group are connected to the inputs of the corresponding inverters of the group of 2 ⁿ inverters and to the outputs of the corresponding of 2 ⁿ blocks of zero constants, the inputs of which are connected to the corresponding variable inputs of n variables,

the outputs of inverters of a group of 2 ⁿ inverters are connected to 2 ⁿ inputs of the constituent SDNF of m function calculation blocks,

groups of 2 ⁿ inputs of which are m groups of tuning inputs of the device, and the outputs of m function calculation blocks are outputs of the device,

in this case, each implementation block of the zero constitution contains n transmitting transistors and a zero volt bus, the sources of the transmitting transistors are combined and are the output of the unit, the drains of the n transmitting transistors are combined and connected to the zero volt bus,

in this case, each j-th block of function calculation j = 1 ... m contains a group of 2 ⁿ transmitting transistors and an inverter, the drains of the transmitting transistors are combined and connected to the input of the inverter, the output of which is the output of the block, the gates of the transistors of the group of 2 ⁿ transmitting transistors are connected to the outputs corresponding inverters of group 2 ⁿ inverters, and

the sources of the transmitting transistors of a group of 2 ⁿ transmitting transistors are connected to the corresponding bits of the j-th group of m⋅2 ⁿ groups of tuning inputs of the device, to the i-th input of which, i = 1, 2 ⁿ , one is supplied if the i-th constitution of the unit is in the SDNF of the implemented j-th function and zero - if not included,

characterized in that it additionally introduces a dual block of decryption of the input set, inputs of inversions of variables, 2 ⁿ blocks of dual constituents of zero, a group of 2 ⁿ elements 2OR-NOT, a bus "Zero volts", a bus "+ Vcc",

moreover, the “Zero volt” bus is connected to the inverter input of the input set decryption unit, the inputs of the inversions of the variables are connected to the gates of the corresponding odd transistors of the i-th group of transmitting transistors, the inputs of the inversions of the variables are connected to the inputs of the inversions of the variable blocks of the zero constitution,

the inputs of variables and inversions of variables are connected to the inputs of variables and inversions of variables of the dual decryption unit of the input set, the first group of 2 ⁿ information outputs of which is connected to the second group of inputs of the function calculation blocks, and the second group of 2 ⁿ information outputs is connected to the inputs of the corresponding 2 ⁿ dual blocks constituent zero

the dual decryption block of the input set is constructed similarly to the decryption block of the input set, the + Vcc bus is connected to the inverter input of the dual decryption block of the input set,

at the same time, 2 n inverted conductivity transistors are introduced into each zero constituent implementation block, the gates of which are connected to the corresponding inputs of variable inputs, or to the variable inverse inputs, the source of the 2nd inverse transistor is connected to the + Vcc bus, the drain of the nth transistor the inverse conductivity is connected to the source of the (2n-1) -th transistor of inverse conductivity, the drain of which is connected to the source of the (2n-2) -th transistor of inverse conductivity, the remaining inverse transistors are connected in the same way, the drain is about the inverse conductivity transistor is connected to the combined sources of n transmitting transistors of the implementation block of the constituent zero,

the gates of which are connected to the corresponding digits of the variable inputs of the variables, or to the inputs of the inversions of the variables, so that in the j-m block of the implementation of the constituent zero the negation of the constituent unit with the decimal number j-1 is formed,

2 ⁿ blocks of dual constitutions of zero are constructed similarly to 2 ⁿ blocks of constitutions of zero, except that the drains of the transmitting transistors are combined and connected to the + Vcc bus,

in addition, each j-th block of function calculation contains an additional group of 2 ⁿ transmitting transistors, an additional inverter, a group of 2n inverse conductivity transistors and a 2I-NOT element, the inverter output is connected to the first input of a 2I-NOT element,

the gates of the transmitting transistors of an additional group of 2 ⁿ transmitting transistors are connected to the outputs of the dual unit of decryption of the input set corresponding to the outputs of 2 ⁿ inverters of the group 2 ^{n of} inverters of the dual unit of decoding of the input set to include the corresponding set in the corresponding function, the drains of the transmitting transistors of the additional group are combined and connected to the input additional inverter, the output of which is connected to the second input of the 2I-NOT element, the output of which is the indication output b eye, additional inverter output is the dual output device,

the sources of the transmitting transistors are connected to the corresponding bits of the jth group of an additional of m⋅2 ⁿ groups of tuning inputs of the device, to the i-th input of which, i = 1, 2 ⁿ , a unit is supplied if the ith constituent of the unit is not included in the SDNF implemented j-th function, and zero if it is included,

the drain of the 2nth transistor of the group of 2n inverse transistors is connected to the source of the (2n-1) th inverse transistor of the group of 2n inverse transistors, the drain of which is connected to the source of the (2n-2 )th inverse transistor, the remaining transistors of the inverse conductivity of the group 2n inverse conductivity transistors are connected in a similar way, the drain of the first inverse conductivity transistor of a group of 2n inverse conductivity transistors is connected to the “Zero volt” bus.