RU2544750C1

RU2544750C1 - Programmable logic device

Info

Publication number: RU2544750C1
Application number: RU2014120774/08A
Authority: RU
Inventors: Сергей Феофентович Тюрин
Priority date: 2014-05-22
Filing date: 2014-05-22
Publication date: 2015-03-20

Abstract

FIELD: electricity.SUBSTANCE: device comprises the first group of D-triggers with quantity of k2n, where n is quantity of variables, k is quantity of calculated conjunctions, each consisting of k subgroups of 2n triggers, k?2n, the second group of D-triggers with quantity of km, where m is quantity of computable logic functions, group k of conjunction units, group of m function-calculating units, counter, decoder. Units of conjunctions and functions computation are based on transmitting MOS transistors, inverters and wired logic.EFFECT: reduction of costs for hardware used for implementation of logic system functions for large number of variables in disjunctive normal form.3 dwg, 7 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций большого числа переменных в программируемых логических интегральных схемах (ПЛИС).The invention relates to computer technology and can be used to calculate systems of logical functions of a large number of variables in programmable logic integrated circuits (FPGA).

Известно программируемое логическое устройство, содержащее первую, вторую и третью группы D-триггеров количеством по m·2ⁿ (n - число входных переменных, m - число выходных функций), третью группу D-триггеров количеством 2(n-1)m, группу m(n-1) элементов И, счетчик, группу m·2ⁿ элементов И с тремя состояниями на выходе, дешифратор, группу m(n-1) элементов ИЛИ, вторую группу m·2ⁿ элементов И с тремя состояниями на выходе и m блоков вычисления функций, каждый блок вычисления функций содержит группу 4·2ⁿ элементов И с тремя состояниями на выходе, два D-триггера, Т-триггер, RS-триггер фиксации импульса, пять элементов ИЛИ, три элемента И, четыре инвертора, n групп элементов 2·2 НЕ-И-ИЛИ (в каждую i-ю группу входит 2^n-1 элементов, $i = \bar{l, n}$

), элемент задержки, дополнительную группу элементов И с тремя состояниями на выходе (патент РФ №2146840 от 20.03.2000, кл. G11C 17/00, G06F 7/00).A programmable logic device is known that contains the first, second, and third groups of D-flip-flops of m · 2 ^{n each} (n is the number of input variables, m is the number of output functions), the third group of D-flip-flops of 2 (n-1) m, group m (n-1) AND elements, counter, a group of m · 2 ⁿ AND elements with three output states, a decoder, a group of m (n-1) OR elements, a second group of m · 2 ⁿ AND elements with three output states and m blocks calculation functions, each function calculating unit comprises a group 4 · 2 ⁿ elements and a tri-state output, two D-flip-flop, T rigger, RS-trigger pulse fixation, or five elements, three AND gates, inverter four, n groups of elements 2 x 2 NAND-OR (in each i-th group includes 2 ^n-1 elements,

i = \bar{l, n}

), a delay element, an additional group of AND elements with three states at the output (RF patent No. 2146840 from 03.20.2000, class G11C 17/00, G06F 7/00).

Недостатком известного устройства являются высокие аппаратурные затраты на реализацию систем логических функций вследствие использования стандартных логических базисов и совершенных дизъюнктивных нормальных форм (СДНФ) логических функций.A disadvantage of the known device is the high hardware costs for the implementation of logical function systems due to the use of standard logical bases and perfect disjunctive normal forms (SDNF) of logical functions.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является программируемое логическое устройство, содержащее первую, вторую и третью группы D-триггеров количеством n, где n - разрядность вычисляемых логических функций, группу m блоков вычисления функций, где m - число вычисляемых логических функций, счетчик, дешифратор, причем информационные входы D-триггеров из групп D-триггеров подключены к соответствующим разрядам входов данных, входы сброса всех D-триггеров всех групп D-триггеров и вход сброса счетчика объединены и подключены ко входу сброса устройства, выход счетчика подключен ко входу дешифратора, первый выход дешифратора подключен ко входам синхронизации D-триггеров первой группы D-триггеров, второй выход дешифратора подключен ко входам синхронизации D-триггеров второй группы D-триггеров, третий выход дешифратора подключен ко входам синхронизации D-триггеров третьей группы D-триггеров, выходы группы m блоков вычисления функций являются выходами устройства, каждый блок вычисления функций содержит k групп n-1 элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, где k=intlog₂(n), (n=2^k), в первой группе n/2 элементов, в каждой группе элементов в два раза меньше, чем в предыдущей, в последней - один элемент, то есть имеется "пирамидальное" соединение элементов, причем выходы нечетных элементов нечетных групп подключены к первым входам соответствующих элементов следующей четной группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, двум элементам нечетной группы соответствует один элемент четной группы, выходы четных элементов первой группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, подключены к четвертым входам следующей четной группы элементов 2·2НЕ-И-ИЛИ, реализующих функцию

, k-1 групп первых D-триггеров количеством n, где n - разрядность вычисляемых логических функций, k - число вычисляемых конъюнкций в системе из m функций, k-1 групп вторых D-триггеров количеством n, k-1 групп третьих D-триггеров количеством n, группа k блоков конъюнкций, группа k блоков значений конъюнкций, причем информационные входы D-триггеров k-1 групп первых D триггеров, вторых D триггеров, третьих D-триггеров подключены к соответствующим разрядам входов данных, входы сброса D-триггеров k-1 групп первых D триггеров, вторых D триггеров, третьих объединены и подключены ко входу сброса устройства, входы синхронизации D-триггеров k-1 групп первых D-триггеров подключены к соответствующим k-1 выходам дешифратора для k-1 групп первых D триггеров, входы синхронизации D-триггеров k-1 групп вторых D-триггеров подключены к соответствующим k-1 выходам дешифратора для k-1 групп вторых D триггеров, входы синхронизации D-триггеров k-1 групп третьих D-триггеров подключены к соответствующим k-1 выходам дешифратора для k-1 групп третьих D триггеров, выходы группы первых D-триггеров подключены к первой группе входов первого блока конъюнкций, выходы группы вторых D-триггеров подключены ко второй группе входов первого блока конъюнкций, третьи группы входов всех блоков конъюнкций подключены ко входу переменных устройства, выходы k-1 групп первых D-триггеров подключены к первым группам входов соответствующих k-1 блоков конъюнкций, выходы k-1 групп вторых D-триггеров подключены ко вторым группам входов соответствующих k-1 блоков конъюнкций, выходы блоков конъюнкций подключены ко входам соответствующих блоков значений конъюнкций, выходы блоков значений конъюнкций подключены к соответствующим входам конъюнкций каждого блока вычисления функций, выходы k-1 групп третьих D-триггеров подключены к соответствующим входам блоков значений функций, причем нечетные входы первой группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, подключены к соответствующим входам первой группы входов блока вычисления функций, четные входы первой группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, подключены к соответствующим входам второй группы входов блока вычисления функций, выходы нечетных элементов нечетных групп элементов 22·2 НЕ-И-ИЛИ, реализующих функцию

, подключены к третьим входам соответствующих элементов второй группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, выходы четных элементов первой группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, подключены ко вторым входам второй группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, выходы предпоследней группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, содержат два элемента 2·2 НЕ-И-ИЛИ, реализующих функцию

, и выход первого элемента предпоследней группы подключен к первому и второму входам единственного элемента последней группы, а выход второго элемента предпоследней группы подключен к третьему и четвертому входам единственного элемента последней группы, выход которого является выходом блока вычисления функций, при этом каждый i-й блок конъюнкций содержит n групп значений разрядов, каждый из которых содержит 6 элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, причем входы первых трех элементов объединены, вход первого элемента подключен к соответствующему i-му входу третьей группы входов блока конъюнкций и к первым двум входам четвертого элемента, вход второго элемента подключен к соответствующему i-му входу первой группы входов блока конъюнкций и к третьему и четвертому входам четвертого элемента, вход третьего элемента подключен к соответствующему i-му входу второй группы входов блока конъюнкций и ко второму входу шестого элемента, выход которого является i-м выходом i-го блок а конъюнкций, выход первого элемента подключен к первому и третьему входам пятого элемента, выход второго элемента подключен ко второму и четвертому входам пятого элемента, выход третьего элемента подключен к третьему входу шестого элемента, выход четвертого элемента подключен к первому входу шестого элемента, а выход пятого элемента подключен к четвертому входу шестого элемента, третья группа входов каждого блока конъюнкций является входами переменных устройства, при этом каждый i-й блок значений конъюнкций содержит k групп n-1 элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, где k=intlog₂(n), (n=2^k), то есть имеется "пирамидальное" соединение элементов, и дополнительный элемент, причем первый и второй входы первой группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, подключены к соответствующим нечетным входам блока значений конъюнкций, третий и четвертый входы первой группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, подключены к соответствующим нечетным входам блока значений конъюнкций, выходы нечетных элементов первой группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, подключены к нечетным входам второй группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию C

, выходы четных элементов нечетной группы элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, 25.k подключены к четным входам четной группы 25.k+1 элементов 2·2 НЕ-И-ИЛИ, реализующих функцию

, и выход первого элемента предпоследней группы подключен к первому и второму входам единственного элемента последней группы, а выход второго элемента предпоследней группы подключен к третьему и четвертому входам единственного элемента последней группы, выход которого подключен ко всем входам дополнительного элемента, выход которого является выходом блока значений конъюнкций (патент РФ №2503993 от 10.01.2014, кл. G06F 7/57). Данное устройство принято за прототип.The closest device of the same purpose to the claimed invention in terms of features is a programmable logic device containing the first, second and third groups of D-flip-flops of n quantity, where n is the bit capacity of the calculated logical functions, the group m of function calculation blocks, where m is the number of calculated logical functions, counter, decoder, and the information inputs of D-flip-flops from the groups of D-flip-flops are connected to the corresponding bits of the data inputs, the reset inputs of all D-flip-flops of all the groups of D-flip-flops and the input counter throwers are combined and connected to the reset input of the device, the counter output is connected to the decoder input, the first decoder output is connected to the synchronization inputs of the D-triggers of the first group of D-triggers, the second decoder output is connected to the synchronization inputs of the D-triggers of the second group of D-triggers, the third the decoder output is connected to the synchronization inputs of the D-flip-flops of the third group of D-flip-flops, the outputs of the group m of function calculation blocks are device outputs, each function calculation block contains k groups of n-1 elements 2 2 NOT-AND-OR, realizing function

, where k = intlog ₂ (n), (n = 2 ^k ), in the first group there are n / 2 elements, in each group of elements there are two times less than in the previous one, in the last one element, that is, there is a “pyramidal” connection of elements, and the outputs of the odd elements of odd groups are connected to the first inputs of the corresponding elements of the next even group of 2 · 2 NOT-AND-OR elements that implement the function

, two elements of the odd group correspond to one element of the even group, the outputs of the even elements of the first group of 2 · 2 NOT-AND-OR elements that implement the function

are connected to the fourth inputs of the next even group of 2 · 2HE-AND-OR elements that implement the function

, k-1 groups of the first D-flip-flops of quantity n, where n is the bit depth of the calculated logical functions, k is the number of calculated conjunctions in the system of m functions, k-1 of the groups of the second D-flip-flops with the number n, k-1 of the groups of the third D-flip-flops number n, group k of conjunction blocks, group k of blocks of conjunction values, moreover, the information inputs of D-triggers k-1 of the groups of the first D triggers, second D triggers, third D-triggers are connected to the corresponding bits of the data inputs, the reset inputs of D-triggers k- 1 groups of the first D triggers, second D triggers, third combined and connected to the reset input of the device, the synchronization inputs of D-flip-flops of k-1 groups of the first D-flip-flops are connected to the corresponding k-1 decoder outputs for k-1 groups of the first D flip-flops, the synchronization inputs of D-flip-flops of k-1 groups of the second D-flip-flops connected to the corresponding k-1 decoder outputs for k-1 groups of second D flip-flops, synchronization inputs of D-flip-flops of k-1 groups of third D-flip-flops connected to the corresponding k-1 decoder outputs for k-1 groups of third D flip-flops, outputs of the first group D-flip-flops are connected to the first group of inputs about the conjunction block, the outputs of the group of second D-triggers are connected to the second group of inputs of the first conjunction block, the third groups of inputs of all conjunction blocks are connected to the input of the device variables, the outputs of k-1 groups of the first D-triggers are connected to the first groups of inputs of the corresponding k-1 blocks conjunctions, outputs of k-1 groups of second D-flip-flops are connected to second groups of inputs of the corresponding k-1 conjunction blocks, outputs of conjunction blocks are connected to inputs of corresponding blocks of conjunction values, outputs of blocks of conjunction values connected to the corresponding inputs of the conjunctions of each function calculation block, the outputs of k-1 groups of third D-flip-flops are connected to the corresponding inputs of the blocks of function values, and the odd inputs of the first group of 2 · 2 non-and-or elements implementing the function

are connected to the corresponding inputs of the first group of inputs of the function calculation unit, the even inputs of the first group of 2 · 2 NOT-AND-OR elements that implement the function

are connected to the corresponding inputs of the second group of inputs of the function calculation block, the outputs of the odd elements of the odd groups of elements 22 · 2 NON-AND-OR, implementing the function

are connected to the third inputs of the corresponding elements of the second group of elements 2 · 2 NOT-AND-OR that implement the function

, outputs of even elements of the first group of 2 · 2 NOT-AND-OR elements that implement the function

connected to the second inputs of the second group of elements 2 · 2 NOT-AND-OR, implementing the function

, outputs of the penultimate group of 2 · 2 NOT-AND-OR elements implementing the function

, contain two 2 · 2 NOT-AND-OR elements that implement the function

, and the output of the first element of the penultimate group is connected to the first and second inputs of the only element of the last group, and the output of the second element of the penultimate group is connected to the third and fourth inputs of the only element of the last group, the output of which is the output of the function calculation block, with each i-th block conjunction contains n groups of values of digits, each of which contains 6 elements 2 · 2 NOT-AND-OR, implementing the function

and the inputs of the first three elements are combined, the input of the first element is connected to the corresponding i-th input of the third group of inputs of the conjunction block and to the first two inputs of the fourth element, the input of the second element is connected to the corresponding i-th input of the first group of inputs of the conjunction block and to the third and the fourth inputs of the fourth element, the input of the third element is connected to the corresponding i-th input of the second group of inputs of the conjunction block and to the second input of the sixth element, the output of which is the i-th output of the i-th conjunction block, the output of the first element is connected to the first and third inputs of the fifth element, the output of the second element is connected to the second and fourth inputs of the fifth element, the output of the third element is connected to the third input of the sixth element, the output of the fourth element is connected to the first input of the sixth element, and the output of the fifth element is connected to the fourth input of the sixth element, the third group of inputs of each conjunction block is the inputs of the device variables, and each i-th block of conjunction values contains k groups of n-1 elements 2 · 2 NOT-AND-OR, ealizuyuschih function

, where k = intlog ₂ (n), (n = 2 ^k ), that is, there is a "pyramidal" connection of elements, and an additional element, the first and second inputs of the first group of 2 · 2 NON-AND-OR elements that implement the function

are connected to the corresponding odd inputs of the block of conjunction values, the third and fourth inputs of the first group of 2 · 2 NOT-AND-OR elements that implement the function

are connected to the corresponding odd inputs of the block of conjunction values, the outputs of the odd elements of the first group of 2 · 2 NOT-AND-OR elements that implement the function

are connected to the odd inputs of the second group of elements 2 · 2 NOT-AND-OR implementing the function C

, outputs of even elements of an odd group of 2 · 2 NOT-AND-OR elements implementing the function

, 25.k are connected to the even inputs of the even group 25.k + 1 elements 2 · 2 NOT-AND-OR, implementing the function

, contain two 2 · 2 NOT-AND-OR elements that implement the function

, and the output of the first element of the penultimate group is connected to the first and second inputs of the only element of the last group, and the output of the second element of the penultimate group is connected to the third and fourth inputs of the only element of the last group, the output of which is connected to all inputs of the additional element, the output of which is the output of the value block conjunctions (RF patent No. 2503993 dated 01/10/2014, CL G06F 7/57). This device is taken as a prototype.

Признаки прототипа, совпадающие с существенными признаками заявляемого изобретения - содержит первую группу D-триггеров количеством k2n, где n-количество переменных, k - количество вычисляемых конъюнкций, в каждой из k подгрупп 2n триггеров, k≤2n, вторую группу D-триггеров количеством km, где m - количество вычисляемых логических функций, группу k блоков конъюнкций, группу m блоков вычисления функций, счетчик, дешифратор, входы задания переменных, входы настройки, вход сброса, вход программирования, причем последний выход дешифратора является выходом готовности устройства, входы настройки подключены к информационным входам первой второй групп D-триггеров, входы сброса которых подключены ко входу сброса счетчика, являющемуся входом сброса устройства, выходы группы m блоков вычисления функций являются выходами устройства, входы задания переменных подключены ко входам задания переменных блоков группы k блоков конъюнкций, выход счетчика подключен ко входу дешифратора, первые k выходов дешифратора подключены ко входам синхронизации соответствующих из k подгрупп D-триггеров первой группы D-триггеров, вторые k+m выходов дешифратора подключены ко входам синхронизации соответствующих из m подгрупп D-триггеров второй группы D-триггеров.Signs of the prototype, coinciding with the essential features of the claimed invention - contains the first group of D-flip-flops with the number k2n, where n is the number of variables, k is the number of calculated conjunctions, in each of the k subgroups 2n flip-flops, k≤2n, the second group of D-flip-flops with the number km , where m is the number of calculated logical functions, a group of k conjunction blocks, a group of m function calculation blocks, a counter, a decoder, variable input inputs, setup inputs, a reset input, a programming input, and the last decoder output is the output ohm, the device’s readiness, the configuration inputs are connected to the information inputs of the first second group of D-flip-flops, the reset inputs of which are connected to the counter reset input, which is the device reset input, the outputs of the group m of function calculation blocks are the device outputs, the variable input inputs are connected to the variable block input inputs groups of k conjunction blocks, the counter output is connected to the decoder input, the first k decoder outputs are connected to the synchronization inputs of the corresponding from k subgroups of D-flip-flops of the first group ppy D-flip-flops, the second k + m of the decoder outputs are connected to inputs of the respective synchronization m subgroups D-flip-flops of the second group D-triggers.

Недостатком известного устройства, принятого за прототип, являются высокие аппаратурные затраты, выраженные в количестве транзисторов, на реализацию систем логических функций большого числа переменных в программируемых логических интегральных схемах (ПЛИС).A disadvantage of the known device adopted for the prototype is the high hardware costs, expressed in the number of transistors, for the implementation of the logical function systems of a large number of variables in programmable logic integrated circuits (FPGAs).

Это обусловлено следующими обстоятельствами. Технические средства прототипа ориентированы на реализацию блоков конъюнкций и блоков вычисления функций в дизъюнктивной нормальной форме (ДНФ), но на базе логических элементов на КМДП транзисторах. В то же время в программируемых логических интегральных схемах (ПЛИС) в настоящее время наиболее часто используется реализация логики на основе схем из передающих МОП транзисторов, в этом случае логические элементы на основе КМДП транзисторов - инверторы - устанавливаются на входах и выходах таких схем для обеспечения восстановления (для буферирования) логических уровней сигналов. Специальные ограничения на количество включенных последовательно передающих МОП транзисторов также обеспечиваются с использованием КМДП инверторов. Кроме того, в этом плане широко используется монтажная логика, которая, например, в оперативной статической памяти позволяет реализовать однобитную ячейку всего на шести транзисторах.This is due to the following circumstances. The prototype hardware is focused on the implementation of conjunction blocks and function calculation blocks in disjunctive normal form (DNF), but based on logic elements on CMD transistors. At the same time, programmable logic integrated circuits (FPGAs) currently most often use the implementation of logic based on circuits from transmitting MOS transistors, in this case, logic elements based on CMD transistors - inverters - are installed at the inputs and outputs of such circuits to ensure recovery (for buffering) logical signal levels. Special restrictions on the number of series-connected MOSFETs connected in series are also provided using the CMDD inverters. In addition, editing logic is widely used in this regard, which, for example, in random access memory allows you to implement a single-bit cell with only six transistors.

Задачей изобретения является снижение аппаратных затрат на реализацию систем логических функций большого количества переменных в ДНФ за счет использования в блоках конъюнкций и вычисления функций передающих МОП транзисторов, инверторов и монтажной логики.The objective of the invention is to reduce hardware costs for the implementation of logical function systems of a large number of variables in DNF due to the use of conjunctions in blocks and calculation of the functions of transmitting MOS transistors, inverters and wiring logic.

Поставленная задача была решена за счет того, что в известном программируемом логическом устройстве, содержащем первую группу D-триггеров количеством k2n, где n - количество переменных, k - количество вычисляемых конъюнкций, в каждой из k подгрупп 2n триггеров, k≤2n, вторую группу D-триггеров количеством km, где m - количество вычисляемых логических функций, группу k блоков конъюнкций, группу m блоков вычисления функций, счетчик, дешифратор, входы задания переменных, входы настройки, вход сброса, вход программирования, причем последний выход дешифратора является выходом готовности устройства, входы настройки подключены к информационным входам первой и второй групп D-триггеров, входы сброса которых подключены ко входу сброса счетчика, являющемуся входом сброса устройства, выходы группы m блоков вычисления функций являются выходами устройства, входы задания переменных подключены ко входам задания переменных блоков группы k блоков конъюнкций, выход счетчика подключен ко входу дешифратора, первые k выходов дешифратора подключены ко входам синхронизации соответствующих из k подгрупп D-триггеров первой группы D-триггеров, вторые k+m выходов дешифратора подключены ко входам синхронизации соответствующих из m подгрупп D-триггеров второй группы D-триггеров, согласно изобретению каждый блок конъюнкций содержит первую, вторую, третью и четвертую группы инверторов, первую, вторую и третью группы передающих транзисторов, инвертор блока конъюнкции, шину «Ноль вольт», шину питания, причем входы инверторов первой группы подключены к соответствующим из n входам задания переменных, выходы инверторов первой группы подключены ко входам соответствующих инверторов второй группы и истокам соответствующих нечетных транзисторов первой группы передающих транзисторов, выходы инверторов второй группы инверторов подключены к истокам соответствующих четных транзисторов первой группы передающих транзисторов, затворы транзисторов первой группы передающих транзисторов подключены к соответствующим из 2n входам настройки блока конъюнкции, сток каждого нечетного транзистора первой группы передающих транзисторов объединен со стоком соответствующего четного транзистора первой группы передающих транзисторов и подключен ко входу соответствующего инвертора третьей группы инверторов, выход которого подключен к затвору соответствующего из n транзистора второй группы транзисторов и ко входу соответствующего инвертора из четвертой группы инверторов, выходы которых подключены к затворам соответствующих из n транзисторов третьей группы передающих транзисторов, истоки которых объединены и подключены к шине «Ноль вольт», стоки транзисторов третьей группы передающих транзисторов также объединены и подключены ко входу инвертора блока конъюнкции, к которому также подключен сток последнего n-го транзистора второй группы транзисторов, исток каждого транзистора которой подключен к стоку предыдущего транзистора, а исток первого транзистора второй группы транзисторов подключен к шине питания, выход инвертора блока конъюнкции является выходом блока конъюнкции, каждый блок из группы m блоков вычисления функций содержит группу k передающих транзисторов программирования функций, инвертор блока вычисления функций, причем затворы транзисторов группы k передающих транзисторов программирования функций подключены к соответствующим из k разрядам входов настройки блока вычисления функций, а истоки - к соответствующим из k разрядам входов конъюнкций блока вычисления функций, стоки транзисторов группы k передающих транзисторов программирования функций объединены и подключены ко входу инвертора блока вычисления функций, выход которого является выходом блока вычисления функций.The problem was solved due to the fact that in the well-known programmable logic device containing the first group of D-flip-flops with the number of k2n, where n is the number of variables, k is the number of calculated conjunctions, in each of the k subgroups there are 2n triggers, k≤2n, the second group D-flip-flops of km, where m is the number of calculated logical functions, group k of conjunction blocks, group m of function calculation blocks, counter, decoder, variable input inputs, setting inputs, reset input, programming input, and the last decoder output The ora is the readiness output of the device, the configuration inputs are connected to the information inputs of the first and second groups of D-flip-flops, the reset inputs of which are connected to the counter reset input, which is the reset input of the device, the outputs of the group m of function calculation blocks are the device outputs, the variable input inputs are connected to the inputs assigning variable blocks of the group k conjunction blocks, the output of the counter is connected to the input of the decoder, the first k outputs of the decoder are connected to the synchronization inputs of the corresponding from k subgroups D- flip-flops of the first group of D-flip-flops, the second k + m outputs of the decoder are connected to the synchronization inputs of the corresponding of m subgroups of D-flip-flops of the second group of D-flip-flops, according to the invention, each conjunction block contains the first, second, third and fourth groups of inverters, the first, second and the third group of transmitting transistors, an inverter of the conjunction unit, a “Zero volt” bus, a power bus, the inputs of the inverters of the first group being connected to the corresponding variable inputs from n, the outputs of the inverters of the first group being connected to the input m of the corresponding inverters of the second group and the sources of the corresponding odd transistors of the first group of transmitting transistors, the outputs of the inverters of the second group of inverters are connected to the sources of the corresponding even transistors of the first group of transmitting transistors, the gates of the transistors of the first group of transmitting transistors are connected to the corresponding 2n inputs of the setup of the conjunction block, the drain of each odd the transistor of the first group of transmitting transistors is combined with the drain of the corresponding even transistor group of transmitting transistors and connected to the input of the corresponding inverter of the third group of inverters, the output of which is connected to the gate of the corresponding n transistor of the second group of transistors and to the input of the corresponding inverter of the fourth group of inverters, the outputs of which are connected to the gates of the corresponding n transistors of the third group of transistors, the sources of which are combined and connected to the Zero Volt bus, the drains of the transistors of the third group of transmitting transistors are also combined and connected to about the input of the inverter of the conjunction block, to which the drain of the last n-th transistor of the second group of transistors is also connected, the source of each transistor of which is connected to the drain of the previous transistor, and the source of the first transistor of the second group of transistors is connected to the power bus, the output of the inverter of the conjunction block is the output of the conjunction block , each block from the group m of function calculation blocks contains a group of k transmitting function programming transistors, an inverter of a function calculation block, and the gates of the transistors of group k the transmitting transistors for programming functions are connected to the corresponding of k bits of inputs of the settings of the block for calculating functions, and the sources for the corresponding of k bits for inputs of the conjunctions of the block for calculating functions, the drains of the transistors of the group k of transmitting transistors of programming for functions are combined and connected to the input of the inverter of the block of calculating functions is the output of the function calculation block.

Признаки заявляемого технического решения, отличительные от прототипа:Signs of the proposed technical solution, distinctive from the prototype:

каждый блок конъюнкций содержит первую, вторую, третью и четвертую группы инверторов, первую, вторую и третью группы передающих транзисторов, инвертор блока конъюнкции, шину «Ноль вольт», шину питания;each conjunction block contains the first, second, third and fourth groups of inverters, the first, second and third groups of transmitting transistors, the conjunction block inverter, the “Zero volt” bus, the power bus;

входы инверторов первой группы подключены к соответствующим из n входов задания переменных, выходы инверторов первой группы подключены ко входам соответствующих инверторов второй группы и истокам соответствующих нечетных транзисторов первой группы передающих транзисторов, выходы инверторов второй группы инверторов подключены к истокам соответствующих четных транзисторов первой группы передающих транзисторов, затворы транзисторов первой группы передающих транзисторов подключены к соответствующим из 2n входам настройки блока конъюнкции, сток каждого нечетного транзистора первой группы передающих транзисторов объединен со стоком соответствующего четного транзистора первой группы передающих транзисторов и подключен ко входу соответствующего инвертора третьей группы инверторов, выход которого подключен к затвору соответствующего из n транзистора второй группы транзисторов и ко входу соответствующего инвертора из четвертой группы инверторов, выходы которых подключены к затворам соответствующих из n транзисторов третьей группы передающих транзисторов, истоки которых объединены и подключены к шине «Ноль вольт», стоки транзисторов третьей группы передающих транзисторов также объединены и подключены ко входу инвертора блока конъюнкции, к которому также подключен сток последнего n-го транзистора второй группы транзисторов, исток каждого транзистора которой подключен к стоку предыдущего транзистора, а исток первого транзистора второй группы транзисторов подключен к шине питания, выход инвертора блока конъюнкции является выходом блока конъюнкции;the inputs of the inverters of the first group are connected to the corresponding of n inputs of variable assignments, the outputs of the inverters of the first group are connected to the inputs of the corresponding inverters of the second group and the sources of the corresponding odd transistors of the first group of transmitting transistors, the outputs of the inverters of the second group of inverters are connected to the sources of the corresponding even transistors of the first group of transmitting transistors, the gates of the transistors of the first group of transmitting transistors are connected to the corresponding of 2n inputs of the tuning block con Function, the drain of each odd transistor of the first group of transmitting transistors is combined with the drain of the corresponding even transistor of the first group of transmitting transistors and connected to the input of the corresponding inverter of the third group of inverters, the output of which is connected to the gate of the corresponding n transistor of the second group of transistors and to the input of the corresponding inverter from the fourth group inverters, the outputs of which are connected to the gates of the corresponding of n transistors of the third group of transmitting transistors, the sources which are combined and connected to the Zero-volt bus, the drains of the transistors of the third group of transmitting transistors are also merged and connected to the inverter input of the conjunction block, to which the drain of the last n-th transistor of the second group of transistors is connected, the source of each transistor which is connected to the drain of the previous transistor and the source of the first transistor of the second group of transistors is connected to the power bus, the output of the inverter of the conjunction block is the output of the conjunction block;

каждый блок из группы m блоков вычисления функций содержит группу k передающих транзисторов программирования функций, инвертор блока вычисления функций, затворы транзисторов группы k передающих транзисторов программирования функций подключены к соответствующим из k разрядам входов настройки блока вычисления функций, а истоки - к соответствующим из k разрядам входов конъюнкций блока вычисления функций, стоки транзисторов группы k передающих транзисторов программирования функций объединены и подключены ко входу инвертора блока вычисления функций, выход которого является выходом блока вычисления функций.each block from a group m of function calculation blocks contains a group of k transmitting function programming transistors, an inverter of a function calculation block, gates of transistors of a group of k transmitting function programming transistors are connected to the corresponding of k bits of inputs of the settings of the function calculation block, and the sources to the corresponding of k bits of inputs conjunctions of the function calculation unit, the drains of the transistors of the group k of the transmitting function programming transistors are combined and connected to the input of the inverter of the calculation unit Ia functions, output of which is the output of the calculating functions.

Отличительные признаки в сочетании с известными позволяют уменьшить аппаратные затраты на реализацию систем логических функций большого количества переменных в ДНФ за счет использования в блоках конъюнкций и вычисления функций схем из передающих МОП транзисторов, инверторов и монтажной логики.Distinctive features in combination with the known ones allow to reduce hardware costs for the implementation of logical function systems of a large number of variables in DNFs by using conjunctions in blocks and computing circuit functions from transmitting MOS transistors, inverters and wiring logic.

Введение в блоки конъюнкций первой, второй, третьей групп инверторов и первой группы передающих транзисторов с соответствующими связями позволяет путем программирования значений единичных сигналов на затворах передающих транзисторов фиксировать необходимое значение переменной (буферированной инверторами этих групп) - ноль (активируется цепь соответствующего четного транзистора) или единица (активируется цепь соответствующего нечетного транзистора).The introduction into the blocks of conjunctions of the first, second, third groups of inverters and the first group of transmitting transistors with the corresponding connections allows us to fix the required value of the variable (buffered by the inverters of these groups) by programming the values of the unit signals at the gates of the transmitting transistors - zero (the circuit of the corresponding even transistor is activated) or one (the circuit of the corresponding odd transistor is activated).

В результате, если имеется заданное значение переменной, то на вход соответствующего инвертора третьей группы инверторов поступает ноль и выход инвертора активируется (устанавливается в единицу).As a result, if there is a given value of the variable, then the input of the corresponding inverter of the third group of inverters receives zero and the inverter output is activated (set to one).

Если переменная несущественна (отсутствует в данной конъюнкции ДНФ), то устанавливаются единицы как по нечетным, так и по четным транзисторам) и на вход соответствующего инвертора третьей группы инверторов при любом значении переменной поступает ноль и выход инвертора активируется (устанавливается в единицу).If the variable is insignificant (absent in this DNF conjunction), then units are set for both odd and even transistors) and the input of the corresponding inverter of the third group of inverters receives zero for any value of the variable and the inverter output is activated (set to unity).

Введение второй группы передающих транзисторов, инвертора блока конъюнкции, шины питания с соответствующими связями позволяет в случае, если все существенные переменные входного вектора имеют заданное значение, активировать цепочку передающих транзисторов (все затворы которых активизированы) к инвертору блока конъюнкции, в результате чего его выход устанавливается в активное - нулевое состояние, означающее, что вычисляемая запрограммированная конъюнкция равна единице.The introduction of the second group of transmitting transistors, an inverter of the conjunction block, a power bus with appropriate connections allows, if all the essential variables of the input vector have a given value, to activate the chain of transmitting transistors (all the gates of which are activated) to the inverter of the conjunction block, as a result of which its output is set active - a zero state, which means that the calculated programmed conjunction is equal to one.

Введение четвертой группы инверторов, третьей группы передающих транзисторов, шины «Ноль вольт» с соответствующими связями позволяет в случае, если заданное значение некоторых переменных в данной конъюнкции отсутствует (ко входу соответствующих инверторов третьей группы инверторов подается не ноль, а единица, их выходы не активны, и соответственно неактивны сигналы на затворах соответствующих передающих транзисторов, цепочка из второй группы передающих транзисторов разорвана), обеспечить подключение к инвертору блока конъюнкции ноль для перевода его выхода в неактивное, единичное состояние, означающее, что вычисляемая запрограммированная конъюнкция равна нулю.The introduction of the fourth group of inverters, the third group of transmitting transistors, the “Zero volt” bus with the appropriate connections allows if the set value of some variables in this conjunction is absent (not one, but one is supplied to the input of the corresponding inverters of the third group of inverters, their outputs are not active , and accordingly, the signals at the gates of the corresponding transmitting transistors are inactive, the chain from the second group of transmitting transistors is broken), provide connection to the inverter of the conjunction block zero l to translate its output into an inactive, single state, meaning that the calculated programmed conjunction is zero.

То есть неактивный нулевой сигнал с выхода соответствующего инвертора третьей группы инверторов через соответствующий инвертор четвертой группы активирует затвор соответствующего транзистора третьей группы передающих транзисторов через который и подключается ноль с шины «Ноль вольт» к инвертору блока конъюнкции ноль, для перевода его выхода в неактивное состояние.That is, an inactive zero signal from the output of the corresponding inverter of the third group of inverters through the corresponding inverter of the fourth group activates the gate of the corresponding transistor of the third group of transmitting transistors through which the zero from the Zero Volt bus is connected to the inverter of the conjunction block zero, to put its output into an inactive state.

Введение в каждый из m блоков вычисления функций группы k передающих транзисторов программирования функций, инвертора блока вычисления функций с соответствующими связями позволяет активизировать выходы инвертора m-го блока значений функций и m-й выход устройства в случае, если хотя бы одна из запрограммированных конъюнкций, входящих в запрограммированную m-ю функцию, равна единице.The introduction into each of the m function calculation blocks of the group of k transmitting transistors of programming functions, the inverter of the function calculation block with the corresponding connections allows you to activate the inverter outputs of the mth block of function values and the mth device output if at least one of the programmed conjunctions included into the programmed m-th function is equal to one.

При этом соответствующий активный нулевой сигнал через соответствующий транзистор группы k передающих транзисторов программирования функций, открытый запрограммированным сигналом на его затворе, активирует инвертор блока вычисления функций.In this case, the corresponding active zero signal through the corresponding transistor of the group k of transmitting function programming transistors, opened by the programmed signal on its gate, activates the inverter of the function calculation unit.

На фиг. 1 изображена схема электрическая структурная программируемого логического устройства.In FIG. 1 shows an electrical structural diagram of a programmable logic device.

На фиг. 2 - схема электрическая функциональная i-го блока конъюнкций.In FIG. 2 is an electrical functional diagram of the ith block of conjunctions.

На фиг. 3 - схема электрическая функциональная j-го блока вычисления функций.In FIG. 3 is an electrical functional diagram of the jth block of function calculation.

Программируемое логическое устройство (фиг. 1) содержит первую 1 группу D-триггеров количеством k2n, где n - количество переменных, k - количество вычисляемых конъюнкций, в каждой из k подгрупп 2n триггеров, k≤2n, вторую 2 группу D-триггеров количеством km, где m - количество вычисляемых логических функций, группу k блоков конъюнкций 3, группу m блоков вычисления функций 4, счетчик 5, дешифратор 6.The programmable logic device (Fig. 1) contains the first 1 group of D-flip-flops with the number k2n, where n is the number of variables, k is the number of computed conjunctions, in each of the k subgroups there are 2n flip-flops, k≤2n, the second 2 group of D-flip-flops with the amount of km , where m is the number of calculated logical functions, a group k of conjunction blocks 3, a group m of function calculation blocks 4, a counter 5, a decoder 6.

Устройство имеет входы задания переменных 7, входы настройки 8, вход сброса 9, вход программирования 10.The device has inputs for setting variables 7, settings inputs 8, reset input 9, programming input 10.

Последний выход дешифратора 6 является выходом готовности 11 устройства.The last output of the decoder 6 is the readiness output 11 of the device.

Входы настройки 8 подключены к информационным входам первой 1 и второй 2 групп D-триггеров, входы сброса которых подключены ко входу сброса счетчика 5. Вход сброса счетчика 5 является входом сброса устройства 9.The settings inputs 8 are connected to the information inputs of the first 1 and second 2 groups of D-flip-flops, the reset inputs of which are connected to the counter reset input 5. The counter reset input 5 is the reset input of device 9.

Выходы группы m блоков вычисления функций 4 являются выходами 12 устройства.The outputs of the group m of function calculation blocks 4 are outputs 12 of the device.

Входы задания переменных 7 подключены ко входам задания переменных блоков группы k блоков конъюнкций 3.The inputs of the variable assignment 7 are connected to the input inputs of the variable blocks of the group k of conjunction blocks 3.

Выход счетчика 5 подключен ко входу дешифратора 6.The output of the counter 5 is connected to the input of the decoder 6.

Выходы 6.1-6.k дешифратора 6 подключены ко входам синхронизации соответствующих из k подгрупп D-триггеров первой группы D-триггеров 1.The outputs 6.1-6.k of the decoder 6 are connected to the synchronization inputs of the corresponding from k subgroups of D-flip-flops of the first group of D-flip-flops 1.

Выходы 6.k+1-6.k+m дешифратора 6 подключены ко входам синхронизации соответствующих из m подгрупп D-триггеров второй группы D-триггеров 2.The outputs 6.k + 1-6.k + m of the decoder 6 are connected to the synchronization inputs of the corresponding from m subgroups of D-flip-flops of the second group of D-flip-flops 2.

Каждый блок конъюнкций 3 (фиг. 2) содержит первую 13, вторую 14, третью 15, четвертую 16 группы инверторов, первую 17, вторую 18 и третью 19 группы передающих транзисторов, инвертор блока конъюнкции 20, шину «Ноль вольт» 21, шину питания 22.Each conjunction block 3 (Fig. 2) contains the first 13, second 14, third 15, fourth 16 groups of inverters, the first 17, second 18 and third 19 groups of transmitting transistors, the inverter of the conjunction block 20, the “Zero volt” bus 21, the power bus 22.

Входы инверторов первой группы 13 подключены к соответствующим из n входам задания переменных 7, выходы инверторов первой группы 13 подключены ко входам соответствующих инверторов второй группы 14 и истокам соответствующих нечетных транзисторов первой группы передающих транзисторов 17, выходы инверторов второй группы 14 инверторов подключены к истокам соответствующих четных транзисторов первой группы передающих транзисторов 17, затворы транзисторов первой группы передающих транзисторов 17 подключены к соответствующим из 2n входам настройки блока конъюнкции, сток каждого нечетного транзистора первой группы передающих транзисторов 17 объединен со стоком соответствующего четного транзистора первой группы передающих транзисторов 17 и подключен ко входу соответствующего инвертора третьей группы инверторов 15, выход которого подключен к затвору соответствующего из n транзистора второй группы транзисторов 18 и ко входу соответствующего инвертора из четвертой группы инверторов 16, выходы которых подключены к затворам соответствующих из n транзисторов третьей группы передающих транзисторов 19, истоки которых объединены и подключены к шине «Ноль вольт» 21, стоки транзисторов третьей группы передающих транзисторов 19 также объединены и подключены ко входу инвертора блока конъюнкции 20, к которому также подключен сток последнего n-го транзистора второй группы транзисторов 18, исток каждого транзистора которой подключен к стоку предыдущего транзистора, а исток первого транзистора второй группы транзисторов 18 подключен к шине питания 22, выход инвертора блока конъюнкции 20 является выходом блока конъюнкции.The inputs of the inverters of the first group 13 are connected to the corresponding from n inputs of the variable 7, the outputs of the inverters of the first group 13 are connected to the inputs of the corresponding inverters of the second group 14 and the sources of the corresponding odd transistors of the first group of transmitting transistors 17, the outputs of the inverters of the second group 14 of inverters are connected to the sources of the corresponding even transistors of the first group of transmitting transistors 17, the gates of the transistors of the first group of transmitting transistors 17 are connected to the settings of the corresponding 2n and a conjunction block, the drain of each odd transistor of the first group of transmitting transistors 17 is combined with the drain of the corresponding even transistor of the first group of transmitting transistors 17 and connected to the input of the corresponding inverter of the third group of inverters 15, the output of which is connected to the gate of the corresponding of n transistors of the second group of transistors 18 and the input of the corresponding inverter from the fourth group of inverters 16, the outputs of which are connected to the gates of the corresponding of the n transistors of the third group transmitting transistors 19, the sources of which are combined and connected to the Zero Volt bus 21, the drains of the transistors of the third group of transmitting transistors 19 are also combined and connected to the input of the inverter of the conjunction unit 20, to which the drain of the last n-th transistor of the second group of transistors 18 is also connected, the source each transistor which is connected to the drain of the previous transistor, and the source of the first transistor of the second group of transistors 18 is connected to the power bus 22, the inverter output of the conjunction block 20 is the output of the conjunction block.

Каждый блок из группы m блоков вычисления функций 4 (фиг. 3) содержит группу k передающих транзисторов программирования функций 23, инвертор блока вычисления функций 24.Each block from the group m of function calculation blocks 4 (Fig. 3) contains a group k of transmitting function programming transistors 23, an inverter of the function calculation block 24.

Затворы транзисторов группы k передающих транзисторов программирования функций 23 подключены к соответствующим из k разрядам входов настройки блока вычисления функций 2.j, а истоки - к соответствующим из k разрядам входов конъюнкций 3.j блока вычисления функций 2.j, стоки транзисторов группы k передающих транзисторов программирования функций 23 объединены и подключены ко входу инвертора блока вычисления функций 24, выход которого является выходом блока вычисления функций.The gates of the transistors of the group k of transmitting transistors for programming functions 23 are connected to the corresponding of k bits of the inputs of the settings of the block for calculating the functions 2.j, and the sources to the corresponding of k bits of the inputs of the conjunctions 3.j of the block of the calculation of functions 2.j, the drains of the transistors of the group of k of transmitting transistors programming functions 23 are combined and connected to the input of the inverter of the function calculation unit 24, the output of which is the output of the function calculation unit.

Программируемое логическое устройство работает в следующих основных режимах: 1) программирования (или запись); 2) вычисления; 3) тестирования.A programmable logic device operates in the following main modes: 1) programming (or recording); 2) calculations; 3) testing.

1. В режиме программирования (или настройки) устройство работает следующим образом.1. In programming (or setting) mode, the device operates as follows.

В исходном состоянии D-триггеры групп 1,2 счетчик 5 обнулены по входу сброса 9 устройства, все выходы 6.1…6.k, 6.k+1…6.k+m, 11 дешифратора 6 неактивны (фиг. 1).In the initial state, the D-triggers of groups 1,2, counter 5 are reset to zero at the reset input 9 of the device, all outputs 6.1 ... 6.k, 6.k + 1 ... 6.k + m, 11 of the decoder 6 are inactive (Fig. 1).

По первому импульсу, поступающему на вход программирования 10 устройства, счетчик 5 переходит в первое состояние и выход 6.1 дешифратора 6 активизируется - появляется сигнал "1". По этому сигналу информация программирования конъюнкций разрядностью 2n, предварительно поданная на входы данных 8 с помощью внешних по отношению к устройству технических средств записывается в первую подгруппу D-триггеров группы 1. Информация в подгруппу D-триггеры 1.1.1…1.1.2n группы 1 заносится с их входов D по фронту сигнала, поступающего с выхода 6.1 дешифратора 6.By the first pulse received at the programming input 10 of the device, the counter 5 goes into the first state and the output 6.1 of the decoder 6 is activated - the signal "1" appears. According to this signal, information on programming conjunctions with a capacity of 2n, previously fed to the data inputs 8 using technical means external to the device, is recorded in the first subgroup of D-triggers of group 1. Information in the subgroup D-triggers 1.1.1 ... 1.1.2n of group 1 is entered from their inputs D along the edge of the signal coming from the output 6.1 of the decoder 6.

После этого с помощью внешних по отношению к устройству технических средств на входы 8 подается информация программирования второй подгруппы D-триггеров 1.2.1…1.2.2n, в которые она и записывается по второму импульсу программирования, поступающему на вход 10 устройства, по фронту сигнала "1", возникающему на выходе 6.2 дешифратора 6.After that, using technical means external to the device, inputs 8 are used to input the programming information of the second subgroup of D-flip-flops 1.2.1 ... 1.2.2n, into which it is recorded by the second programming pulse received at the input 10 of the device, along the signal front " 1 "arising at the output of 6.2 decoder 6.

По третьему импульсу программирования активируется выход 6.3 дешифратора 6 и настроечная информация со входов данных 8, предварительно поданная внешними техническими средствами, записывается по D входам в соответствующие D-триггеры третьей подгруппы 1.3.1…1.3.2n группы D-триггеров 1.According to the third programming pulse, the output 6.3 of the decoder 6 is activated and the tuning information from the data inputs 8, previously supplied by external technical means, is recorded by the D inputs into the corresponding D-triggers of the third subgroup 1.3.1 ... 1.3.2n of the group of D-triggers 1.

Аналогично происходит запись настроечной информации (информации программирования) в D-триггеры группы остальных подгрупп группы D-триггеров 1 - до k-й подгруппы 1.k.1…1.k.2n группы D-триггеров 1, когда возбуждается выход дешифратора 6.k.Similarly, tuning information (programming information) is recorded in the D-triggers of the group of the remaining subgroups of the group of D-triggers 1 - to the k-th subgroup 1.k.1 ... 1.k.2n of the group of D-triggers 1, when the output of the decoder 6 is excited. k.

Далее с помощью внешних по отношению к устройству технических средств на входы 8 подается информация программирования функций разрядностью не более 2n.Then, using technical means external to the device, inputs 8 are used to provide information on programming functions with a capacity of no more than 2n.

По k+1 импульсу программирования информация программирования функций разрядностью не более 2n со входов 8 записывается в первую подгруппу 2.1.1…2.1.k D-триггеров группы 2. Информация в подгруппу D-триггеры 2.1.1…2.1.k группы 1 заносится с их входов D по фронту сигнала, поступающего с выхода 6.k+1 дешифратора 6.According to the k + 1 programming pulse, the programming information of functions with a capacity of at most 2n from inputs 8 is recorded in the first subgroup 2.1.1 ... 2.1.k of D-triggers of group 2. Information in the subgroup D-triggers 2.1.1 ... 2.1.k of group 1 is entered with their inputs D along the edge of the signal coming from the output 6.k + 1 of the decoder 6.

Аналогично происходит запись настроечной информации (информации программирования функций) в D-триггеры группы 2 остальных подгрупп группы D-триггеров 1 - до m-й подгруппы 2.m.1…2.m.k группы D-триггеров 1, когда возбуждается выход дешифратора 6.k+m.Similarly, tuning information (function programming information) is recorded in the D-triggers of group 2 of the remaining subgroups of the group of D-triggers 1 - to the mth subgroup 2.m.1 ... 2.mk of the group of D-triggers 1 when the output of the decoder 6 is excited. k + m.

По последнему k+m+1 импульсу программирования на последнем, отдельном выходе дешифратора 6 - то есть на выходе 11 окончания программирования устанавливается "1", свидетельствующий о завершении режима программирования и готовности к вычислениям.According to the last k + m + 1 programming pulse, at the last, separate output of the decoder 6 - that is, at the output 11 of the end of programming, “1” is set, indicating the completion of the programming mode and readiness for calculations.

При очередном цикле программирования производится предварительное обнуление устройства по входу обнуления 9, вследствие чего счетчик 5 будет вновь установлен в нулевое, исходное состояние и на выходе 11 появится “0”, свидетельствующий о готовности устройства к новому циклу программирования.At the next programming cycle, the device is pre-zeroed at the input of zeroing 9, as a result of which counter 5 will be reset to zero, the initial state and “0” will appear at output 11, indicating that the device is ready for a new programming cycle.

В результате в k блоках конъюнкций 3 на затворах транзисторов первой группы передающих транзисторов 17 с выходов соответствующей подгруппы D-триггеров 1 устанавливается информация, кодирующая вхождение i-x переменных с инверсией (нечетные транзисторы 17) или без инверсии (четные транзисторы 17) в требуемые конъюнкции, либо кодирующая несущественность i-й переменной (активируются затворы и нечетных и четных соответствующих транзисторов 17).As a result, in k blocks of conjunctions 3 on the gates of the transistors of the first group of transmitting transistors 17, the information encoding the occurrence of ix variables with inversion (odd transistors 17) or without inversion (even transistors 17) in the required conjunctions is established from the outputs of the corresponding subgroup of D-flip-flops 1, or coding non-materiality of the ith variable (the gates of the odd and even corresponding transistors 17 are activated).

В m блоках вычисления функций на затворах транзисторов программирования функций 23 с выходов соответствующей подгруппы D-триггеров 2 устанавливается информация, кодирующая вхождение или не вхождение j-й конъюнкции из k конъюнкций в данную из m функций.In m blocks of calculation of functions on the gates of transistors for programming functions 23, the information encoding the occurrence or non-occurrence of the jth conjunction of k conjunctions in a given of m functions is established from the outputs of the corresponding subgroup of D-triggers 2.

Пример конкретного выполнения.An example of a specific implementation.

Пусть, например, требуется вычислить систему из двух логических функций:Suppose, for example, you want to calculate a system of two logical functions:

f1=x1x2∨x2x3∨x1x3,f1 = x1x2∨x2x3∨x1x3,

f1=x1x3∨(not x1)(not x2).f1 = x1x3∨ (not x1) (not x2).

Тогда требуется настройка групп D-триггеров 1, 2, определяемая табл. 1, 2.Then you need to configure the groups of D-flip-flops 1, 2, defined by table. 12.

2. В режиме вычислений устройство работает следующим образом.2. In the calculation mode, the device operates as follows.

После фиксации внешними по отношению к заявляемому устройству техническими средствами сигнала готовности на выходе 11 устройства эти внешние технические средства подают на вход 7 задания переменных входной вектор и затем считывают с выходов 12 устройства значения вычисленных заданной настройкой логических функций.After fixing the readiness signal at the device output 11 with the technical means external to the claimed device, these external technical devices supply the input vector 7 with variable input parameters and then read out the values of the logical functions calculated by the specified setting from the device outputs 12.

Информация на входы 7 задания переменных может быть подана и во время программирования и до него, но считывание информации со входов 12 должно производиться внешними техническими средствами только после формирования устройством сигнала «1» на выходе 11.Information on the inputs 7 of the variable assignment can be supplied during programming and before it, but the reading of information from the inputs 12 should be done by external technical means only after the device generates a signal "1" at the output 11.

При этом предполагается, что внешние технические средства начнут считывание вычисленных значений 12 после завершения переходных процессов в блоках 3, 4.It is assumed that external technical means will begin reading the calculated values of 12 after the completion of transients in blocks 3, 4.

Вычисления производятся путем реализации в блоках 3, 4 соответствующих указанных выше логических функций.Calculations are made by implementing the corresponding logical functions indicated above in blocks 3, 4.

Пусть, например, на входах задания переменных (рассмотрим n=3) установлен набор (вектор) 101 в базе переменных x1x2x3.Suppose, for example, at the inputs of the variable assignment (consider n = 3) that a set (vector) 101 is installed in the variable base x1x2x3.

Тогда в первом блоке вычисления конъюнкции 3.1 открыт транзистор 17.1 и логическая единица со входа 7.1 (x1) через инверторы 13.1, 15.1 открывает затвор транзистора 18.1.Then, in the first block of calculating conjunction 3.1, transistor 17.1 is open and the logic unit from input 7.1 (x1) through inverters 13.1, 15.1 opens the gate of transistor 18.1.

Транзистор 17.3 также открыт, но поскольку значение переменной равно 0 (x2), то выход инвертора 15.2 удерживается в состоянии логического нуля и затвор транзистора 18.2 не активирован, следовательно, цепочка от шины питания 22 до инвертора блока конъюнкции 20 разорвана.The transistor 17.3 is also open, but since the value of the variable is 0 (x2), the output of the inverter 15.2 is kept at a logic zero and the gate of the transistor 18.2 is not activated, therefore, the chain from the power bus 22 to the inverter of the conjunction block 20 is broken.

Третья переменная для первого блока вычисления конъюнкций несущественна, поэтому активированы затворы транзисторов и 17.5, и 17.6, поэтому то затвор транзистора 18.3 активируется при любом значении переменной - в данном случае оно равно единице и выход инвертора 15.3 активируется логическим нулем с выхода инвертора 13.3.The third variable for the first conjunction calculation unit is not essential, therefore the gates of transistors 17.5 and 17.6 are activated, therefore the gate of transistor 18.3 is activated for any value of the variable - in this case it is equal to one and the output of inverter 15.3 is activated by a logic zero from the output of inverter 13.3.

Так как на выходе инвертора 15.2 - логический ноль, то он через инвертор 16.2 активирует затвор транзистора 19.2, который подключает шину «Ноль вольт» ко входу инвертора 20, и на выходе 3.1 формируется логическая единица, означающая, что конъюнкция x1x2 равна нулю (1&0=0).Since the output of the inverter 15.2 is a logical zero, it activates the gate of the transistor 19.2 through the inverter 16.2, which connects the Zero Volt bus to the input of the inverter 20, and a logical unit is formed at the output 3.1, which means that the conjunction x1x2 is zero (1 & 0 = 0).

Во втором блоке вычисления конъюнкции 3.2 аналогично вышеописанному, поскольку конъюнкция x2x3 равна нулю (0&1=0), на выходе 3.2 формируется логическая единица.In the second block of calculating the conjunction 3.2, it is similar to the above, since the conjunction x2x3 is zero (0 & 1 = 0), a logical unit is formed at the output 3.2.

Во третьем блоке вычисления конъюнкции 3.3, поскольку конъюнкция x1x3 равна единице (1&1=1), на выходе 3.3 формируется активный сигнал - логический ноль.In the third block for calculating conjunction 3.3, since conjunction x1x3 is equal to 1 (1 & 1 = 1), an active signal is generated at output 3.3 - a logical zero.

В четвертом блоке вычисления конъюнкции 3.4 аналогично вышеописанному, поскольку конъюнкция (not x1)(not x2) равна нулю (0&1=0), на выходе 3.4 формируется неактивный сигнал - логическая единица, закрыт транзистор 18.1 (переменная x2=0, а должна быть единицей), и логическая единица со входа 7.1 (x1) через инверторы 13.1, 15.1 открывает затвор транзистора 18.1.In the fourth block of calculating conjunction 3.4, it is similar to the above, since the conjunction (not x1) (not x2) is equal to zero (0 & 1 = 0), an inactive signal is generated at the output 3.4 - a logical unit, transistor 18.1 is closed (variable x2 = 0, but it should be unity ), and the logical unit from input 7.1 (x1) through inverters 13.1, 15.1 opens the gate of transistor 18.1.

В блоке вычислени функций 4.1 и 4.2, поскольку конъюнкция x1x3 равна единице, и она входит в обе функции, то активный сигнал - логический ноль, через соответствующий открытый транзистор 23.3 (третья конъюнкция) активирует через инверторы 24 выходы 12.1, 12.2. Вычисления могут производиться и в тестовом режиме.In the block for calculating functions 4.1 and 4.2, since the conjunction x1x3 is equal to one, and it is included in both functions, the active signal is a logical zero and, through the corresponding open transistor 23.3 (third conjunction), activates outputs 12.1, 12.2 through inverters 24. Calculations can be made in test mode.

3. В режиме тестирования устройство работает следующим образом.3. In test mode, the device operates as follows.

В этом случае производится сравнение результатов вычислений с эталонными в процессе выполнения описываемых вычислений. Это может быть выполнено, например, по отдельным конъюнкциям - проверяется правильность вычисления каждой конъюнкции путем задания соответствующих констант, вызывающих активацию всех выходных функций.In this case, the results of calculations are compared with the reference ones in the process of performing the described calculations. This can be done, for example, for individual conjunctions — the correctness of calculating each conjunction by checking the corresponding constants that cause activation of all output functions is checked.

Целесообразны тесты «бегущая отдельная переменная, входящая во все функции», «бегущая инверсия отдельной переменной, входящая во все функции», «конъюнкция всех переменных, входящая во все функции», «конъюнкция инверсий всех переменных, входящая во все функции», «конъюнкция перемежающихся переменных, входящая во все функции».The tests “running separate variable included in all functions”, “running inversion of a separate variable entering into all functions”, “conjunction of all variables entering into all functions”, “conjunction of inversions of all variables entering into all functions”, “conjunction intermittent variables, included in all functions. "

Примеры настройки (программирования) для тестирования устройства.Examples of settings (programming) for testing the device.

Аналогично могут быть предложены и другие тесты.Similarly, other tests may be proposed.

Устройство так же, как и прототип, может быть использовано при наличии некоторых отказов.The device, like the prototype, can be used in the presence of some failures.

Так, при отказе отдельных блоков конъюнкций, вычисления могут производиться программно-аппаратно на оставшихся блоках за несколько тактов с перепрограммированием и с соответствующей декомпозицией вычисляемой системы логических функций при не соответствии необходимого количества блоков конъюнкций имеющемуся.So, in case of failure of individual conjunction blocks, calculations can be performed in hardware and software on the remaining blocks for several clock cycles with reprogramming and with the appropriate decomposition of the calculated system of logical functions if the required number of conjunction blocks is not available.

В крайнем случае, когда остаются технические средства для всего одной работоспособной конъюнкции, устройство так же может быть использовано для программно-аппаратного вычисления за несколько тактов, используя внешние технические средства, путем чередования циклов программирования каждой очередной конъюнкции и вычислений соответствующих ей функций.In the extreme case, when the technical means for only one workable conjunction remain, the device can also be used for software and hardware calculation in several clock cycles, using external technical means, by alternating the programming cycles of each next conjunction and calculating the functions corresponding to it.

Устройство может парировать отказы вычисления функций в блоках вычисления функций путем исключения этой функции, при этом число выходных функций уменьшается.The device can counter the failures of function calculation in function calculation units by eliminating this function, while the number of output functions decreases.

В крайнем случае, когда остаются технические средства для всего одной работоспособной функции, устройство может быть использовано для программно-аппаратного вычисления за несколько тактов, используя внешние технические средства, путем чередования циклов программирования конъюнкций и вычисления соответствующей им функции.In the extreme case, when the technical means for only one workable function remain, the device can be used for software and hardware calculation in several clock cycles, using external technical means, by alternating programming cycles of conjunctions and calculating the corresponding function.

То есть за один цикл вычисляться будет только одна функция, возможно, зависящая от многих конъюнкций.That is, in one cycle, only one function will be calculated, possibly depending on many conjunctions.

Оценка технико-экономической эффективности предлагаемого устройства.Evaluation of the technical and economic effectiveness of the proposed device.

В прототипе для реализации n-разрядного блока конъюнкции необходимо 6 элементов на одну переменную 6n, n-1 элемент для блока значений конъюнкции n элементов для одного блока вычисления функции. С учетом того, что в каждом элементе 2·2 НЕ-И-ИЛИ имеется 8 КМДП транзисторов, получаем:In the prototype, to implement an n-bit conjunction block, 6 elements are needed per variable 6n, an n-1 element is for a block of n element conjunction values for one function calculation block. Given the fact that in each element 2 · 2 NOT-AND-OR there are 8 CMD transistors, we obtain:

k(56n-1)+8·n·m.k (56n-1) + 8nm

В предлагаемом устройстве на один разряд из n разрядов требуется в блоке конъюнкций 12 транзисторов + 2 транзистора на отдельный инвертор блока конъюнкции. На каждый из m блоков вычисления функций требуется k транзисторов + 2 транзистора на отдельный инвертор блока вычисления функций.In the proposed device, one discharge of n bits requires 12 transistors + 2 transistors in a conjunction block for a separate inverter of the conjunction block. For each of the m function calculation blocks, k transistors + 2 transistors are required for a separate inverter of the function calculation block.

Итого, получаем:Total we get:

k(12·n+2)+m·(k+2).k (12n + 2) + m (k + 2).

То есть выигрыш в количестве транзисторов имеет вид выражения:That is, the gain in the number of transistors has the form of an expression:

.

Так, для n=4, m=8, k=10So, for n = 4, m = 8, k = 10

.

Достижение технического результата изобретения подтверждается приведенными оценками.The achievement of the technical result of the invention is confirmed by the above estimates.

Claims

A programmable logic device containing the first group of D-triggers with the number k2n, where n is the number of variables, k is the number of calculated conjunctions, in each of the k subgroups there are 2n triggers, k≤2n, the second group of D-triggers with the number km, where m is the number of calculated logical functions, a group of k conjunction blocks, a group of m function calculation blocks, a counter, a decoder, variable input inputs, setup inputs, a reset input, a programming input, and the last decoder output is the device ready output, setup inputs connected to the information inputs of the first and second groups of D-flip-flops, the reset inputs of which are connected to the counter reset input, which is the device reset input, the outputs of the group m of function calculation blocks are the device outputs, the variable input inputs are connected to the input inputs of the variable blocks of the group k conjunction blocks, the counter output is connected to the decoder input, the first k decoder outputs are connected to the synchronization inputs of the corresponding from k subgroups of D-flip-flops of the first group of D-flip-flops, the second k + m decoder outputs the torus are connected to the synchronization inputs of the corresponding from m subgroups of D-flip-flops of the second group of D-flip-flops, characterized in that each conjunction block contains the first, second, third and fourth groups of inverters, the first, second and third groups of transmitting transistors, the inverter of the conjunction block, the bus "Zero volts", the power bus, and the inputs of the inverters of the first group are connected to the corresponding of n inputs of the variable, the outputs of the inverters of the first group are connected to the inputs of the corresponding inverters of the second group and the sources respectively of the odd transistors of the first group of transmitting transistors, the outputs of the inverters of the second group of inverters are connected to the sources of the corresponding even transistors of the first group of transmitting transistors, the gates of the transistors of the first group of transmitting transistors are connected to the corresponding 2n input settings of the conjunction block, the drain of each odd transistor of the first group of transmitting transistors is combined with the drain of the corresponding even transistor of the first group of transmitting transistors and is connected to the input of the corresponding of an existing inverter of the third group of inverters, the output of which is connected to the gate of the corresponding transistor of the n group of second transistors and to the input of the corresponding inverter of the fourth group of inverters, the outputs of which are connected to the gates of the corresponding transistor of the n group of third transistors, the sources of which are connected and connected to the bus Zero volts ”, the drains of the transistors of the third group of transmitting transistors are also combined and connected to the input of the inverter of the conjunction unit, which is also connected n the drain of the last n-th transistor of the second group of transistors, the source of each transistor of which is connected to the drain of the previous transistor, and the source of the first transistor of the second group of transistors is connected to the power bus, the output of the inverter of the conjunction block is the output of the conjunction block, each block from the group m of function calculation blocks contains a group of k transmitting transistors for programming functions, an inverter of a unit for calculating functions, and the gates of transistors of a group k of transmitting transistors for programming functions to the corresponding from k bits of the inputs of the settings of the function calculation unit, and the sources to the corresponding of k bits of the inputs of the conjunctions of the function calculation unit, the drains of the transistors of the group k of transmitting function programming transistors are combined and connected to the inverter input of the function calculation unit, the output of which is the output of the function calculation unit .