RU2610247C1 - Многофункциональное логическое устройство - Google Patents

Многофункциональное логическое устройство Download PDF

Info

Publication number
RU2610247C1
RU2610247C1 RU2015144719A RU2015144719A RU2610247C1 RU 2610247 C1 RU2610247 C1 RU 2610247C1 RU 2015144719 A RU2015144719 A RU 2015144719A RU 2015144719 A RU2015144719 A RU 2015144719A RU 2610247 C1 RU2610247 C1 RU 2610247C1
Authority
RU
Russia
Prior art keywords
input
inputs
multiplexer
output
comparison circuit
Prior art date
Application number
RU2015144719A
Other languages
English (en)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2015144719A priority Critical patent/RU2610247C1/ru
Application granted granted Critical
Publication of RU2610247C1 publication Critical patent/RU2610247C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/11—Complex mathematical operations for solving equations, e.g. nonlinear equations, general mathematical optimization problems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49905—Exception handling
    • G06F7/4991—Overflow or underflow
    • G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Data Mining & Analysis (AREA)
  • Operations Research (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в обеспечение реализации для любого количества аргументов булевых функций вида X1~…~Xn, X1⊕…⊕Xn, симметричных булевых функций с прямым и инверсным вхождением аргументов в конъюнкцию. Технический результат достигается за счет многофункционального логического устройства, которое содержит информационные входы, входы задания ранга, вход задания количества переменных, два настроечных входа, выход устройства, сумматор, элемент РАВНОЗНАЧНОСТЬ, схему сравнения, элемент НЕ и мультиплексор. 1 ил., 3 табл.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известен логический модуль (табл. 18.2, стр. 312 в книге Каяцкас А.А. Основы радиоэлектроники: Учеб. пособие для студентов вузов по спец. «Констр. и производство радиоаппаратуры». М.: Высш. шк., 1988 г.), который содержит выход и реализует логическую функцию «Исключающее ИЛИ», зависящую от двух аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического модуля, относятся ограниченные функциональные возможности, обусловленные тем, что он реализует булевую функцию «Исключающее ИЛИ», зависящую только от двух аргументов, и не реализует симметричные булевые функции.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2546316, кл. G06F 7/57, 2015 г.), содержащий четыре информационных входа, два настроечных входа, выход устройства и реализующий при настройках булевые функции вида Х1~…~Х4, Х1⊕…⊕X4 для четырех аргументов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что он реализует булевые функции вида Х1~…~Х4, Х1⊕…⊕X4 только для четырех аргументов и не реализует симметричные булевые функции.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации для любого количества аргументов булевых функций вида Х1~…~Xn, Х1⊕…⊕Xn, симметричных булевых функций с прямым и инверсным вхождением аргументов в конъюнкцию.
Указанный технический результат при осуществлении изобретения достигается тем, что в многофункциональном логическом устройстве, содержащем информационные входы, два настроечных входа, выход устройства, особенность заключается в том, что оно содержит входы задания ранга, вход задания количества переменных, сумматор, элемент РАВНОЗНАЧНОСТЬ, схему сравнения, элемент НЕ, мультиплексор, причем информационные входы соединены с соответствующими входами сумматора, первый выход сумматора соединен со вторым информационным входом мультиплексора, первым входом элемента РАВНОЗНАЧНОСТЬ и первым входом первой группы входов схемы сравнения, i-й выход сумматора соединен с i-м входом первой группы входов схемы сравнения (i=2,…, k), входы задания ранга соединены с соответствующими входами второй группы входов схемы сравнения, выход «меньше» схемы сравнения соединен с третьим информационным входом мультиплексора и через элемент НЕ соединен с четвертым информационным входом мультиплексора, вход задания количества переменных соединен со вторым входом элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым информационным входом мультиплексора, первый настроечный вход соединен с первым адресным входом мультиплексора, второй настроечный вход соединен со вторым адресным входом мультиплексора, выход мультиплексора соединен с выходом устройства.
На чертеже представлена схема предлагаемого многофункционального логического устройства.
Многофункциональное логическое устройство содержит информационные входы 1, входы задания ранга 2, вход задания количества переменных 3, два настроечных входа 4 и 5, выход устройства 6, сумматор 7, элемент РАВНОЗНАЧНОСТЬ 8, схему сравнения 9, элемент НЕ 10, мультиплексор 11, причем информационные входы 1 соединены с соответствующими входами сумматора 7, первый выход сумматора 7 соединен со вторым информационным входом мультиплексора 11, первым входом элемента РАВНОЗНАЧНОСТЬ 8 и первым входом первой группы входов схемы сравнения 9, i-ый выход сумматора 7 соединен с i-ым входом первой группы входов схемы сравнения (i=2, …, k) 9, входы задания ранга соединены с соответствующими входами второй группы входов схемы сравнения 9, выход «меньше» схемы сравнения 9 соединен с третьим информационным входом мультиплексора 11 и через элемент НЕ соединен с четвертым информационным входом мультиплексора 11, вход задания количества переменных 3 соединен со вторым входом элемента РАВНОЗНАЧНОСТЬ 8, выход которого соединен с первым информационным входом мультиплексора 11, первый настроечный вход 4 соединен с первым адресным входом мультиплексора 11, второй настроечный вход 5 соединен со вторым адресным входом мультиплексора 11, выход мультиплексора 11 соединен с выходом устройства 6.
Многофункциональное логическое устройство в зависимости от значения настроечных сигналов Y1 и Y2 реализует следующие булевые функции, приведенные в табл. 1.
Figure 00000001
Выводы и элементы схемы многофункционального логического устройства решают следующие задачи.
На информационные входы 1 подаются значения аргументов X1,…, Xn; Xi∈{0,1}, i=1,…, n.
Входы задания ранга 2 используются при реализации симметричных булевых функций (настройка Y1=1, Y2=0 или Y1=1, Y2=1) ранга r. Рангом симметричной булевой функции называется количество аргументов, входящих в конъюнкции в дизъюнктивной нормальной форме. Например, для n=5 и
Figure 00000002
значение r=3.
На входы задания ранга 2 подается двоичный код C1, …, Ck, (C1 - младший разряд), который соответствует десятичному значению ранга г при прямом вхождении аргументов в реализуемую симметричную булевую функцию или значению n-r+1 при инверсном вхождении аргументов в реализуемую симметричную булевую функцию.
Значение k=]log2n[, где ]…[ означает ближайшее целое, не меньшее, чем выражение в скобках. Например, для n=4 значение k=2, а для n=5 значение k=3.
На вход задания количества переменных 3 подается значение Н, которое описывает количество переменных с точки зрения их четности. Если количество переменных четное, то Н=0, если нечетное, то Н=1.
На два настроечных входа 4 и 5 подаются сигналы в соответствии с таблицей настроек (табл. 1).
На выходе устройства 6 формируется булевая функция в соответствии с заданной настройкой.
Сумматор 7 определяет количество единиц среди множества значений аргументов X1, …, Xn. Сумматор имеет n входов и k выходов. Значения выходных сигналов обозначены B1, …, Bk, (разряд B1 - младший).
Элемент РАВНОЗНАЧНОСТЬ 8 производит сравнение значений сигналов Н и B1 и при их равенстве формирует на входе D1 мультиплексора 11 булевую функцию Z=X1~…~Xn.
Схема сравнения 9 производит сравнение двоичных кодов B1…Bk и С1…Ck. Если значение кода B1…Bk меньше значения кода C1…Ck, то на выходе «меньше» формируется значение «1», а на выходе элемента НЕ 10 значение «0» и наоборот.
Мультиплексор 11 в зависимости от значений настроечных сигналов Y1 и Y2 формирует на выходе устройства 6 значение соответствующей булевой функции Z.
Рассмотрим примеры реализации булевых функций.
Пусть n=5. Поскольку значение количества переменных нечетное, подаем на вход 3 значение Н=1.
Для реализации булевой функции вида X1~…~Xn на настроечные входы 4 и 5 подаются сигналы Y1=0 и Y2=0. При этом на вход D1 мультиплексора 11 с выхода элемента РАВНОЗНАЧНОСТЬ 8 поступает значение функции X1~…~Xn для соответствующих значений аргументов, которое передается на выход устройства 6.
Для реализации булевой функции вида Х1⊕…⊕Xn на настроечные входы 4 и 5 подаются сигналы Y1=0 и Y2=1. При этом на вход D2 мультиплексора 11 с выхода сумматора 7 поступает значение В1, которое при четном количестве единиц во входном наборе информационных сигналов равно «0», а при нечетном - равно «1». Это значение передается мультиплексором 11 на выход устройства 6.
Для реализации симметричной булевой функции с инверсным вхождением аргументов в конъюнкцию, например, для ранга r=2 вида
Figure 00000003
на настроечные входы 4 и 5 подаются сигналы Y1=1 и Y2=0, на входы задания ранга 2 подается двоичный код С1С2С3 вида 0,0,1 и соответствующий значению n-r+1=5-2+1=4. Значения реализуемой симметричной булевой функции поступают с выхода «меньше» схемы сравнения 9 на вход D3 мультиплексора 11 и передаются на выход устройства 6. Таблица истинности реализуемой симметричной булевой функции с инверсным вхождением аргументов в конъюнкцию приведена в табл. 2.
Figure 00000004
Для реализации симметричной булевой функции с прямым вхождением аргументов в конъюнкцию, например, для ранга r=3 вида
Figure 00000005
на настроечные входы 4 и 5 подаются сигналы Y1=1 и Y2=1, на входы задания ранга 2 подается двоичный код С1С2С3 вида 1,1,0 и соответствующий значению r=3. Значения реализуемой симметричной булевой функции поступают с выхода «меньше» схемы сравнения 9 через элемент НЕ 10 на вход D4 мультиплексора 11 и передаются на выход устройства 6. Таблица истинности реализуемой симметричной булевой функции с прямым вхождением аргументов в конъюнкцию приведена в табл. 3.
Figure 00000006
Сравнение прототипа и предлагаемого устройства показывает, что многофункциональное логическое устройство имеет более широкие функциональные возможности, т.к. реализует для любого количества аргументов (в прототипе для четырех) следующие булевые функции:
1. Х1~…~Xn.
2. X1⊕…⊕Xn.
3. Симметричные булевые функции с инверсным вхождением аргументов в конъюнкцию.
4. Симметричные булевые функции с прямым вхождением аргументов в конъюнкцию.
Использованные источники
1. Каяцкас А.А. Основы радиоэлектроники: Учеб. пособие для студентов вузов по спец. «Констр. и производство радиоаппаратуры». М.: Высш. шк., 1988 г.
2. Логический модуль (RU №2546316 С1, МПК G06F 7/57, заявлено 03.12.2013, опубликовано 10.04.2015).

Claims (1)

  1. Многофункциональное логическое устройство, содержащее информационные входы, два настроечных входа, выход устройства, отличающееся тем, что содержит входы задания ранга, вход задания количества переменных, сумматор, элемент РАВНОЗНАЧНОСТЬ, схему сравнения, элемент НЕ, мультиплексор, причем информационные входы соединены с соответствующими входами сумматора, первый выход сумматора соединен со вторым информационным входом мультиплексора, первым входом элемента РАВНОЗНАЧНОСТЬ и первым входом первой группы входов схемы сравнения, i-й выход сумматора соединен с i-м входом первой группы входов схемы сравнения (i=2,…, k), входы задания ранга соединены с соответствующими входами второй группы входов схемы сравнения, выход «меньше» схемы сравнения соединен с третьим информационным входом мультиплексора и через элемент НЕ соединен с четвертым информационным входом мультиплексора, вход задания количества переменных соединен со вторым входом элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым информационным входом мультиплексора, первый настроечный вход соединен с первым адресным входом мультиплексора, второй настроечный вход соединен со вторым адресным входом мультиплексора, выход мультиплексора соединен с выходом устройства.
RU2015144719A 2015-10-19 2015-10-19 Многофункциональное логическое устройство RU2610247C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015144719A RU2610247C1 (ru) 2015-10-19 2015-10-19 Многофункциональное логическое устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015144719A RU2610247C1 (ru) 2015-10-19 2015-10-19 Многофункциональное логическое устройство

Publications (1)

Publication Number Publication Date
RU2610247C1 true RU2610247C1 (ru) 2017-02-08

Family

ID=58457474

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015144719A RU2610247C1 (ru) 2015-10-19 2015-10-19 Многофункциональное логическое устройство

Country Status (1)

Country Link
RU (1) RU2610247C1 (ru)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2035064C1 (ru) * 1992-12-30 1995-05-10 Институт точной механики и вычислительной техники им.С.А.Лебедева РАН Арифметико-логическое устройство
US6286023B1 (en) * 1998-06-19 2001-09-04 Ati International Srl Partitioned adder tree supported by a multiplexer configuration
RU2374677C1 (ru) * 2008-04-10 2009-11-27 Новочеркасское Высшее Военное Командное Училище Связи (Институт Связи) Устройство логических и арифметических операций с дискретными и аналоговыми значениями нулей и единиц
RU2413972C2 (ru) * 2006-05-05 2011-03-10 Квэлкомм Инкорпорейтед Итерационное арифметико-логическое устройство с контролируемой точностью
RU2546316C1 (ru) * 2013-12-03 2015-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Логический модуль
EP2899636A1 (en) * 2009-07-24 2015-07-29 Honeywell International Inc. A method for testing an Arithmetic logic unit of a flight control system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2035064C1 (ru) * 1992-12-30 1995-05-10 Институт точной механики и вычислительной техники им.С.А.Лебедева РАН Арифметико-логическое устройство
US6286023B1 (en) * 1998-06-19 2001-09-04 Ati International Srl Partitioned adder tree supported by a multiplexer configuration
RU2413972C2 (ru) * 2006-05-05 2011-03-10 Квэлкомм Инкорпорейтед Итерационное арифметико-логическое устройство с контролируемой точностью
RU2374677C1 (ru) * 2008-04-10 2009-11-27 Новочеркасское Высшее Военное Командное Училище Связи (Институт Связи) Устройство логических и арифметических операций с дискретными и аналоговыми значениями нулей и единиц
EP2899636A1 (en) * 2009-07-24 2015-07-29 Honeywell International Inc. A method for testing an Arithmetic logic unit of a flight control system
RU2546316C1 (ru) * 2013-12-03 2015-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Логический модуль

Similar Documents

Publication Publication Date Title
MX2018001206A (es) Tablero de control de señal de modulo de control de vehiculo y tablas de entrada.
US10235313B2 (en) Connecting circuitry and computing system having the same
RU2542920C2 (ru) Логический модуль
RU2622841C1 (ru) Устройство селекции экстремального числа из двух двоичных чисел
RU2610247C1 (ru) Многофункциональное логическое устройство
Kiran et al. Asymmetric Key-Value Split Pattern Assumption over MapReduce Behavioral Model
CN103885034A (zh) 一种雷达用数字信号处理装置
RU2628117C1 (ru) Мажоритарный модуль "три из пяти"
RU2621281C1 (ru) Логический преобразователь
RU2580799C1 (ru) Логический преобразователь
EP2927777A2 (en) Clock tree circuit and memory controller
RU2610678C1 (ru) Универсальный логический модуль
RU2704735C1 (ru) Пороговый модуль
RU2697727C2 (ru) Мажоритарный модуль
RU2300137C1 (ru) Мажоритарный модуль
RU2676888C1 (ru) Логический модуль
RU2610246C1 (ru) Универсальный мажоритарный модуль
RU2610676C1 (ru) Мажоритарный модуль для систем с реконфигурацией
US9160316B2 (en) Digital controlled oscillator and frequency variable oscillator
RU2626346C1 (ru) Многофункциональный мажоритарный модуль
CN203708211U (zh) 一种低压差线性稳压器的上电延迟电路
RU2757817C1 (ru) Логический преобразователь
KR20180010215A (ko) 다중채널 파형 합성 엔진
US11199869B2 (en) Method and apparatus for outputting signals
RU2609744C1 (ru) Логический процессор

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20171020