RU2520350C2

RU2520350C2 - Control computer system

Info

Publication number: RU2520350C2
Application number: RU2011143915/08A
Authority: RU
Inventors: Владимир Михайлович Антимиров; Ярослав Владимирович Антимиров; Александр Юрьевич Вагин; Сергей Геннадьевич Шестаков; Антон Владимирович Шленский
Priority date: 2011-10-28
Filing date: 2011-10-28
Publication date: 2014-06-20
Also published as: RU2011143915A

Abstract

FIELD: physics, computer engineering.

SUBSTANCE: invention relates to computer engineering and can be used to design computing devices (computers) which are part of mobile object control systems. The control computer system comprises a processor with a storage device connected to said processor, and a clock pulse former whose outputs are connected to the processor and the storage device. The processor is connected to the clock pulse former by a control output. The system comprises a blocking signal former, an interval former and an external factor sensor whose output is connected to the input of the interval former and to the first input of the blocking signal former, connected by the first output to the blocking input of the storage device, by the second input to the control output of the processor and by the third input to the interval former, the zero setting outputs and timestamps of which are respectively connected to the processor and the storage device, and phasing outputs are connected to the clock pulse former.

EFFECT: faster operation at each time interval and restoring operating capacity of a system when external action ceases.

9 cl, 9 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано при создании систем управления подвижными объектами, например робототехническими комплексами или изделиями ракетно-космической техники, работающими при неблагоприятных внешних воздействиях, в том числе мощных электромагнитных воздействиях. Эти воздействия могут быть вызваны разрядами атмосферного электричества или импульсными ионизирующими излучениями космического пространства, вызванных вспышками на Солнце или техногенными авариями на атомных энергетических установках или объектах атомной промышленности. В результате внешних воздействий во время действия импульса нарушается работа вычислительных средств, после окончания которой вычислители способны правильно функционировать, если провести восстановление вычислительного процесса путем использования заранее подготовленных в памяти результатов расчета предыдущих циклов восстановления и реального времени. Однако при ионизирующих воздействиях из-за дозовых нарушений может изменяться быстродействие, что также приводит к нарушению работоспособности, которую при отсутствии катастрофических отказов можно подобрать в соответствии с текущим быстродействием компонентов, подбирая нужное быстродействие по результатам тестовых проверок, для чего требуется обеспечить перестройку частоты задающего генератора, тактирующего формирователь синхроимпульсов.The invention relates to computer technology and can be used to create control systems for moving objects, for example, robotic systems or rocket and space technology products operating under adverse external influences, including powerful electromagnetic influences. These effects can be caused by discharges of atmospheric electricity or pulsed ionizing radiation from outer space caused by solar flares or man-made accidents at nuclear power plants or nuclear facilities. As a result of external influences during the action of the impulse, the work of computing means is disrupted, after which the calculators are able to function correctly if the computational process is restored by using the results of the calculation of previous recovery cycles and real-time previously prepared in memory. However, with ionizing effects, due to dose disturbances, the speed can change, which also leads to a malfunction, which, in the absence of catastrophic failures, can be selected in accordance with the current speed of the components, selecting the desired speed according to the results of test checks, which requires tuning the frequency of the master oscillator timing clock driver.

Известна трехканальная вычислительная система (См., например, АС №1156273, содержащая в каждом канале внешнее устройство и вычислительное устройство, информационный выход которого подключен к первому входу первого мажоритарного элемента и к первому входу первого элемента сравнения всех каналов. Второй вход первого элемента сравнения соединен с выходом первого мажоритарного элемента и со входом внешнего устройства, выход которого подключен к первому информационному входу второго мажоритарного элемента всех каналов, второй и третий информационные входы которого соединены соответственно со вторым и третьим информационными входами вторых мажоритарных элементов других каналов и с выходами внешних устройств соответственно. Выход второго мажоритарного элемента подключен к первому входу второго элемента сравнения и к первому входу вычислительного устройства. Второй вход второго элемента сравнения соединен с первым входом второго мажоритарного элемента, а выход - с выводом связи. В каждом канале содержится также регистр номера канала, четыре блока анализа, группа элементов И, контрольный регистр и элемент ИЛИ, выход которого подключен ко входу прерывания вычислительного устройства. Первый вход контрольного регистра соединен с выходом последовательной передачи информации вычислительного устройства. Входы контрольного регистра соединены с выходами группы элементов И. Вторые выходы соединены со входами элемента ИЛИ. Кроме того, каждый канал содержит элемент НЕ, а каждый блок анализа выполнен в виде дешифратора, связанного входами с выходами элементов сравнения.A three-channel computing system is known (See, for example, AS No. 1156273, comprising an external device and a computing device in each channel, the information output of which is connected to the first input of the first majority element and to the first input of the first comparison element of all channels. The second input of the first comparison element is connected with the output of the first majority element and with the input of an external device, the output of which is connected to the first information input of the second majority element of all channels, the second and third information the input inputs of which are connected respectively with the second and third information inputs of the second majority elements of other channels and with the outputs of external devices, respectively.The output of the second majority element is connected to the first input of the second comparison element and to the first input of the computing device.The second input of the second comparison element is connected to the first input the second majority element, and the output is with communication output. Each channel also contains a channel number register, four analysis units, an element group in AND, the control register and the OR element, the output of which is connected to the interrupt input of the computing device. The first input of the control register is connected to the output of the serial transmission of information of the computing device. The inputs of the control register are connected to the outputs of the group of elements I. The second outputs are connected to the inputs of the element OR. In addition, each channel contains a NOT element, and each analysis unit is designed as a decoder associated with the inputs and outputs of the comparison elements.

Это известное устройство благодаря установке мажоритарных элементов в выходных информационных шинах вычислителей обеспечивает нейтрализацию неисправности, возникающей в одном из каналов при правильной работе двух других каналов. Кроме того, благодаря введению схем сравнения, подключенных к связям внешних устройств, обеспечивается обнаружение неправильной работы одного из них по отличию его информации от двух других, что позволяет диагностировать отказы внешних устройств путем анализа состояний контрольного регистра вычислительным устройством. Эти свойства являются достаточно положительными. Особенно важным является нейтрализация неисправности в одном из каналов вычислительного устройства. В то же время после возникновения неисправности в одном из каналов надежность дальнейшей работы системы резко снижается, так как возникновение неисправности в любом из двух оставшихся исправными вычислительных устройств приводит к полной неработоспособности системы. Это происходит потому, что интенсивность отказа в двух каналах в два раза больше, чем у одноканального вычислителя. Целесообразно максимально полно использовать имеющуюся избыточность в виде двух дополнительно введенных каналов вычислителей для сохранения работоспособности системы после возникновения второй неисправности. Задача сохранения работоспособности системы при возникновении двух неисправностей в системе частично решена в резервированном вычислительном устройстве (См. АС №1200292). В данном устройстве для повышения надежности между блоками памяти и процессорами введен коммутатор, переключающий блоки по сигналам встроенных устройств оперативного контроля.This known device, thanks to the installation of the majority elements in the output information buses of the computers, ensures the neutralization of the malfunction that occurs in one of the channels during the correct operation of the other two channels. In addition, thanks to the introduction of comparison circuits connected to the connections of external devices, it is possible to detect the malfunction of one of them by distinguishing its information from the other two, which allows diagnosing failures of external devices by analyzing the states of the control register by a computing device. These properties are quite positive. Particularly important is the neutralization of a malfunction in one of the channels of a computing device. At the same time, after the occurrence of a malfunction in one of the channels, the reliability of the further operation of the system decreases sharply, since the occurrence of a malfunction in any of the two remaining computing devices that are operational causes the system to become completely inoperative. This is because the failure rate in two channels is twice as high as that of a single-channel computer. It is advisable to make full use of the existing redundancy in the form of two additional input channels of computers to maintain the system after a second malfunction occurs. The task of maintaining the system’s operability in the event of two malfunctions in the system is partially solved in a redundant computing device (See AS No. 1200292). In this device, to increase reliability between the memory blocks and processors, a switch is introduced that switches the blocks according to the signals of the built-in operational control devices.

Общим недостатком известных вычислительных устройств является то, что как для работы схем мажоритации, так и для работы коммутатора, переключающего блоки в процессе работы, требуется синхронная и синфазная работа всех каналов устройства, что обеспечивается введением единого генератора синхроимпульсов. При такой реализации резервирования отказ этого генератора приводит к отказу устройства в целом, кроме того, наличие временного рассогласования одноименных сигналов разных каналов резервированного устройства требует снижения быстродействия с целью учета межканальных рассогласований, вызванных некоторыми отличиями задержек элементов разных каналов. Более того, в процессе работы в блоках вычислительного устройства под влиянием температуры и особенно из-за воздействия внешнего ионизирующего излучения, например, космического пространства происходит деградация параметров комплектующих элементов, учесть которую при проектировании невозможно. Кроме того, при действии внешних факторов, например мощных импульсных электромагнитных или ионизирующих излучений, происходит временное нарушение работы всех блоков и модулей системы. В результате несмотря на отсутствие катастрофических отказов прекращается решение функциональных задач, что приводит к отказу системы управления и даже потере объекта управления. Особенно это характерно для подвижных объектов. С целью устранения отмеченных недостатков в части критичности отказа единого генератора синхроимпульсов, обеспечения максимально возможного быстродействия на каждом интервале времени, а также восстановления работоспособности системы после окончания внешних воздействий предлагается Управляющая вычислительная система.A common disadvantage of known computing devices is that both the operation of majorization schemes and the operation of the switch that switches the blocks during operation require synchronous and in-phase operation of all channels of the device, which is ensured by the introduction of a single clock generator. With this implementation of redundancy, the failure of this generator leads to the failure of the device as a whole, in addition, the presence of a temporary mismatch of the same signals of different channels of the redundant device requires a decrease in speed in order to take into account inter-channel mismatches caused by some differences in the delays of elements of different channels. Moreover, in the process of working in the blocks of a computing device under the influence of temperature, and especially due to the influence of external ionizing radiation, for example, outer space, the parameters of components are degraded, which cannot be taken into account during design. In addition, under the influence of external factors, for example, powerful pulsed electromagnetic or ionizing radiation, a temporary malfunction of all units and modules of the system occurs. As a result, despite the absence of catastrophic failures, the solution of functional problems ceases, which leads to a failure of the control system and even loss of the control object. This is especially true for moving objects. In order to eliminate the noted drawbacks in terms of the criticality of failure of a single clock generator, to ensure the highest possible speed at each time interval, as well as to restore the system after the end of external influences, a control computer system is proposed.

Раскрытие сущности изобретенияDisclosure of the invention

Управляющая вычислительная система содержит (см. фиг.1) процессор, обозначенный цифрой 1, подключенное к нему двунаправленными связями запоминающее устройство (ЗУ), обозначенное цифрой 2, формирователь сигналов блокировки (ФСБ), обозначенный цифрой 3, формирователь синхроимпульсов (ФСИ), обозначенный цифрой 4, устройство формирования интервалов (УФИ), обозначенное цифрой 5, и датчик внешнего фактора (ДВФ), обозначенный цифрой 6. У процессора входы синхронизации и прерывания подключены соответственно к ФСИ и УФИ, у которого выход метки времени подключен к входу ЗУ, а фазирующие выходы подключены к одноименным входам ФСИ, подключенного синхронизирующими выходами к ЗУ и процессору, первый управляющий выход которого подключен к одноименному входу ФСИ, а второй управляющий выход подключен к управляющему входу УФИ. У УФИ и ФСБ запускающие входы и подключены к выходу ДВФ. Выходы ФСИ подключены к синхронизирующему входам процессора и ЗУ, блокирующие входы которого подключены к выходам ФСБ.The control computing system contains (see Fig. 1) a processor indicated by number 1, a storage device (memory) connected to it by bi-directional connections, indicated by number 2, a blocking signal driver (FSB), indicated by number 3, a clock generator (FSI), indicated by 4, the interval forming device (UVI), indicated by 5, and the external factor sensor (DVF), indicated by 6. The processor has synchronization and interrupt inputs connected to the FSI and UVI, for which the time stamp output It is connected to the memory input, and the phasing outputs are connected to the FSI inputs of the same name, connected by synchronizing outputs to the memory and the processor, the first control output of which is connected to the FSI input of the same name, and the second control output is connected to the UVI control input. The UVI and FSB have triggering inputs and are connected to the output of the DVF. The outputs of the FSI are connected to the synchronizing inputs of the processor and memory, the blocking inputs of which are connected to the outputs of the FSB.

На фиг.2 и 3 приведен состав ЗУ соответственно с двумя и тремя накопителями. Цифрами 21, 22, 31, 32 и 33 обозначены энергонезависимые накопители. В каждом ЗУ накопители подключены к информационной шине, а блокирующими входами подключены к шине блокировки, являющейся входом-выходом ЗУ. Цифрами 23-1, 23-2, 34-1, 34-2 и 34-3 обозначены сумматоры меток времени, а цифрами 24-1, 24-2, 35-1, 35-2 и 35-3 обозначены сумматоры массивов. Входы сумматоров меток являются входами ЗУ, подключенными к УФИ, а их выходы подключены к входам накопителей. Сумматоры массивов подключены двусторонними связями к шине данных ЗУ с одной стороны и к накопителям - с другой.Figure 2 and 3 shows the composition of the memory, respectively, with two and three drives. The numbers 21, 22, 31, 32 and 33 indicate non-volatile drives. In each memory, drives are connected to the information bus, and blocking inputs are connected to the locking bus, which is the input-output of the memory. The numbers 23-1, 23-2, 34-1, 34-2 and 34-3 indicate the adders of the time stamps, and the numbers 24-1, 24-2, 35-1, 35-2 and 35-3 indicate the adders of the arrays. The inputs of the labels adders are the inputs of the memory connected to the UVI, and their outputs are connected to the inputs of the drives. Array adders are connected by two-way communications to the memory data bus on the one hand and to drives on the other.

На фиг.4 приведена структура формирователя синхроимпульсов, который содержит 3 идентичных канала, в которых цифрами 41-1, 41-2 и 41-3 обозначены соответственно первый, второй и третий задающие генераторы, подключенные выходами к своим блокам фазирования, первому 42-1, второму 42-2 и третьему 42-3, выходы которых являются выходами формирователя и ФСИ. При этом первый и второй установочные входы генераторов и фазирующие входы блоков фазирования являются одноименными входами формирователя.Figure 4 shows the structure of the generator of clock pulses, which contains 3 identical channels, in which the numbers 41-1, 41-2 and 41-3 respectively indicate the first, second and third master oscillators connected by the outputs to their phasing units, the first 42-1 , the second 42-2 and the third 42-3, the outputs of which are the outputs of the shaper and the FSI. In this case, the first and second installation inputs of the generators and the phasing inputs of the phasing blocks are the inputs of the shaper of the same name.

На фиг.5 приведен состав УФИ, который содержит три стабилизированных кварцем задающих генератора импульсов: первый 51-1, второй 51-2 и третий 51-3, выходы которых подключены к первым делителям частоты: первому 52-1, второму 52-2 и третьему 52-3, фазирующие выходы которых являются выходами УФИ, а интервальные выходы подключены к входам мажоритарного элемента 54, выход которого является выходом устройства. Кроме того, выход каждого из генераторов подключен к входу своего формирователя метки времени, соответственно первому 53-1, второму 53-2 и третьему 53-3, выходы которых являются выходами УИВ.Figure 5 shows the composition of the UVI, which contains three stabilized quartz master pulse generator: the first 51-1, second 51-2 and third 51-3, the outputs of which are connected to the first frequency dividers: the first 52-1, the second 52-2 and the third 52-3, the phasing outputs of which are UVI outputs, and the interval outputs are connected to the inputs of the majority element 54, the output of which is the output of the device. In addition, the output of each of the generators is connected to the input of its shaper time stamps, respectively, the first 53-1, second 53-2 and third 53-3, the outputs of which are the outputs of the DIV.

На фиг.6 приведен состав формирователя сигнала блокировки, который содержит регистр 61, подключенный выходами к дешифратору 62, выход которого подключен к входу триггера 63, подключенного выходом к первому входу элемента И, второй вход которого является входом формирователя, подключенным к датчику внешнего воздействия, а выход элемента является выходом формирователя.Figure 6 shows the composition of the driver of the blocking signal, which contains a register 61 connected by the outputs to the decoder 62, the output of which is connected to the input of the trigger 63, connected by the output to the first input of the element And, the second input of which is the input of the driver, connected to the external impact sensor, and the output of the element is the output of the shaper.

На фиг.7 приведена схема блока фазирования, который содержит логический элемент 71, первый вход которого является входом блока, подключенным к генератору импульсов, а выход подключен к сдвиговому регистру 72, выходы которого подключены к входам сдвигового дешифратора 74, выход которого подключен к запускающему входу триггера останова 73, выход которого является фазирующим выходом блока и подключен ко второму входу логического элемента и первому входу мажоритарного элемента 78, к второму и третьему входам которого подключены выходы триггеров привязки 77, синхронизирующий вход которых объединен с первым входом элемента И, а первый и второй входы являются фазирующими входами блока. Выход мажоритарного элемента подключен к входу триггера пуска 76, выход которого подключен к сбрасывающему входу триггера останова, а выходы нечетных и четных разрядов сдвигового регистра являются соответственно запускающими и сбрасывающими входами триггеров формирователей 75-1-75-n, выходы которых являются выходами блока.7 is a diagram of a phasing unit, which contains a logic element 71, the first input of which is the input of the unit connected to the pulse generator, and the output is connected to the shift register 72, the outputs of which are connected to the inputs of the shift decoder 74, the output of which is connected to the triggering input stop trigger 73, the output of which is the phasing output of the block and is connected to the second input of the logic element and the first input of the majority element 78, to the second and third inputs of which the outputs of the triggers are connected bindings 77, the synchronizing input of which is combined with the first input of the And element, and the first and second inputs are phasing inputs of the block. The output of the majority element is connected to the input of the start trigger 76, the output of which is connected to the reset input of the stop trigger, and the outputs of the odd and even bits of the shift register are respectively the trigger and reset inputs of the triggers of the shapers 75-1-75-n, the outputs of which are the outputs of the block.

На фиг.8 приведена схема генератора импульсов, который содержит n последовательно соединенных инверторов 81, выходы которых подключены к мультиплексору 82, выход подключен к входу первого инвертора, образуя кольцевой генератор, и входам буфера 83 и счетчика частоты 84, выход буфера 83 является выходом генератора. Выходы счетчика кода частоты подключены к первым входам схемы сравнения 86, подключенной первым и вторым выходами соответственно к инкрементному и декрементному входам счетчика кода частоты, выходы которого подключены к управляющим входам мультиплексора. При этом ко второму входу схемы сравнения подключен выход регистра кода частоты, вход которого и регистра частоты являются соответственно первым и вторым входами задающего генератора.On Fig is a diagram of a pulse generator, which contains n series-connected inverters 81, the outputs of which are connected to the multiplexer 82, the output is connected to the input of the first inverter, forming a ring generator, and the inputs of the buffer 83 and the frequency counter 84, the output of the buffer 83 is the output of the generator . The outputs of the frequency code counter are connected to the first inputs of the comparison circuit 86, connected by the first and second outputs, respectively, to the incremental and decrement inputs of the frequency code counter, the outputs of which are connected to the control inputs of the multiplexer. In this case, the output of the frequency code register is connected to the second input of the comparison circuit, the input of which and the frequency register are the first and second inputs of the master oscillator, respectively.

На фиг.9 приведена схема накопителя, где цифрой 91 обозначен собственно энергонезависимый элемент хранения, который может быть реализован на основе многоотверстных ферритовых пластин или тонких цилиндрических магнитных пленок, а также современных интегральных элементов типа FRAM или MRAM, цифрой 92 обозначен нормально замкнутый ключ (МОП транзистор с встроенным каналом), подключенный стоком и истоком параллельно шинам записи элемента хранения, двунаправленные шины которого являются шинами накопителя, а затвор ключа является блокирующим входом накопителя.Figure 9 shows the drive circuit, where the number 91 denotes the actual non-volatile storage element, which can be implemented on the basis of multi-hole ferrite plates or thin cylindrical magnetic films, as well as modern integrated elements such as FRAM or MRAM, the number 92 denotes a normally closed key (MOS transistor with a built-in channel) connected by a drain and a source parallel to the storage bus lines of the storage element, the bi-directional buses of which are drive buses, and the key gate is a blocking input drive house.

Таким образом, восстановлением массива результатов с использованием данных из заблокированных зон памяти и сформированного интервала реального времени обеспечивается восстановление вычислительного процесса, вызванного временной неработоспособностью во время действия импульса, а дозовые изменения быстродействия учитываются установлением нужного значения тактовой частоты задающего генератора.Thus, restoring an array of results using data from blocked memory zones and the generated real-time interval ensures the restoration of the computational process caused by temporary inoperability during the pulse, and dose-related changes in speed are taken into account by setting the desired value of the clock frequency of the master oscillator.

Система работает следующим образом.The system operates as follows.

В исходном состоянии в регистр 61 ФСБ записан код, разрешающий обращение к ЗУ со стороны процессора, который записывает результирующие массивы каждого цикла расчетов поочередно в разные накопители таким образом, что в каждый момент один из накопителей остается заблокированным. При этом при поступлении очередного слова на запись из фиксированного адреса вызывается контрольная сумма, которая корректируется на сумматоре с учетом значения записываемого слова и вновь записывается в фиксированный адрес. Текущее реальное время также хранится в отдельном адресе и инкрементируется на своем сумматоре при поступлении метки времени. При возникновении внешнего воздействия срабатывает датчик, сигнал которого вызывает формирование УФИ сигнала блокировки накопителей и сигнала обнуления процессора. После снятия сигнала блокировки и обнуления процессор выходит на программу восстановления, при выполнении которой он записью в регистр 61 ФСБ разрешает обращение к ЗУ, определяет достоверный массив по контрольной сумме или для троированных накопителей выбирает рабочий массив сравнением данных или контрольных сумм по принципу «2 из 3», добавляет к текущему времени фиксированное значение, равное длительности сигнала обнуления и переходит на решение текущих задач управления, работая с поочередно блокируемыми зонами памяти накопителей до очередного воздействия.In the initial state, the FSB register 61 contains a code that allows access to the memory from the processor side, which writes the resulting arrays of each calculation cycle in turn to different drives in such a way that at each moment one of the drives remains locked. In this case, when the next word for recording is received from a fixed address, a checksum is called up, which is adjusted on the adder taking into account the value of the recorded word and is again written to the fixed address. The current real time is also stored in a separate address and is incremented on its adder when a time stamp is received. When an external effect occurs, a sensor is triggered, the signal of which causes the UVI to generate a drive lock signal and a processor zero signal. After removing the lock signal and resetting the processor, it enters the recovery program, during which it writes to the FSB register 61 and allows the memory to be accessed, determines the valid array using the checksum, or selects the working array for the tripled drives by comparing data or checksums according to the “2 of 3” principle ”, Adds to the current time a fixed value equal to the duration of the zeroing signal and switches to solving current control problems, working with alternately blocked storage zones up to cherednogo impact.

Claims

1. A control computing system comprising a processor with a memory connected to it, a clock generator, the outputs of which are connected to a processor and a memory device, characterized in that the control output of the processor is connected to a clock generator, as well as the introduction of a blocking signal driver, an interval forming device, and an external factor sensor, the output of which is connected to the input of the interval forming device and to the first input of the blocking signal driver, connected by the first output to the blocking input of the storage device, the second input to the control output of the processor, and the third input to the spacing device, in which the zeroing outputs and time stamps are connected respectively to the processor and storage device, and the phasing outputs are connected to the clock generator.

2. The system according to claim 1, characterized in that the storage device contains two drives connected by bi-directional buses to the device bus, two array adders connected by inputs to the device bus, and inputs / outputs to the respective drives, and two time stamp adders, inputs which are the inputs of the device, the blocking input of which is the blocking input of the drives.

3. The system according to claim 1, characterized in that the storage device contains three drives connected by bi-directional buses to the device bus, three adders of arrays connected by inputs to the device bus, and I / O to the corresponding drives, and three time stamp adders, inputs which are the inputs of the device, the blocking input of which is the blocking input of the drives.

4. The system according to claim 1, characterized in that the generator of clock pulses contains three phasing blocks and three pulse generators, in which the first and second installation inputs are the same inputs of the shaper, and the output of each generator is connected to the input of its phasing block, the phasing input of each of which are connected to the phasing inputs of two other blocks, and the synchronizing outputs of the block are the outputs of the shaper of the same name.

5. The system according to claim 1, characterized in that the interval shaper contains three crystal oscillators, three frequency dividers, three label shapers and a majority element, the output of which is the output of the device, the output of each generator being connected to the inputs of the label formers and frequency dividers of its channel whose interval outputs are connected to the inputs of the majority element, and their phasing outputs and the outputs of the label formers are the outputs of the device.

6. The system according to claim 1, characterized in that the driver of the lock signal contains a register whose output is connected to the input of the decoder, the output of which is connected to the first input of the trigger, the second input of which is the input of the driver, and the output is connected to the first input of the element And, the second whose input is the input of the shaper, and the output is the output of the shaper.

7. The system according to claim 4, characterized in that the time stamp driver comprises a logic element, the first input of which is the input of the driver, and the output is connected to the input of the shift register, the output of which is connected to the input of the shift decoder connected by the output to the trigger input of the stop trigger, the output of which is the phasing output of the driver and is connected to the second input of the logic element and the first input of the majority element, the output of which is connected to the input of the trigger trigger, connected by the output to reset the stop trigger input, and the binding trigger outputs are connected to the second and third inputs of the majority element, the inputs of which are phasing inputs of the block, and their synchronizing input is combined with the first input of the logic element, while the outputs of the odd and even bits of the shift register are connected respectively to the triggering and resetting inputs of triggers-shapers, the outputs of which are the outputs of the block.

8. The system according to claim 2, characterized in that the drive contains a non-volatile memory element, the inputs / outputs of which are the drive inputs and outputs of the same name, and a MOS transistor with an integrated channel is connected in parallel with its write buses, the gate input of which is a drive blocking input.

9. The system according to claim 4, characterized in that the pulse generator contains n series-connected inverters connected by outputs to the inputs of the multiplexer, the output of which is connected to the input of the first inverter, a buffer element, the output of which is the output of the generator, and the input of the frequency code counter, outputs which are the first inputs of the comparison circuit, the first and second outputs of which are connected respectively to the incremental and decrement inputs of the frequency code counter, the outputs of which are connected to the control inputs of the multiplex ora, a counter input and the register code input frequency and are the first and second inputs of the generator.