RU2477882C2 - Adaptive computer system - Google Patents
Adaptive computer system Download PDFInfo
- Publication number
- RU2477882C2 RU2477882C2 RU2011125998/08A RU2011125998A RU2477882C2 RU 2477882 C2 RU2477882 C2 RU 2477882C2 RU 2011125998/08 A RU2011125998/08 A RU 2011125998/08A RU 2011125998 A RU2011125998 A RU 2011125998A RU 2477882 C2 RU2477882 C2 RU 2477882C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- outputs
- inputs
- group
- Prior art date
Links
Images
Landscapes
- Hardware Redundancy (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано для создания вычислительных систем, к которым предъявляются повышенные требования по надежности при длительной работе в неблагоприятных внешних условиях (внешние механические, электромагнитные и ионизирующие воздействия). В результате воздействия ионизирующих излучений или температуры наблюдаются деградация параметров микросхем средней и большой степени интеграции (СИС и БИС), приводящая к снижению быстродействия, что особенно характерно для микросхем, изготавливаемых по КМОП технологии.The invention relates to computer technology and can be used to create computer systems that are subject to increased reliability requirements for prolonged operation in adverse environmental conditions (external mechanical, electromagnetic and ionizing effects). As a result of exposure to ionizing radiation or temperature, degradation of the parameters of microcircuits of medium and high degree of integration (SIS and LSI) is observed, leading to a decrease in speed, which is especially typical for microcircuits manufactured by CMOS technology.
В настоящее время КМОП БИС являются основой для создания вычислительных систем, служащих основой для бортовых систем управления объектами ракетно-космической техники. Снижение быстродействия микросхем из-за деградации параметров приводит к неработоспособности вычислительных систем и системы управления в целом.Currently, CMOS LSIs are the basis for the creation of computer systems that serve as the basis for on-board systems for managing rocket and space technology objects. Decreased performance of microcircuits due to degradation of parameters leads to inoperability of computer systems and the control system as a whole.
В то же время работоспособность вычислительных систем может быть сохранена снижением тактовой частоты работы компонентов, поскольку отсутствуют катастрофические отказы микросхем.At the same time, the performance of computing systems can be maintained by reducing the clock frequency of the components, since there are no catastrophic failures of microcircuits.
Кроме того, в процессе эксплуатации систем дрейф параметров микросхем в ряде случаев может приводить к возрастанию их быстродействия. Построение известных систем на основе жестко фиксированной частоты задающих генераторов формирователей синхроимпульсов вычислительных устройств приводит в первом случае к преждевременному отказу систем управления из-за невозможности выполнить весь необходимый объем задач, а во втором - к недоиспользованию потенциально возможного быстродействия вычислителей. Все это приводит к неэффективному использованию имеющихся аппаратурных ресурсов вычислительных систем. Возникает задача сохранения работоспособности вычислительных систем при возникновении отказов комплектующих СИС и БИС как катастрофического, так и параметрического характера, а также обеспечения максимально полного использования имеющихся аппаратурных ресурсов. Для решения этой задачи в вычислительные системы необходимо ввести аппаратно-программные средства, обеспечивающие адаптацию системы к изменению параметров комплектующих элементов.In addition, during the operation of systems, the drift of parameters of microcircuits in some cases can lead to an increase in their speed. The construction of well-known systems based on a rigidly fixed frequency of the master oscillators of the clock drivers of the computing devices leads in the first case to a premature failure of the control systems due to the inability to complete all the necessary tasks, and in the second to underutilization of the potentially possible speed of the computers. All this leads to inefficient use of available hardware resources of computing systems. The problem arises of maintaining the operability of computing systems in the event of failures of components of the SIS and LSI of both a catastrophic and parametric nature, as well as ensuring the most complete use of available hardware resources. To solve this problem, it is necessary to introduce hardware and software in computer systems that ensure the adaptation of the system to change the parameters of components.
Известна трехканальная вычислительная система (АС №1156273, содержащая в каждом канале внешнее устройство и вычислительное устройство, информационный выход которого подключен к первому входу первого мажоритарного элемента и к первому входу первого элемента сравнения всех каналов. Второй вход первого элемента сравнения соединен с выходом первого мажоритарного элемента и со входом внешнего устройства, выход которого подключен к первому информационному входу второго мажоритарного элемента всех каналов, второй и третий информационные входы которого соединены соответственно со вторым и третьим информационными входами вторых мажоритарных элементов других каналов и с выходами внешних устройств соответственно. Выход второго мажоритарного элемента подключен к первому входу второго элемента сравнения и к первому входу вычислительного устройства. Второй вход второго элемента сравнения соединен с первым входом второго мажоритарного элемента, а выход - с выводом связи.A three-channel computing system is known (AS No. 1156273, comprising an external device and a computing device in each channel, the information output of which is connected to the first input of the first majority element and to the first input of the first comparison element of all channels. The second input of the first comparison element is connected to the output of the first majority element and with the input of an external device, the output of which is connected to the first information input of the second majority element of all channels, the second and third information inputs which are connected respectively to the second and third information inputs of the second majority elements of other channels and to the outputs of external devices, respectively.The output of the second majority element is connected to the first input of the second comparison element and to the first input of the computing device.The second input of the second comparison element is connected to the first input of the second majority element, and the output - with the conclusion of communication.
В каждом канале содержится также регистр номера канала, четыре блока анализа, группа элементов И, контрольный регистр и элемент ИЛИ, выход которого подключен ко входу прерывания вычислительного устройства. Первый вход контрольного регистра соединен с выходом последовательной передачи информации вычислительного устройства. Входы контрольного регистра соединены с выходами группы элементов И. Вторые выходы соединены со входами элемента ИЛИ. Кроме того, каждый канал содержит элемент НЕ, а каждый блок анализа выполнен в виде дешифратора, связанного входами с выходами элементов сравнения.Each channel also contains a channel number register, four analysis units, a group of AND elements, a control register and an OR element, the output of which is connected to the interrupt input of a computing device. The first input of the control register is connected to the output of the serial transmission of information of the computing device. The inputs of the control register are connected to the outputs of the group of elements I. The second outputs are connected to the inputs of the element OR. In addition, each channel contains a NOT element, and each analysis unit is designed as a decoder associated with the inputs and outputs of the comparison elements.
Это известное устройство благодаря установке мажоритарных элементов в выходных информационных шинах вычислителей обеспечивает нейтрализацию неисправности, возникающей в одном из каналов при правильной работе двух других каналов. Кроме того, благодаря введению схем сравнения, подключенных к связям внешних устройств, обеспечивается обнаружение неправильной работы одного из них по отличию его информации от двух других, что позволяет диагностировать отказы внешних устройств путем анализа состояний контрольного регистра вычислительным устройством. Эти свойства являются достаточно положительными. Особенно важным является нейтрализация неисправности в одном из каналов вычислительного устройства.This known device, thanks to the installation of the majority elements in the output information buses of the computers, ensures the neutralization of the malfunction that occurs in one of the channels during the correct operation of the other two channels. In addition, thanks to the introduction of comparison circuits connected to the connections of external devices, it is possible to detect the malfunction of one of them by distinguishing its information from the other two, which allows diagnosing failures of external devices by analyzing the states of the control register by a computing device. These properties are quite positive. Of particular importance is the neutralization of a malfunction in one of the channels of a computing device.
В то же время после возникновения неисправности в одном из каналов надежность дальнейшей работы системы резко снижается, так как возникновение неисправности в любом из двух оставшихся исправными вычислительных устройств приводит к полной неработоспособности системы. Это происходит потому, что интенсивность отказа в двух каналах в два раза больше, чем у одноканального вычислителя. Целесообразно максимально полно использовать имеющуюся избыточность в виде двух дополнительно введенных каналов для сохранения работоспособности системы после возникновения второй неисправности.At the same time, after the occurrence of a malfunction in one of the channels, the reliability of the further operation of the system decreases sharply, since the occurrence of a malfunction in any of the two remaining computing devices that are operational causes the system to become completely inoperative. This is because the failure rate in two channels is two times greater than that of a single-channel computer. It is advisable to make full use of the existing redundancy in the form of two additional channels introduced to maintain the system after the second malfunction.
Задача сохранения работоспособности системы при возникновении двух неисправностей в системе частично решена в резервированном вычислительном устройстве (АС №1200292). В данном устройстве для повышения надежности между блоками памяти и процессора введен коммутатор, переключающий блоки по сигналам встроенных устройств оперативного контроля.The task of maintaining the system’s operability in the event of two malfunctions in the system is partially solved in a redundant computing device (AS No. 1200292). In this device, to increase reliability between the memory blocks and the processor, a switch is introduced that switches the blocks according to the signals of the built-in operational control devices.
Общим недостатком известных вычислительных устройств является то, что как для работы схем мажоритации, так и для работы коммутатора, переключающего блоки в процессе работы, требуется синхронная и синфазная работа всех каналов устройства, что обеспечивается введением единого генератора синхроимпульсов. При такой реализации резервирования отказ этого генератора приводит к отказу устройства в целом, кроме того, наличие временного рассогласования одноименных сигналов разных каналов резервированного устройства требует снижение быстродействия с целью учета межканальных рассогласований, вызванных некоторыми отличиями задержек элементов разных каналов. Более того, в процессе работы в блоках вычислительного устройства под влиянием температуры и особенно из-за воздействия внешнего ионизирующего излучения, например, космического пространства происходит деградация параметров электрорадиоизделий (ЭРИ), учесть которую при проектировании невозможно.A common disadvantage of known computing devices is that both the operation of majorization schemes and the operation of the switch that switches the blocks during operation require synchronous and in-phase operation of all channels of the device, which is ensured by the introduction of a single clock generator. With this implementation of redundancy, the failure of this generator leads to the failure of the device as a whole, in addition, the presence of a temporary mismatch of the same signals of different channels of the redundant device requires a decrease in speed in order to take into account inter-channel mismatches caused by some differences in the delays of elements of different channels. Moreover, in the process of working in the blocks of a computing device under the influence of temperature and especially due to the influence of external ionizing radiation, for example, outer space, the parameters of electronic radio products (ERI) degrade, which cannot be taken into account during design.
С целью устранения отмеченных недостатков в части критичности отказа единого генератора синхроимпульсов, а также обеспечения максимально возможного быстродействия вычислительного устройства на каждом интервале времени работы в основном режиме предлагается адаптивная вычислительная система, содержащая Несколько (К) вычислительных модулей (ВМ) и несколько (М) модулей связи (МС) для обмена с периферийными подсистемами.In order to eliminate the noted drawbacks in terms of the criticality of the failure of a single clock generator, as well as to ensure the highest possible speed of the computing device at each operating time interval in the main mode, an adaptive computing system is proposed that contains Several (K) computing modules (VM) and several (M) modules communications (MS) for exchange with peripheral subsystems.
Для организации взаимодействия все модули подключены к трехканальной общесистемной магистрали (ОСМ), для управления которой, а также для контроля работы вычислительных модулей и модулей связи введен центральный - системный модуль (СМ), обозначенный цифрой 1. Системный модуль также подключен к общесистемной магистрали. В данной системе все модули работают независимо друг от друга, на собственных частотах синхроимпульсов.To organize interaction, all modules are connected to a three-channel system-wide backbone (OSM), for the control of which, as well as to control the operation of computing and communication modules, a central - system module (SM) is introduced, indicated by the number 1. The system module is also connected to the system-wide backbone. In this system, all modules operate independently of each other, at the natural frequencies of the clock pulses.
На фиг.1 изображена структурная схема предлагаемой системы, где цифрами от 2-1 до 2-К обозначены вычислительные модули от ВМ №1 до ВМ № К соответственно, цифрами от 3-1 до 3-М обозначены модули обмена от МС №1 до МС № М соответственно. Цифрой 4 обозначен модуль общесистемного запоминающего устройства (СЗУ).Figure 1 shows the structural diagram of the proposed system, where the numbers from 2-1 to 2-K indicate the computing modules from VM No. 1 to VM No. K, respectively, the numbers from 3-1 to 3-M indicate the exchange modules from MS No. 1 to MS No. M, respectively. The number 4 indicates the module of the system-wide storage device (RAM).
На фиг.2 изображена структурная схема системного модуля. Системный модуль содержит три идентичных процессора, обозначенные цифрами 21-1, 21-2 и 21-3, три запоминающих устройства (ЗУ), каждое из которых может содержать как оперативное запоминающее устройство (ОЗУ), так и постоянное запоминающее устройство (ПЗУ). ЗУ обозначены цифрами 22-1, 22-2 и 22-3. Кроме того, СМ содержит резервированный формирователь синхроимпульсов, обозначенный цифрой 23, три блока связи с магистралью (БСМ), обозначенные цифрами 24-1, 24-2 и 24-3, первый и второй блоки мажоритарных элементов, обозначенные цифрами 25 и 26 соответственно. Первая группа выходов резервированного формирователя синхроимпульсов подключена к синхронизирующим входам процессоров, а вторая группа выходов формирователя подключена к синхронизирующим входам блоков связи с магистралью, двунаправленные входы-выходы которых являются входами-выходами системного модуля.Figure 2 shows the structural diagram of the system module. The system module contains three identical processors, indicated by the numbers 21-1, 21-2 and 21-3, three storage devices (memory), each of which can contain both random access memory (RAM) and read-only memory (ROM). The memory is indicated by the numbers 22-1, 22-2 and 22-3. In addition, the SM contains a redundant clock generator, indicated by the
Первый выход первого процессора подключен к первому входу первой группы входов первого блока мажоритарных элементов, у которого первый выход второй группы выходов подключен к входу первого запоминающего устройства, выход которого подключен к первому входу второй группы входов первого блока мажоритарных элементов, у которого первый выход первой группы выходов подключен к первому входу первого процессора, второй выход которого подключен к первому входу первой группы входов второго блока мажоритарных элементов, у которого первый выход второй группы выходов второго блока мажоритарных элементов подключен к входу первого блока связи с магистралью, выход которого подключен к первому входу второй группы входов второго блока мажоритарных элементов, у которого первый выход первой группы выходов подключен ко второму входу первого процессора, причем двунаправленный вход-выход первого блока связи с магистралью является первым двунаправленным входом-выходом системного модуля, у которого первый выход второго процессора подключен ко второму входу первой группы входов первого блока мажоритарных элементов, у которого второй выход второй группы выходов подключен к входу второго запоминающего устройства, выход которого подключен ко второму входу второй группы входов первого блока мажоритарных элементов, у которого второй выход первой группы выходов подключен к первому входу второго процессора, у которого второй выход подключен ко второму входу первой группы входов второго блока мажоритарных элементов, у которого второй выход второй группы выходов подключен ко входу второго блока связи с магистралью, выход которого подключен ко второму входу второй группы входов второго блока мажоритарных элементов, у которого второй выход первой группы выходов подключен к второму входу второго процессора, причем двунаправленный вход-выход второго блока связи с магистралью является вторым входом-выходом системного модуля, у которого первый выход третьего процессора подключен к третьему входу первой группы входов первого блока мажоритарных элементов, у которого третий выход второй группы выходов первого блока мажоритарных элементов подключен к входу третьего запоминающего устройства, выход которого подключен к третьему входу второй группы входов первого блока мажоритарных элементов, у которого третий выход первой группы выходов подключен к первому входу третьего процессора, второй выход которого подключен к третьему входу первой группы входов второго блока мажоритарных элементов, у которого третий выход второй группы выходов подключен ко входу третьего блока связи с магистралью, выход которого подключен к третьему входу второй группы входов второго блока мажоритарных элементов, у которого третий выход первой группы выходов подключен к второму входу третьего процессора, причем двунаправленный вход-выход третьего блока связи с магистралью является третьим входом-выходом системного модуля.The first output of the first processor is connected to the first input of the first group of inputs of the first block of majority elements, in which the first output of the second group of outputs is connected to the input of the first storage device, the output of which is connected to the first input of the second group of inputs of the first block of majority elements, which has the first output of the first group outputs connected to the first input of the first processor, the second output of which is connected to the first input of the first group of inputs of the second block of majority elements, in which the first output the second group of outputs of the second block of majority elements is connected to the input of the first block of communication with the trunk, the output of which is connected to the first input of the second group of inputs of the second block of majority elements, in which the first output of the first group of outputs is connected to the second input of the first processor, and the bi-directional input-output of the first the communication unit with the trunk is the first bi-directional input-output of the system module, in which the first output of the second processor is connected to the second input of the first group of inputs of the first block of majority elements, in which the second output of the second group of outputs is connected to the input of the second storage device, the output of which is connected to the second input of the second group of inputs of the first block of majority elements, in which the second output of the first group of outputs is connected to the first input of the second processor, which has the second output connected to the second input of the first group of inputs of the second block of majority elements, in which the second output of the second group of outputs is connected to the input of the second unit of communication with the highway, the output to the second is connected to the second input of the second group of inputs of the second block of majority elements, in which the second output of the first group of outputs is connected to the second input of the second processor, and the bi-directional input-output of the second communication unit with the trunk is the second input-output of the system module, which has the first output of the third the processor is connected to the third input of the first group of inputs of the first block of majority elements, in which the third output of the second group of outputs of the first block of majority elements is connected to the input of third memory device, the output of which is connected to the third input of the second group of inputs of the first block of majority elements, whose third output of the first group of outputs is connected to the first input of the third processor, the second output of which is connected to the third input of the second group of inputs of the majority the output of the second group of outputs is connected to the input of the third block of communication with the highway, the output of which is connected to the third input of the second group of inputs of the second block of majority elements, the third output of the first group of outputs is connected to the second input of the third processor, and the bi-directional input-output of the third communication unit with the trunk is the third input-output of the system module.
На фиг.3 изображена структурная схема вычислительного модуля, где цифрой 31 обозначен процессор, цифрой 32 - запоминающее устройство (ЗУ), цифрой 33 обозначен формирователь синхроимпульсов (ФСИ), цифрой 34 - устройство обмена по общесистемной магистрали (УОМ).Figure 3 shows the structural diagram of the computing module, where the
В вычислительном модуле выход процессора объединен с выходом УОМ и подключен к входу ЗУ, выход которого подключен ко входу процессора и входу УОМ, первый и второй управляющие выходы которого подключены к соответствующим входам формирователя синхроимпульсов, у которого первая группа выходов подключена к синхронизирующим входам УОМ, а вторая группа выходов подключена к синхронизирующим входам процессора, двунаправленные входы/выходы которого являются входами/выходами вычислительного модуля.In the computing module, the processor output is combined with the output of the PTO and connected to the input of the memory, the output of which is connected to the input of the processor and the input of the PTO, the first and second control outputs of which are connected to the corresponding inputs of the clock generator, in which the first group of outputs is connected to the synchronizing inputs of the PTO, and the second group of outputs is connected to the synchronizing inputs of the processor, the bidirectional inputs / outputs of which are the inputs / outputs of the computing module.
На фиг.4 изображена структурная схема модуля связи, где цифрой 41 обозначен процессор, цифрой 42 - запоминающее устройство (ЗУ), цифрой 43 обозначен формирователь синхроимпульсов (ФСИ), цифрой 44 - устройство обмена по общесистемной магистрали (УОМ), цифрой 45 обозначено кодирующе-декодирующее устройство (кодек), а цифрой 46 обозначено приемно-передающее устройство (ППУ) мультиплексного канала обмена.Figure 4 shows a structural diagram of a communication module, where the
В модуле связи выход процессора объединен с выходом УОМ и подключен ко входу ЗУ, выход которого подключен ко входу процессора и входу УОМ, первый и второй управляющие выходы которого подключены к соответствующим входам формирователя синхроимпульсов, у которого первая группа выходов подключена к синхронизирующим входам УОМ, а вторая группа выходов подключена к синхронизирующим входам процессора, двунаправленные входы/выходы которого являются магистральными входами/выходами модуля связи, при этом передающий выход процессора подключен ко входу кодека, выход которого подключен к принимающему входу процессора. При этом передающий выход кодека подключен к информационному входу ППУ, у которого информационный выход подключен к принимающему входу кодека, а мультиплексный вход/выход является соответствующим входом/выходом модуля связи, подключаемым к периферийным подсистемам.In the communication module, the processor output is combined with the output of the PTO and connected to the input of the memory, the output of which is connected to the input of the processor and the input of the PTO, the first and second control outputs of which are connected to the corresponding inputs of the clock generator, in which the first group of outputs is connected to the synchronizing inputs of the PTO, and the second group of outputs is connected to the synchronizing inputs of the processor, the bi-directional inputs / outputs of which are the main inputs / outputs of the communication module, while the transmitting output of the processor is connected to the input of the codec, the output of which is connected to the receiving input of the processor. In this case, the transmitting output of the codec is connected to the information input of the control panel, in which the information output is connected to the receiving input of the codec, and the multiplex input / output is the corresponding input / output of the communication module connected to the peripheral subsystems.
На фиг.5 изображена структурная схема резервированного формирователя синхроимпульсов.Figure 5 shows a structural diagram of a redundant shaper of clock pulses.
Формирователь содержит три задающих генератора, обозначенных цифрами 51-1, 51-2 и 51-3, а также три узла формирования синхроимпульсов, обозначенных цифрами 52-1, 52-2, 52-3.The shaper contains three master oscillators, indicated by the numbers 51-1, 51-2 and 51-3, as well as three nodes for the formation of clock pulses, indicated by the numbers 52-1, 52-2, 52-3.
При этом выход каждого задающего генератора подключен к входу соответствующего узла формирования синхроимпульсов, группа выходов каждого из которых является выходами формирователя.In this case, the output of each master oscillator is connected to the input of the corresponding node for the formation of clock pulses, the group of outputs of each of which are the outputs of the driver.
Фазирующий выход каждого из узлов формирования подключен к фазирующим входам двух других узлов формирования.The phasing output of each of the formation nodes is connected to the phasing inputs of two other formation nodes.
На фиг.6 изображена схема задающего генератора.Figure 6 shows a diagram of a master oscillator.
Генератор содержит n последовательно соединенных инверторов, обозначенных цифрами от 61-1 до 61-n соответственно.The generator contains n series-connected inverters, denoted by the numbers from 61-1 to 61-n, respectively.
При этом выходы всех инверторов подключены к входам мультиплексора, обозначенного цифрой 62, выход которого подключен к входу первого инвертора 61-1, входу буферного усилителя 63, выход которого является выходом генератора соответственно.The outputs of all inverters are connected to the inputs of the multiplexer, indicated by the
На фиг.7 изображена структура узла формирования резервированного формирователя синхроимпульсов.In Fig.7 shows the structure of the node forming the redundant shaper of the clock.
Узел формирования содержит элемент И, обозначенный цифрой 71. Его выход подключен к сдвиговому регистру 72, цифрой 73 обозначен триггер останова, цифрой 74 обозначен дешифратор, n триггеров-формирователей обозначены цифрами от 75-1 до 75-n соответственно, триггер пуска обозначен цифрой 76, первый и второй триггеры привязки обозначены цифрами 77-1 и 77-2 соответственно. Мажоритарный элемент обозначен цифрой 78.The forming unit contains an element And, indicated by the
Первый вход элемента И является входом узла формирования, подключенного к задающему генератору. Выход элемента И подключен к входу сдвигового регистра, выходы четных и нечетных триггеров которого подключены соответственно к запускающим и сбрасывающим входам триггеров-формирователей. Информационные входы триггеров привязки являются фазирующими входами узла формирования, а синхронизирующие входы этих триггеров подключены к соответствующим выходам триггеров-формирователей. Выходы триггеров привязки подключены к первому и второму входам мажоритарного элемента, выход которого подключен к сигнальному входу триггера пуска, стробирующий вход которого подключен к выходу одного из триггеров формирователей. Выход триггера пуска подключен к сбрасывающему входу триггера останова, запускающий вход которого подключен к выходу дешифратора, входы которого подключены к выходам сдвигового регистра. При этом выход триггера останова подключен ко второму входу элемента И и третьему входу мажоритарного элемента и является выходом узла.The first input of the element And is the input of the formation node connected to the master oscillator. The output of the And element is connected to the input of the shift register, the outputs of the even and odd triggers of which are connected respectively to the triggering and resetting inputs of the trigger-shapers. The information inputs of the binding triggers are the phasing inputs of the formation node, and the synchronizing inputs of these triggers are connected to the corresponding outputs of the triggers-formers. The outputs of the binding triggers are connected to the first and second inputs of the majority element, the output of which is connected to the signal input of the start trigger, the gate input of which is connected to the output of one of the triggers of the formers. The output of the start trigger is connected to the reset input of the stop trigger, the trigger input of which is connected to the output of the decoder, the inputs of which are connected to the outputs of the shift register. In this case, the output of the stop trigger is connected to the second input of the AND element and the third input of the majority element and is the output of the node.
На фиг.8 изображена структура блока формирования синхроимпульсов вычислительного модуля и модуля связи. Блок формирования содержит первую и вторую секции сдвигового регистра, обозначенные цифрами 81-1 и 81-2 соответственно, а также элемент И, обозначенный цифрой 82. Вход первой секции сдвигового регистра является входом блока формирования, а выход подключен к первому входу элемента И, выход которого подключен к входу второй секции сдвигового регистра. При этом выходы первой и второй секций сдвигового регистра являются первой и второй группой выходов формирователя синхроимпульсов, второй управляющий вход которого является вторым входом элемента И.On Fig shows the structure of the block for the formation of clock pulses of the computing module and the communication module. The forming unit contains the first and second sections of the shift register, indicated by the numbers 81-1 and 81-2, respectively, as well as the element And, indicated by the
Вычислительная система работает следующим образом.The computing system operates as follows.
После включения питания системный модуль инициирует вычислительные модули и модули связи посылкой по общесистемной магистрали командной информации, содержащей указатель адресов программ, подлежащих исполнению. Получив эту информацию, модули приступают к решению функциональных задач. Модули, по мере необходимости выставляя сигнал прерывания, обращаются к системному модулю с запросом разрешения межмодульного обмена. СМ по своей программе определяет приоритетность и очередность межмодульного обмена, после чего посылает в модуль, принимающий данные, команду на прием, а в модуль, выдающий данные, команду на передачу. Посылка последней команды, содержащей адресные указатели массивов передаваемых данных и количество слов в массиве, является командой начала обмена. Получив последнюю команду, модули начинают автономный обмен данными без участия СМ. После завершения обмена принимающий модуль посредством формирования сигнала прерывания информирует СМ об окончании обмена, формируя при этом в фиксированном адресе своего ОЗУ информацию о результатах обмена. В случае обнаружения ошибок при передаче данных, например, с помощью проверки контрольных сумм данных массива, СМ дает команду модулям на повторение обмена.After the power is turned on, the system module initiates the computational and communication modules by sending command information along the system-wide highway containing an index of program addresses to be executed. Having received this information, the modules begin to solve functional problems. The modules, setting the interrupt signal as necessary, turn to the system module with a request for permission of the intermodule exchange. SM in its program determines the priority and sequence of inter-module exchange, after which it sends a receive command to the module that receives data, and a transfer command to the module that issues data. Sending the last command containing the address pointers of the arrays of transmitted data and the number of words in the array is the command to start the exchange. Having received the last command, the modules begin an autonomous data exchange without the participation of the CM. After the exchange is completed, the receiving module, by generating an interrupt signal, informs the SM about the end of the exchange, while forming information on the exchange results in the fixed address of its RAM. In case of errors during data transmission, for example, by checking the checksums of the data in the array, the CM gives the command to the modules to repeat the exchange.
Для обеспечения нейтрализации отказов, возникающих в вычислительных модулях в процессе решения функциональных задач, СМ при начальной инициализации ВМ может назначить несколько (например, три) модулей на решение одной и той же задачи в режиме резервного счета. По окончании решения задачи каждый из модулей формирует в фиксированных адресах своего ОЗУ результирующий массив данных и просчитывает его контрольную сумму, которую записывает в фиксированный адрес памяти. Системный модуль после опроса контрольных сумм результатов расчета задачи разными ВМ сравнивает их и по результатам сравнения определяет возможный отказ в одном из модулей. При обнаружении ошибки в работе одного ВМ проводится процедура восстановления его работоспособности. Эта процедура заключается в следующем: СМ дает команду на передачу информации из памяти одного из исправных ВМ в память ВМ, у которого обнаружены отличия в результатах расчетов. В результате такой процедуры происходит восстановление правильной работы модуля, если отказ носил кратковременный характер (так называемый сбой). Если отказ в этом модуле повторяется в случае возникновения постоянной неисправности, то данный модуль бракуется и далее не назначается на решение функциональных задач, к решению которых подключаются только полностью исправные модули.To ensure the neutralization of failures that occur in computing modules during the process of solving functional problems, the SM during initial initialization of the VM can assign several (for example, three) modules to solve the same problem in the backup account mode. Upon completion of the solution to the problem, each of the modules generates the resulting data array in the fixed addresses of its RAM and calculates its checksum, which is written to the fixed memory address. After polling the checksums of the results of the task calculation by different VMs, the system module compares them and determines the possible failure in one of the modules by the results of the comparison. If an error is detected in the operation of one VM, a procedure for restoring its operability is performed. This procedure is as follows: SM gives the command to transfer information from the memory of one of the working VMs to the VM memory, which has differences in the calculation results. As a result of this procedure, the correct operation of the module is restored if the failure was of a short-term nature (the so-called failure). If the failure in this module is repeated in the event of a permanent malfunction, then this module is rejected and is not further assigned to solve functional problems, to the solution of which only fully operational modules are connected.
Такое построение системы позволяет гибко перераспределять имеющиеся вычислительные ресурсы между повышением производительности или надежности, назначая вычислительные модули или на параллельное решение разных функциональных задач, или переводя их в режим резервного счета одной и той же задачи. Для контроля исправности модулей как ВМ, так и МС они периодически переводится на решение задач тестовых проверок с заранее известным результатом.Such a construction of the system allows flexible redistribution of available computing resources between increasing productivity or reliability, assigning computing modules to the parallel solution of various functional tasks, or transferring them to the backup account mode of the same task. To monitor the health of the modules of both the VM and the MS, they are periodically transferred to the solution of the problems of test checks with a previously known result.
По результатам этих проверок СМ посылкой по магистрали может изменять быстродействие функциональных модулей, перестраивая тактовую частоту их формирователей синхроимпульсов. Периодические проверки работоспособности модулей с перестройкой их быстродействия обеспечивает максимально возможную эффективность работы вычислительной системы и СУ в целом.According to the results of these checks, the SM sending by the trunk can change the speed of the functional modules by rearranging the clock frequency of their clock drivers. Periodic checks of the health of the modules with the adjustment of their performance ensures the maximum possible efficiency of the computing system and the control system as a whole.
Claims (7)
отличающаяся тем, что в ее состав введен с подключенным к нему формирователем синхроимпульсов системный модуль, к которому через троированную общесистемную магистраль подключены остальные модули, а для связи с периферийными подсистемами вычислительная система имеет М мультиплексных модулей связи, причем формирователь синхроимпульсов содержит три идентичных задающих генератора, входы которых являются установочным входом формирователя, а выход каждого из которых подключен к входу своего узла фазирования, выходы которых являются выходами формирователя, а фазирующий выход каждого узла подключен к фазирующим входам двух других узлов.1. A computing system containing several (K) computing modules, several (M) communication modules with peripheral subsystems and a system-wide storage device module,
characterized in that it consists of a system module with a clock driver connected to it, to which other modules are connected via a tiled system-wide bus, and for communication with peripheral subsystems, the computer system has M multiplex communication modules, and the clock generator contains three identical master oscillators, the inputs of which are the installation input of the shaper, and the output of each of which is connected to the input of its phasing node, the outputs of which are the output shaper, and the phasing output of each node is connected to the phasing inputs of two other nodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011125998/08A RU2477882C2 (en) | 2011-06-23 | 2011-06-23 | Adaptive computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011125998/08A RU2477882C2 (en) | 2011-06-23 | 2011-06-23 | Adaptive computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2011125998A RU2011125998A (en) | 2012-12-27 |
| RU2477882C2 true RU2477882C2 (en) | 2013-03-20 |
Family
ID=49124487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2011125998/08A RU2477882C2 (en) | 2011-06-23 | 2011-06-23 | Adaptive computer system |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2477882C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2541839C2 (en) * | 2013-07-01 | 2015-02-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Failure-free computing system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1156273A1 (en) * | 1983-12-26 | 1985-05-15 | Предприятие П/Я В-2969 | Three-channel redundant computer system |
| SU1200292A1 (en) * | 1983-02-08 | 1985-12-23 | Предприятие П/Я В-2969 | Redundant calculating device |
| RU1792540C (en) * | 1986-05-30 | 1993-01-30 | Ханивелл Балл Инк | Multiprocessor computation system |
| RU2084011C1 (en) * | 1995-12-22 | 1997-07-10 | Государственный научно-исследовательский и конструкторский институт систем контроля и управления "Система" | Automatic redundant system which controls loading of cryogenic boost unit |
-
2011
- 2011-06-23 RU RU2011125998/08A patent/RU2477882C2/en active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1200292A1 (en) * | 1983-02-08 | 1985-12-23 | Предприятие П/Я В-2969 | Redundant calculating device |
| SU1156273A1 (en) * | 1983-12-26 | 1985-05-15 | Предприятие П/Я В-2969 | Three-channel redundant computer system |
| RU1792540C (en) * | 1986-05-30 | 1993-01-30 | Ханивелл Балл Инк | Multiprocessor computation system |
| RU2084011C1 (en) * | 1995-12-22 | 1997-07-10 | Государственный научно-исследовательский и конструкторский институт систем контроля и управления "Система" | Automatic redundant system which controls loading of cryogenic boost unit |
Non-Patent Citations (1)
| Title |
|---|
| ХВОЩ С.Т. и др. МИКРОПРОЦЕССОРЫ И МИКРОЭВМ в системах автоматического управления. СПРАВОЧНИК. - Ленинград: Машиностроение, 1987. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2541839C2 (en) * | 2013-07-01 | 2015-02-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Failure-free computing system |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2011125998A (en) | 2012-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106200760B (en) | Clock management circuit, system on chip and clock management method | |
| US7761726B2 (en) | Method and apparatus for fault tolerant time synchronization mechanism in a scaleable multi-processor computer | |
| US5185877A (en) | Protocol for transfer of DMA data | |
| US20080250185A1 (en) | Triple Voting Cell Processors for Single Event Upset Protection | |
| EP1690186B1 (en) | Protective bus interface and method | |
| US4866604A (en) | Digital data processing apparatus with pipelined memory cycles | |
| EP0306252B1 (en) | Fault tolerant computer system input/output interface | |
| EP2153328B1 (en) | Data processing system, data processing method, and apparatus | |
| JP2009534738A (en) | Error filtering in fault-tolerant computing systems | |
| US5163138A (en) | Protocol for read write transfers via switching logic by transmitting and retransmitting an address | |
| JP2004326151A (en) | Data processor | |
| RU2477882C2 (en) | Adaptive computer system | |
| JP5925507B2 (en) | Data collation device, collation method, and security system using the same | |
| RU2473113C1 (en) | Self-organising computer system | |
| RU2474868C1 (en) | Modular computer system | |
| RU2444053C1 (en) | Computer system | |
| Smith Jr et al. | Development and evaluation of a fault-tolerant multiprocessor (FTMP) computer. Volume 1: FTMP principles of operation | |
| EP1988469B1 (en) | Error control device | |
| Azidehak et al. | Resilient two dimensional redundancy based fault-tolerant controller array for modular multi-level converters | |
| US20200348716A1 (en) | Method for configuring master/slave in double board, and board thereof | |
| JP5604799B2 (en) | Fault tolerant computer | |
| CN106776459B (en) | Signal processing method, node controller chip and multiprocessor system | |
| JP6595868B2 (en) | Information processing system, device, and interface control method | |
| RU2564626C2 (en) | Highway-modular computer system | |
| RU2541839C2 (en) | Failure-free computing system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20161117 |
|
| PD4A | Correction of name of patent owner |