RU2541839C2 - Failure-free computing system - Google Patents
Failure-free computing system Download PDFInfo
- Publication number
- RU2541839C2 RU2541839C2 RU2013130119/08A RU2013130119A RU2541839C2 RU 2541839 C2 RU2541839 C2 RU 2541839C2 RU 2013130119/08 A RU2013130119/08 A RU 2013130119/08A RU 2013130119 A RU2013130119 A RU 2013130119A RU 2541839 C2 RU2541839 C2 RU 2541839C2
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- outputs
- input
- output
- control
- Prior art date
Links
Images
Landscapes
- Hardware Redundancy (AREA)
- Electronic Switches (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано для создания вычислительных систем, к которым предъявляются повышенные требования по надежности при длительной работе в неблагоприятных внешних условиях (широкий диапазон изменения температуры окружающей среды от -60 до +125 градусов по Цельсию, внешние механические воздействия (удары и широкополосная вибрация) и электромагнитные воздействия). Кроме того, система должна работать длительное время в полях непрерывного ионизирующего излучения и быть устойчивой к мощным импульсам ионизирующего излучения, вызванных вспышками на Солнце, авариями ядерных энергетических установок или направленным противодействием.The invention relates to computer technology and can be used to create computer systems that are subject to increased reliability requirements for long-term operation in adverse environmental conditions (a wide range of changes in ambient temperature from -60 to +125 degrees Celsius, external mechanical stress (shock and broadband vibration) and electromagnetic effects). In addition, the system must operate for a long time in the fields of continuous ionizing radiation and be resistant to powerful pulses of ionizing radiation caused by solar flares, accidents of nuclear power plants or directed counteraction.
Известна трехканальная вычислительная система (См. АС №1156273), содержащая в каждом канале внешне устройство и вычислительное устройство, информационный выход которого подключен к первому входу первого мажоритарного элемента и к первому входу первого элемента сравнения всех каналов. Второй вход первого элемента сравнения соединен с выходом первого мажоритарного элемента и со входом внешнего устройства, выход которого подключен к первому информационному входу второго мажоритарного элемента всех каналов, второй и третий информационные входы которого соединены соответственно со вторым и третьим информационными входами вторых мажоритарных элементов других каналов и с выходами внешних устройств соответственно. Выход второго мажоритарного элемента подключен к первому входу второго элемента сравнения и к первому входу вычислительного устройства. Второй вход второго элемента сравнения соединен с первым входом второго мажоритарного элемента, а выход - с выводом связи.A three-channel computing system is known (See AS No. 1156273), which contains an external device and a computing device in each channel, the information output of which is connected to the first input of the first majority element and to the first input of the first comparison element of all channels. The second input of the first comparison element is connected to the output of the first majority element and to the input of an external device, the output of which is connected to the first information input of the second majority element of all channels, the second and third information inputs of which are connected to the second and third information inputs of the second majority elements of other channels and with the outputs of external devices, respectively. The output of the second majority element is connected to the first input of the second comparison element and to the first input of the computing device. The second input of the second comparison element is connected to the first input of the second majority element, and the output to the communication output.
В каждом канале содержатся также регистр номера канала, четыре блока анализа, группа элементов «И», контрольный регистр и элемент «ИЛИ», выход которого подключен к входу прерывания вычислительного устройства. Первый вход контрольного регистра соединен с выходом последовательной передачи информации вычислительного устройства.Each channel also contains a channel number register, four analysis units, a group of “AND” elements, a control register and an “OR” element, the output of which is connected to the interrupt input of a computing device. The first input of the control register is connected to the output of the serial transmission of information of the computing device.
Входы контрольного регистра соединены с выходами группы элементов «И». Вторые выходы соединены с входами элемента «ИЛИ». Кроме того, каждый канал содержит элемент «НЕ», а каждый блок анализа выполнен в виде дешифратора, связанного входами с выходами элементов сравнения.The inputs of the control register are connected to the outputs of the group of elements "AND". The second outputs are connected to the inputs of the element "OR". In addition, each channel contains a “NOT” element, and each analysis unit is designed as a decoder associated with the inputs and outputs of the comparison elements.
Это известное устройство благодаря установке мажоритарных элементов в выходных информационных шинах вычислителей обеспечивает нейтрализацию неисправности, возникающей в одном из каналов при правильной работе двух других каналов. Кроме того, благодаря введению схем сравнения, подключенных к связям внешних устройств, обеспечивается обнаружение неправильной работы одного из них по отличию его информации от двух других, что позволяет диагностировать отказы внешних устройств путем анализа состояний контрольного регистра вычислительным устройством. Эти свойства являются положительными. Особенно важным является нейтрализация неисправности в одном из каналов вычислительного устройства.This known device, thanks to the installation of the majority elements in the output information buses of the computers, ensures the neutralization of the malfunction that occurs in one of the channels during the correct operation of the other two channels. In addition, thanks to the introduction of comparison circuits connected to the connections of external devices, it is possible to detect the malfunction of one of them by distinguishing its information from the other two, which allows diagnosing failures of external devices by analyzing the states of the control register by a computing device. These properties are positive. Particularly important is the neutralization of a malfunction in one of the channels of a computing device.
В то же время после возникновения неисправности в одном из каналов надежность дальнейшей работы системы резко снижается, так как возникновение неисправности в любом из двух оставшихся исправными вычислительных устройств приводит к полной неработоспособности системы. Это происходит потому, что интенсивность отказа в двух каналах в два раза больше, чем у одноканального вычислителя. Целесообразно максимально полно использовать имеющуюся избыточность в виде двух дополнительно введенных каналов для сохранения работоспособности системы после возникновения второй неисправности.At the same time, after the occurrence of a malfunction in one of the channels, the reliability of the further operation of the system decreases sharply, since the occurrence of a malfunction in any of the two remaining computing devices that are operational causes the system to become completely inoperative. This is because the failure rate in two channels is twice as high as that of a single-channel computer. It is advisable to make full use of the existing redundancy in the form of two additional channels introduced to maintain the system after the second malfunction.
Задача сохранения работоспособности системы при возникновении двух неисправностей в системе частично решена в Резервированном вычислительном устройстве (См. АС №1200292). В данном устройстве для повышения надежности между блоками памяти и процессора введен коммутатор, переключающий блоки по сигналам встроенных устройств оперативного контроля.The task of maintaining the system’s operability in the event of two malfunctions in the system is partially solved in the Redundant computing device (See AS No. 1200292). In this device, to increase reliability between the memory blocks and the processor, a switch is introduced that switches the blocks according to the signals of the built-in operational control devices.
Общим недостатком известных вычислительных устройств является то, что как для работы схем мажоритации, так и для работы коммутатора, переключающего блоки в процессе работы, требуется синхронная и синфазная работа всех каналов устройства, что обеспечивается введением единого генератора синхроимпульсов. При такой реализации резервирования отказ этого генератора приводит к отказу устройства и системы в целом. Кроме того, наличие временного рассогласования одноименных сигналов разных каналов резервированного устройства требует снижения быстродействия с целью учета межканальных рассогласований, вызванных отличиями задержек элементов разных каналов. Более того, в процессе работы вычислительной системы под влиянием температуры и особенно из-за воздействия внешнего ионизирующего излучения, например космического пространства, происходит деградация параметров электрорадиоизделий, учесть которую при проектировании невозможно.A common disadvantage of known computing devices is that both the operation of majorization schemes and the operation of the switch that switches the blocks during operation require synchronous and in-phase operation of all channels of the device, which is ensured by the introduction of a single clock generator. With this implementation of redundancy, the failure of this generator leads to a failure of the device and the system as a whole. In addition, the presence of temporary mismatch of the same name signals of different channels of the redundant device requires a decrease in performance in order to take into account the inter-channel mismatches caused by differences in the delays of elements of different channels. Moreover, during the operation of a computer system under the influence of temperature, and especially due to the influence of external ionizing radiation, for example, outer space, the parameters of electronic radio products degrade, which cannot be taken into account during design.
Наиболее полно задача повышения надежности устройств, работающих при внешних неблагоприятных воздействиях, решена в прототипе - Модульной вычислительной системе (См. АС №747326), наиболее близкой к заявляемой системе. Известная система содержит несколько функциональных модулей, а именно вычислительные модули и модули связи с внешними подсистемами, работающие независимо друг от друга на собственной частоте синхронизации. Для обеспечения взаимодействия между модулями все они подключены к общесистемной магистрали. Для организации обменов по магистрали и управления работой функциональных модулей в систему введен центральный модуль управления (системный модуль), управляющий взаимодействием модулей по общесистемной магистрали.The most complete task of improving the reliability of devices operating under external adverse influences is solved in the prototype - Modular computing system (See AS No. 747326), which is closest to the claimed system. The known system contains several functional modules, namely, computing modules and communication modules with external subsystems, working independently from each other at their own synchronization frequency. To ensure interoperability between the modules, they are all connected to a system-wide backbone. To organize exchanges along the highway and control the operation of functional modules, a central control module (system module) has been introduced into the system, which controls the interaction of the modules along the system-wide highway.
Системный модуль периодически контролирует работоспособность функциональных модулей и может в случае снижения их быстродействия из-за деградации параметров послать команду в устройства синхронизации выбранного функционального модуля на изменение тактовой частоты, что обеспечивает адаптацию модулей системы к деградации параметров элементов и тем самым повышает надежность функционирования системы при работе в неблагоприятных условиях.The system module periodically monitors the functionality of functional modules and can, in the event of a decrease in their performance due to degradation of parameters, send a command to the synchronization devices of the selected functional module to change the clock frequency, which ensures adaptation of the system modules to degradation of element parameters and thereby increases the reliability of the system during operation in adverse conditions.
В то же время такая система, несмотря на ряд очевидных достоинств, имеет недостаток, который заключается в наличии центрального модуля, управляющего общесистемной магистралью. Такое построение системы приводит к отказу системы при возникновении отказа в центральном модуле.At the same time, such a system, despite a number of obvious advantages, has the disadvantage of having a central module that manages the system-wide backbone. Such a construction of the system leads to a failure of the system when a failure occurs in the central module.
С целью повышения надежности работы системы и сохранения работоспособности центрального модуля при возникновении отказов в его оборудовании предлагаетсяIn order to increase the reliability of the system and maintain the operability of the central module in the event of a failure in its equipment, it is proposed
Сбоеустойчивая вычислительная система, содержащая несколько функциональных модулей, а именно N вычислительных модулей, и М модулей связи (МС) и центральный - системный модуль (СМ). Дополнительно в систему введены блок контроля и управления (БКУ) и переключатель каналов (ПК) системного модуля, установленный на выходах этого модуля в магистраль.A fault-tolerant computing system containing several functional modules, namely N computing modules, and M communication modules (MS) and a central - system module (SM). In addition, a control and management unit (BKU) and a channel selector (PC) of the system module installed at the outputs of this module in the trunk are introduced into the system.
Кроме того, в систему введены таймер и модуль запоминающего устройства санкционированного доступа (ЗУСД).In addition, a timer and an authorized access memory module (ZUSD) have been introduced into the system.
БКУ содержит первый, второй и третий буферные регистры, первую, вторую и третью схемы совпадения, первый, второй, третий счетчики сбоев. Выход первого буферного регистра подключен к первым входам первой и второй схем совпадения. Выход второго буферного регистра подключен ко второму входу первой схемы и первым входам второй и третьей схемы совпадения, а вход третьего буферного регистра подключен ко вторым входам первой и третьей схем совпадения. Выход каждой схемы совпадения подключен к первому входу соответствующей каждой схеме элемента «И» и к входу счетчика сбоев, выход которого подключен к входу соответствующему каждому счетчику триггера сбоев, выход которого подключен ко второму входу, соответствующему каждому триггеру элемента «И», подключенного выходами к триггерам неисправностей, выходы которых подключены к группе контрольных логических элементов, выходы которой являются выходами блока.BKU contains the first, second and third buffer registers, the first, second and third coincidence schemes, the first, second, third failure counters. The output of the first buffer register is connected to the first inputs of the first and second matching circuits. The output of the second buffer register is connected to the second input of the first circuit and the first inputs of the second and third matching circuits, and the input of the third buffer register is connected to the second inputs of the first and third matching circuits. The output of each match circuit is connected to the first input corresponding to each circuit of the “And” element and to the input of the failure counter, the output of which is connected to the input corresponding to each counter of the failure trigger, the output of which is connected to the second input corresponding to each trigger of the “And” element, connected by the outputs to fault triggers, the outputs of which are connected to the group of control logic elements, the outputs of which are the outputs of the block.
ВМ содержит блок процессора с подключенным к нему через первую двунаправленную связь блоком запоминающего устройства и подключенным через вторую двунаправленную связь блоком связи по магистрали, два входа - выхода которого являются входами - выходами блока, подключенными к магистрали, а управляющий выход этого блока подключен к входу блока синхронизации, выходы которого подключены к синхровходам процессора.A VM contains a processor unit with a storage unit connected to it through the first bi-directional connection and a communication unit connected via a trunk through a second bi-directional communication, two inputs - outputs of which are inputs - outputs of the unit connected to the trunk, and the control output of this unit is connected to the input of the unit synchronization, the outputs of which are connected to the processor sync inputs.
МС содержит процессор с подключенными к нему через внутреннюю магистраль запоминающим устройством и устройством связи по магистрали, два входа - выхода которого являются входами - выходами модуля, подключенными к магистрали, а выход устройства связи подключен к входу устройства синхронизации, выходы которого подключены к синхровходам процессора, который по двунаправленной связи через кодирующее-декодирующее устройство подключен к приемопередатчику мультиплексной линии связи с периферийными устройствами.The MS contains a processor with a memory device and a communication device connected to it through the internal trunk, the two inputs - the outputs of which are the inputs and outputs of the module connected to the trunk, and the output of the communication device is connected to the input of the synchronization device, the outputs of which are connected to the processor sync inputs, which is connected via bi-directional communication through an encoding / decoding device to a transceiver of a multiplex communication line with peripheral devices.
Таймер содержит первый, второй и контрольный счетчики-формирователи, выходы которых подключены к схеме контроля. При этом первый, второй, контрольный счетчики и схема контроля подключены соответственно через первую, вторую, контрольную и схемную двунаправленные линии связи к таймерному устройству связи по магистрали, два входа - выхода которой являются входами - выходами таймера, подключенными к магистрали.The timer contains the first, second and control counters-shapers, the outputs of which are connected to the control circuit. In this case, the first, second, control counters and the control circuit are connected respectively through the first, second, control and circuit bi-directional communication lines to the timer communication device along the trunk, two inputs - the outputs of which are inputs - outputs of the timer connected to the trunk.
ИВЭП содержит модуль постоянного питания (МПП) и модуль импульсного питания (МИП), силовые входы, установочный вход МПП, три управляющих входа МИП являются одноименными входами ИВЭП, а выходы МПП и МИП, соответственно выходами постоянного и импульсного питания ИВЭП.IVEP contains a constant power supply module (MPP) and a pulse power supply module (MIP), power inputs, an MPP installation input, three MIP control inputs are the same inputs of the IEP, and the MPP and MIP outputs are respectively outputs of the constant and pulse power of the IEP.
МПП содержит три конвертора, частотные выходы которых подключены к частотным входам блока управления и контроля (БУК), а выходы конверторов подключены к входам БУК и через блок отключения подключены к входам блока выравнивания, выход которого является выходом и контрольным выходом МПП. При этом выходы БУК подключены к управляющим входам блока отключения, а вход - выход БУК является входом - выходом модуля, подключенным к магистрали.The MPP contains three converters, the frequency outputs of which are connected to the frequency inputs of the control and monitoring unit (BUK), and the outputs of the converters are connected to the inputs of the BUK and through the shutdown unit are connected to the inputs of the equalization block, the output of which is the output and control output of the MPP. In this case, the outputs of the BUK are connected to the control inputs of the shutdown unit, and the input - output of the BUK is the input - the output of the module connected to the trunk.
МИП содержит три ветви, в каждой из которых последовательно включены два полевых транзистора. Ветви объединены с каждой из сторон, одна из которых является силовым входом модуля, вторая - выходом, а три управляющих сигнала разведены таким образом, что каждый из них подключен к затворам двух транзисторов, установленных в разных ветвях, образуя выборку «2 из 3».MIP contains three branches, in each of which two field-effect transistors are connected in series. The branches are combined on each side, one of which is the power input of the module, the second is the output, and the three control signals are separated in such a way that each of them is connected to the gates of two transistors installed in different branches, forming a sample of “2 of 3”.
Конвертор содержит последовательно включенные фильтр, защитный диод, трансформатор с включенным в первичную обмотку транзистором-прерывателем, выпрямляющий диод после вторичной обмотки и выходной фильтр, выход которого является выходом конвертора. Этот выход подключен к входу преобразователя напряжения в частоту, подключенного выходом к элементу развязки, выход которого является частотным выходом конвертора и подключен к входу частотно-импульсного модулятора (ЧИМ), выход которого подключен к базе транзистора прерывателя.The converter contains a series-connected filter, a protective diode, a transformer with a transistor-chopper included in the primary winding, a rectifying diode after the secondary winding, and an output filter, the output of which is the output of the converter. This output is connected to the input of the voltage to frequency converter, connected by the output to the isolation element, the output of which is the frequency output of the converter and connected to the input of the frequency-pulse modulator (PFM), the output of which is connected to the base of the chopper transistor.
БУК содержит первый, второй, третий и четвертый частотные счетчики. Входы первых трех являются частотными входами блока, подключенными соответственно к частотным выходам первого, второго и третьего конверторов. Вход четвертого счетчика подключен к выходу схемы преобразования напряжения в частоту, вход которой является контрольным входом блока, подключенным к выходу МПП. Выход первого счетчика подключен к первым входам первого и второго сумматоров. Выход второго счетчика подключен ко второму входу первого сумматора и первым входам второго и третьего сумматоров, а выход третьего счетчика подключен ко вторым входам третьего и первого сумматоров. Выход четвертого счетчика подключен к первому входу четвертого сумматора, ко второму входу которого подключен выход регистра кода, выход которого подключен ко вторым входам всех схем сравнения, а вход этого регистра объединен с входом регистра допуска, выходы которого подключены к первым входам первой, второй, третьей и четвертой схем сравнения. К выходам этих схем подключены входы соответствующих им первого, второго, третьего и четвертого триггеров неисправностей, выходы которых подключены к управляющей группе логических схем, выходы которой являются выходами блока, подключенными к управляющим входам блока отключения.BEECH contains the first, second, third and fourth frequency counters. The inputs of the first three are the frequency inputs of the block, respectively connected to the frequency outputs of the first, second and third converters. The input of the fourth counter is connected to the output of the voltage-to-frequency conversion circuit, the input of which is the control input of the unit connected to the output of the MPP. The output of the first counter is connected to the first inputs of the first and second adders. The output of the second counter is connected to the second input of the first adder and the first inputs of the second and third adders, and the output of the third counter is connected to the second inputs of the third and first adders. The output of the fourth counter is connected to the first input of the fourth adder, to the second input of which is connected the output of the code register, the output of which is connected to the second inputs of all comparison circuits, and the input of this register is combined with the input of the tolerance register, the outputs of which are connected to the first inputs of the first, second, third and fourth comparison schemes. The outputs of these circuits are connected to the inputs of the corresponding first, second, third and fourth fault triggers, the outputs of which are connected to the control group of logic circuits, the outputs of which are the outputs of the unit connected to the control inputs of the shutdown unit.
Фильтр содержит включенный в плюсовую шину диод, анод которого является входом, а катод - выходом фильтра. При этом между плюсовой и минусовой шиной включен низкочастотный конденсатор, а каждая из шин и плюсовая, и минусовая через свои высокочастотные конденсаторы подключены к шине земли.The filter contains a diode included in the positive bus, the anode of which is the input, and the cathode is the output of the filter. At the same time, a low-frequency capacitor is connected between the positive and negative buses, and each of the buses, both positive and negative, is connected to the ground bus through their high-frequency capacitors.
ФСИ содержит первый, второй и третий перестраиваемые генераторы импульсов, установочный вход которых является одноименным входом формирователя, а выход каждого из генераторов подключен к входу своего, соответственно первого, второго и третьего блоков фазирования, фазирующий выход каждого из которых подключен к фазирующим входам двух других блоков и фазирующим входам блока мажоритации, а синхронизирующие выходы блоков фазирования подключены к синхронизирующим входам блока мажоритации, выходы которого являются выходами формирователя.The FSI contains the first, second and third tunable pulse generators, the installation input of which is the input of the shaper of the same name, and the output of each of the generators is connected to the input of its first, second and third phasing units, respectively, the phasing output of each of which is connected to the phasing inputs of two other blocks and phasing inputs of the majority block, and the synchronizing outputs of the phasing blocks are connected to the synchronizing inputs of the majority block, the outputs of which are the outputs of the shaper .
Перестраиваемый генератор импульсов содержит группу последовательно включенных инверторов, выходы которых подключены к входам первого мультиплексора, выход которого подключен к входу первого инвертора и является выходом генератора. Выходы этого счетчика подключены к первым входам первой схемы сравнения, ко вторым входам которой подключены выходы первого регистра кода частоты, а инкрементный и декрементный выходы этой схемы подключены к одноименным входам первого счетчика кода частоты, выходы которого подключены к управляющим входам первого мультиплексора. При этом установочный вход первого регистра кода частоты и первого счетчика кода частоты являются установочным входом модулятора, конвертора, МПП и ИВЭП в целом.The tunable pulse generator contains a group of series-connected inverters, the outputs of which are connected to the inputs of the first multiplexer, the output of which is connected to the input of the first inverter and is the output of the generator. The outputs of this counter are connected to the first inputs of the first comparison circuit, to the second inputs of which the outputs of the first frequency code register are connected, and the incremental and decrement outputs of this circuit are connected to the same inputs of the first counter of the frequency code, the outputs of which are connected to the control inputs of the first multiplexer. In this case, the installation input of the first register of the frequency code and the first counter of the frequency code are the installation input of the modulator, converter, MPP and IWEP as a whole.
Блок синхронизации ВМ и устройство синхронизации МС выполнены идентично и каждый из них содержит управляемый генератор импульсов, управляющий вход которого является одноименным входом блока (устройства), а выход подключен к входу сдвигающего регистра, выходы которого являются синхронизирующими выходами блока (устройства).The VM synchronization block and the MS synchronization device are identical and each of them contains a controlled pulse generator, the control input of which is the input of the same block (device), and the output is connected to the input of the shift register, the outputs of which are the synchronizing outputs of the block (device).
Перестраиваемый генератор импульсов и управляемый генератор импульсов реализованы аналогично друг другу.The tunable pulse generator and the controlled pulse generator are implemented similarly to each other.
ЧИМ содержит несколько последовательно включенных инверторов, выходы которых подключены к входам второго мультиплексора, выход которого подключен к входу первого инвертора и является выходом модулятора, вход которого является входом второго счетчика кода частоты. Выходы этого счетчика подключены к первым входам второй схемы сравнения, ко вторым входам которой подключены выходы второго регистра кода частоты, а инкрементный и декрементный выходы этой схемы подключены к одноименным входам второго счетчика кода частоты, выходы которого подключены к управляющим входам второго мультиплексора. При этом установочный вход второго регистра кода частоты и второго счетчика кода частоты являются установочным входом модулятора.The PFM contains several series-connected inverters, the outputs of which are connected to the inputs of the second multiplexer, the output of which is connected to the input of the first inverter and is the output of the modulator, the input of which is the input of the second counter of the frequency code. The outputs of this counter are connected to the first inputs of the second comparison circuit, the outputs of the second register of the frequency code are connected to the second inputs of it, and the incremental and decrement outputs of this circuit are connected to the inputs of the second counter of the frequency code of the same name, the outputs of which are connected to the control inputs of the second multiplexer. In this case, the installation input of the second register of the frequency code and the second counter of the frequency code are the installation input of the modulator.
Блок фазирования содержит элемент «И», первый вход которого является входом блока, подключенным к генератору, а выход элемента подключен к входу сдвигового регистра и входу динамического счетчика, подключенного выходами через дешифратор к запускающему входу триггера останова, выход которого является фазирующим выходом блока и подключен ко второму входу элемента «И» и первому входу мажоритарного элемента, подключенного выходом к входу триггера пуска, выход которого подключен к сбрасывающему входу триггера останова. При этом ко второму и третьему входам мажоритарного элемента подключены выходы триггеров привязки, стробирующий вход которых объединен первым входом элемента «И», а входы являются фазирующими входами блока. Кроме того, выходы четных и нечетных разрядов сдвигового регистра подключены соответственно к запускающим и сбрасывающим входам f триггеров-формирователей, выходы которых являются синхронизирующими выходами блока.The phasing unit contains an “AND” element, the first input of which is the unit input connected to the generator, and the element output is connected to the input of the shift register and the input of the dynamic counter connected by the outputs through the decoder to the triggering input of the stop trigger, the output of which is the phasing output of the unit and connected to the second input of the “And” element and the first input of the majority element connected by the output to the input of the start trigger, the output of which is connected to the reset input of the stop trigger. At the same time, the outputs of the binding triggers are connected to the second and third inputs of the majority element, the gating input of which is combined by the first input of the “And” element, and the inputs are phasing inputs of the block. In addition, the outputs of the even and odd bits of the shift register are connected respectively to the triggering and resetting inputs f of the trigger-drivers, the outputs of which are the synchronizing outputs of the block.
Динамический триггер, используемый в динамическом счетчике, построен как транзисторный усилитель, к базе транзистора которого кроме резистивного делителя подключена LC цепь, индуктивность которой содержит рабочую обмотку и намотанную поверх нее, встречно-компенсационную, концы которой закорочены.The dynamic trigger used in the dynamic counter is built as a transistor amplifier, in addition to the resistive divider, an LC circuit is connected to the base of the transistor, the inductance of which contains a working winding and wound on top of it, counter-compensating, the ends of which are shorted.
На чертежах (фигуры с 1 по 15) приведен состав сбоеустойчивой вычислительной системы, его блоков и узлов.The drawings (figures 1 to 15) show the composition of a fail-safe computing system, its blocks and nodes.
На фигуре 1 приведен состав сбоеустойчивой вычислительной системы, где цифрой 1 обозначен системный модуль, цифрой 2 - переключатель каналов, цифрой 3 обозначен блок контроля и управления, цифрами от 4-1 до 4-n обозначены n вычислительных модулей, цифрами от 5-1 до 5-m обозначены m модулей связи, цифрой 6 обозначен таймер, цифрой 7 - ИВЭП и цифрой 8 - перестраиваемый ФСИ, цифрой 9 обозначено ЗУСД, цифрой 10 - формирователь сигнала, цифрой 11 - датчик внешнего воздействия.The figure 1 shows the composition of the fault-tolerant computing system, where the
На фигуре 2 приведен переключатель каналов.Figure 2 shows the channel selector.
На фигуре 3 приведен БКУ, где цифрой от 31-1 до 31-3 обозначены соответственно первый, второй и третий буферные регистры, цифрами от 32-1 до 32-3 обозначены соответственно первая, вторая, третья схемы совпадения, цифрами от 33-1 до 33-3 обозначены соответственно первый, второй, третий триггеры неисправностей, цифрой 34 обозначена контрольная группа логических схем, цифрами от 35-1 до 35-3 обозначены соответственно первый, второй, третий счетчики сбоев, цифрами от 36-1 до 36-3 обозначены соответственно первый, второй, третий триггеры сбоев, и цифрами от 37-1 до 37-3 обозначены соответственно первый, второй, третий элемент «И».The figure 3 shows the BCU, where the numbers from 31-1 to 31-3 indicate the first, second and third buffer registers, respectively, the numbers from 32-1 to 32-3 indicate the first, second, third matching patterns, respectively, by the numbers from 33-1 up to 33-3, respectively, the first, second, third fault triggers are indicated, the
На фигуре 4 приведен состав вычислительного модуля, где цифрой 40 обозначен блок процессора, цифрой 41 - блок запоминающего устройства, цифрой 42 обозначен блок синхронизатора, цифрой 43 - блок связи по магистрали.The figure 4 shows the composition of the computing module, where the
На фигуре 5 приведен состав модуля связи, где цифрой 50 обозначен процессор, цифрой 51 - запоминающее устройство, цифрой 52 обозначено устройство синхронизации, цифрой 53 - устройство связи, цифрой 54 обозначено кодирующее-декодирующее устройство, цифрой 55 - приемопередатчик мультиплексной линии связи.The figure 5 shows the composition of the communication module, where the
На фигуре 6 приведен состав таймера, где цифрой 61 обозначен первый формирователь, цифрой 62 - второй формирователь, цифрой 63 обозначен контрольный формирователь, цифрой 64 - схема контроля, цифрой 65 обозначена схема связи.The figure 6 shows the composition of the timer, where the
На фигуре 7 приведен состав ИВЭП, где цифрой 70 обозначен МПП, а цифрой 71 обозначен МИП.The figure 7 shows the composition of the IWEP, where the
На фигуре 7-1 приведен состав МПП, где цифрами от 71-1 до 71-3 обозначены соответственно первый, второй и третий конверторы, цифрой 72 обозначен БУК, цифрой 73 - блок отключения и цифрой 74 обозначен блок выравнивания.Figure 7-1 shows the composition of the MPP, where the numbers from 71-1 to 71-3 respectively indicate the first, second and third converters, the
На фигуре 7-1-1 приведен состав конвертора, где цифрой 7111 обозначен фильтр, цифрой 7112 - трансформатор, цифрой 7113 обозначен выходной фильтр, цифрой 7114 - преобразователь напряжения в частоту, цифрой 7115 обозначен элемент гальванической развязки, цифрой 7116 - ЧИМ, цифрой 7117 - транзистор-прерыватель.Figure 7-1-1 shows the composition of the converter, where the
На фигуре 7-1-2 приведен состав БУК, где цифрами от 712-1.1 до 712-1.4 обозначены соответственно первый, второй, третий и четвертый частотные счетчики, цифрами от 712-2.1 до 712-2.4 обозначены соответственно первый, второй, третий, четвертый сумматоры, цифрами от 712-3.1 до 712-3.4 обозначены соответственно первая, вторая, третья, четвертая контрольные схемы сравнения, цифрами от 712-4.1 до 712-4.4 обозначены соответственно первый, второй, третий, четвертый триггеры неисправностей, цифрой 712-5 обозначена группа логических элементов, цифрой 712-6 - регистр допуска, цифрой 712-7 обозначен регистр контрольного кода, цифрой 712-8 - контрольный преобразователь напряжения в частоту.The figure 7-1-2 shows the composition of the BUK, where the numbers from 712-1.1 to 712-1.4 respectively indicate the first, second, third and fourth frequency counters, the numbers from 712-2.1 to 712-2.4 respectively indicate the first, second, third, the fourth adders, the numbers from 712-3.1 to 712-3.4 indicate the first, second, third, fourth control comparison circuits, the numbers from 712-4.1 to 712-4.4 respectively indicate the first, second, third, fourth fault triggers, the number 712-5 a group of logical elements is indicated, the number 712-6 is the tolerance register, the number 712- 7 indicates the register of the control code, the number 712-8 - control voltage to frequency converter.
На фигуре 7-1-3 приведен состав фильтра.The figure 7-1-3 shows the composition of the filter.
На фигуре 7-2 приведен модуль импульсного питания.Figure 7-2 shows the pulse power module.
На фигуре 8 приведен перестраиваемый ФСИ, где цифрами от 81-1 до 81-3 обозначены соответственно первый, второй, третий перестраиваемые генераторы импульсов, цифрами от 82-1 до 82-3 обозначены соответственно первый, второй и третий блоки фазирования, цифрой 83 обозначен блок мажоритации.The figure 8 shows the tunable FSI, where the numbers from 81-1 to 81-3 respectively indicate the first, second, third tunable pulse generators, the numbers from 82-1 to 82-3 respectively indicate the first, second and third phasing units, the
На фигуре 9 приведен частотно-импульсный модулятор, где цифрой 91 обозначены последовательно включенные инверторы, цифрой 92 - второй мультиплексор, цифрой 93 - второй счетчик кода частоты, цифрой 94 обозначен второй счетчик частоты, цифрой 95 - вторая схема сравнения, цифрой 96 обозначен второй регистр кода частоты.The figure 9 shows the pulse-frequency modulator, where the
На фигуре 10 приведен состав перестраиваемого генератора импульсов, где цифрой 101 обозначена группа последовательно включенных инверторов, цифрой 102 - второй счетчик кода частоты, цифрой 103 обозначена первая схема сравнения, цифрой 104 - первый счетчик частоты, цифрой 105 обозначен первый регистр кода частоты, цифрой 106 - первый мультиплексор.The figure 10 shows the composition of the tunable pulse generator, where the
На фигуре 10-1 приведен блок синхронизации, где цифрой 1011 обозначен генератор, цифрой 1012 - сдвигающий регистр.Figure 10-1 shows the synchronization block, where the
На фигуре 11 приведен блок фазирования, где цифрой 110 обозначен элемент «И», цифрой 111 - динамический счетчик, цифрой 112 обозначен сдвиговый регистр, цифрой 113 - дешифратор, цифрой 114 обозначен триггер останова, цифрой 115 - триггер пуска, цифрой 116 обозначен мажоритарный элемент, цифрой 117 - триггер привязки, цифрами от 118-1 до 118-f обозначены формирователи синхроимпульсов.The figure 11 shows the phasing unit, where the
На фигуре 12 приведен динамический триггер.The figure 12 shows the dynamic trigger.
На фигуре 13 приведен состав ЗУСД, где цифрой 131 обозначен первый накопитель, цифрой 132 - второй накопитель, цифрой 133-1 и цифрой 133-2 обозначены соответственно первый и второй сумматоры метки времени, цифрой 134-1 и цифрой 134-2 обозначены соответственно первый и второй сумматоры массивов.The figure 13 shows the composition of the ZUSD, where the
На фигуре 14 приведен формирователь сигнала, где цифрой 140 обозначен задающий генератор, цифрой 141 - интервальный счетчик, цифрой 142 обозначен интервальный дешифратор, цифрой 143 - триггер, цифрой 144 обозначен логический элемент, цифрой 145 - регистр санкционированного кода и цифрой 146 обозначен дешифратор кода.Figure 14 shows the signal driver, where the
На фигуре 15 приведен датчик внешнего воздействия.The figure 15 shows the sensor of external influence.
Система может быть реализована следующим образом: каждый канал СМ выполнен как малоразрядная (16-разрядная) вычислительная машина, содержащая процессор на основе БИС 1867ВМ2 и память на БИО 1620РЕ и 1620 РУ.The system can be implemented as follows: each SM channel is designed as a low-bit (16-bit) computer containing a processor based on the BIS 1867VM2 and memory on the BIO 1620PE and 1620 RU.
Блок процессора ВМ реализуется на БИС микропроцессора 1867ВМ6, блок запоминающих устройств, аналогично памяти СМ на БИС серии 1620, блок связи реализуется на специализированных БИС на основе БМК серии 1556 и 1557, а блок синхронизации на основе БИС 1825ВБ2, дополненной БИС на БМК серии 1556 и 1557.The VM processor block is implemented on the 1867ВМ6 microprocessor LSI, the memory block is similar to the SM memory on the 1620 LSI series, the communication block is implemented on specialized LSIs based on the BMC series 1556 and 1557, and the synchronization block is based on the LSI 1825VB2, supplemented by the LSI on the BMC series 1556 and 1557.
МС реализуется на базе микропроцессора 1867ВМ2 с запоминающим устройством на БИС серии 1620, устройством синхронизации, заимствованном из ВМ, устройством связи выполняется на специализированных БИС на БМК серии 1556 и 1557, кодек использует БИС 1825ВВ, а приемопередатчик реализуется на специализированных БИС на основе БМК серии 1537ХМ2.The MS is implemented on the basis of the 1867ВМ2 microprocessor with a memory device on the 1620 Series LSI, a synchronization device borrowed from the VM, the communication device is performed on the specialized LSIs on the BMK series 1556 and 1557, the codec uses the 1825BV LSI, and the transceiver is implemented on specialized LSIs based on the BMK 1537XM2 series .
Таймер, ФСИ, БУК реализуется на БИС 1825ВБ, дополненной специализированными БИС на основе БМК серии 1556 и 1557.The timer, FSI, BUK is implemented on the LSI 1825VB, supplemented by specialized LSIs based on the BMC series 1556 and 1557.
ИВЭП реализуется на дискретных компонентах с использованием микросхемы преобразования напряжения в частоту ADFC32 фирмы Analog Devices или ее аналога.IVEP is implemented on discrete components using an ADFC32 chip from Analog Devices or its analogue.
БКУ и БУК реализуются на специализированных БИС на базе БМК серии 1555 и 1556, причем в БУК дополнительно используется преобразователь напряжения в частоту ADFC32 фирмы Analog Devices или ее аналога.BKU and BUK are implemented on specialized LSIs based on the BMK of the 1555 and 1556 series, and in the BEC the voltage converter to frequency ADFC32 of Analog Devices or its analogue is additionally used.
Динамический триггер реализуется на транзисторе типа П16 или аналогичном и дискретных элементах (резисторах, конденсаторах и индуктивности с обмотками на ферритовом кольце).A dynamic trigger is implemented on a P16 transistor or similar and discrete elements (resistors, capacitors and inductors with windings on a ferrite ring).
Система работает следующим образом.The system operates as follows.
Каждый цикл работы, задаваемый таймером, процессоры системного модуля запускают модули на выполнение тестов, по результатам выполнения которых задают в соответствующие регистры ИВЭП, ФСИ и синхронизаторов управляющие коды. В конце каждого цикла происходит сравнение заданных значений с контрольными известными кодами, значение которых устанавливается при включении системы путем занесения фиксированных кодов в соответствующие регистры и счетчики, значение которых корректируется по результатам тестов модулей. При несовпадении выданных каналами системного модуля кодов включается триггер неисправности соответствующего канала. В соответствии с сигналами неисправности процессоров переключатель каналов подключает к общесистемной магистрали исправный канал СМ, который берет на себя управление на очередной цикл работы, а в МПП ИВЭП к блоку выравнивания подключается исправный конвертор. Кроме того, СМ, сравнивания результаты вычислений ВМ и МС, решающих одну и ту же задачу, и проводя периодическое тестирование модулей, использует в дальнейшей работе результаты правильно работающего модуля. ИВЭП, ФСИ и таймер имеют внутреннее резервирование с самоконтролем и управлением внутренним резервом, обеспечивающими достоверную информацию на их выходах.Each cycle of work specified by the timer, the processors of the system module start the modules to run tests, according to the results of which they set control codes in the corresponding registers of the IWEP, FSI and synchronizers. At the end of each cycle, the set values are compared with known control codes, the value of which is set when the system is turned on by entering fixed codes in the corresponding registers and counters, the value of which is adjusted according to the results of unit tests. If the codes issued by the channels of the system module do not match, the malfunction trigger of the corresponding channel is activated. In accordance with the processor malfunction signals, the channel selector connects a working SM channel to the system-wide backbone, which takes control of the next cycle of operation, and a working converter is connected to the alignment unit in the MPEC IEP. In addition, SM, comparing the results of computing VMs and MSs that solve the same problem, and conducting periodic testing of modules, uses the results of a correctly working module in future work. IWEP, FSI and timer have internal redundancy with self-control and internal reserve management, providing reliable information at their outputs.
Таким образом, в предлагаемой системе устранены отсеченные недостатки известных решений в части нейтрализации одиночных катастрофических отказов в ее компонентах. Более того, система сохраняет работоспособность при деградации параметров комплектующих элементов из-за старения, изменения температуры окружающей среды и дозовых факторов от действия ионизирующего излучения и система обладает повышенной устойчивостью к внешним электромагнитным излучениям, благодаря применению динамических триггеров в ответственных и наиболее чувствительных к помехам узлах.Thus, in the proposed system, the eliminated shortcomings of the known solutions in terms of neutralizing single catastrophic failures in its components are eliminated. Moreover, the system remains operational during the degradation of the parameters of component parts due to aging, changes in ambient temperature and dose factors from the action of ionizing radiation, and the system has increased resistance to external electromagnetic radiation due to the use of dynamic triggers in critical and most sensitive to interference nodes.
Предлагаемая система успешно может использоваться в системах автоматического управления объектами ракетно-космической техники и робототехническими комплексами, работающими в неблагоприятных внешних условиях и полях электромагнитного и ионизирующего излучения.The proposed system can be successfully used in automatic control systems for rocket and space technology facilities and robotic systems operating in adverse environmental conditions and fields of electromagnetic and ionizing radiation.
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013130119/08A RU2541839C2 (en) | 2013-07-01 | 2013-07-01 | Failure-free computing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013130119/08A RU2541839C2 (en) | 2013-07-01 | 2013-07-01 | Failure-free computing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2013130119A RU2013130119A (en) | 2015-01-10 |
| RU2541839C2 true RU2541839C2 (en) | 2015-02-20 |
Family
ID=53278921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2013130119/08A RU2541839C2 (en) | 2013-07-01 | 2013-07-01 | Failure-free computing system |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2541839C2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2610264C1 (en) * | 2015-10-22 | 2017-02-08 | Межрегиональное общественное учреждение "Институт инженерной физики" | Fault-tolerant memory unit |
| RU2785831C1 (en) * | 2021-06-25 | 2022-12-14 | федеральное государственное бюджетное образовательное учреждение высшего образования "Российский государственный университет им. А.Н. Косыгина (Технологии. Дизайн. Искусство)" | Computing system |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953318A (en) * | 1996-12-04 | 1999-09-14 | Alcatel Usa Sourcing, L.P. | Distributed telecommunications switching system and method |
| US6754206B1 (en) * | 1997-12-04 | 2004-06-22 | Alcatel Usa Sourcing, L.P. | Distributed telecommunications switching system and method |
| RU2444053C1 (en) * | 2010-08-05 | 2012-02-27 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Computer system |
| RU2474868C1 (en) * | 2011-06-23 | 2013-02-10 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Modular computer system |
| RU2477882C2 (en) * | 2011-06-23 | 2013-03-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Adaptive computer system |
-
2013
- 2013-07-01 RU RU2013130119/08A patent/RU2541839C2/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953318A (en) * | 1996-12-04 | 1999-09-14 | Alcatel Usa Sourcing, L.P. | Distributed telecommunications switching system and method |
| US6754206B1 (en) * | 1997-12-04 | 2004-06-22 | Alcatel Usa Sourcing, L.P. | Distributed telecommunications switching system and method |
| RU2444053C1 (en) * | 2010-08-05 | 2012-02-27 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Computer system |
| RU2474868C1 (en) * | 2011-06-23 | 2013-02-10 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Modular computer system |
| RU2477882C2 (en) * | 2011-06-23 | 2013-03-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Adaptive computer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2610264C1 (en) * | 2015-10-22 | 2017-02-08 | Межрегиональное общественное учреждение "Институт инженерной физики" | Fault-tolerant memory unit |
| RU2785831C1 (en) * | 2021-06-25 | 2022-12-14 | федеральное государственное бюджетное образовательное учреждение высшего образования "Российский государственный университет им. А.Н. Косыгина (Технологии. Дизайн. Искусство)" | Computing system |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2013130119A (en) | 2015-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7797575B2 (en) | Triple voting cell processors for single event upset protection | |
| CN100555235C (en) | The N-modular redundancy voting system | |
| CN103850802B (en) | Based on electronic controller and the FADEC system of time triggered agreement TTP/C bus | |
| CN108255123B (en) | Train LCU control equipment based on two software and hardware voting | |
| Kamenskikh et al. | Features that provide fault tolerance of self-synchronizing circuits | |
| RU2013133614A (en) | FREE PLATFORM INERTIAL NAVIGATION SYSTEM | |
| RU2541839C2 (en) | Failure-free computing system | |
| RU2564626C2 (en) | Highway-modular computer system | |
| JP5925507B2 (en) | Data collation device, collation method, and security system using the same | |
| RU2536434C2 (en) | Computer system | |
| Jeppesen et al. | Enhancing functional safety in FPGA‐based motor drives | |
| RU2473113C1 (en) | Self-organising computer system | |
| WO2018066124A1 (en) | Fault tolerant system | |
| CN108009047B (en) | Dual-computer hot standby model and implementation method | |
| RU2444053C1 (en) | Computer system | |
| CN115687230A (en) | Arrow-mounted triple-modular redundancy computer system | |
| RU2474868C1 (en) | Modular computer system | |
| US9378102B1 (en) | Safety hardware and/or software fault tolerance using redundant channels | |
| Hayek et al. | Design and implementation of an FPGA-based 1oo4-architecture for safety-related system-on-chips | |
| RU2347264C2 (en) | Three-element majority device of reservation | |
| RU2512890C1 (en) | Redundant source of current | |
| RU2453079C2 (en) | Apparatus for controlling and backing up information system | |
| RU2477882C2 (en) | Adaptive computer system | |
| RU2634189C1 (en) | Multi-channel self-diagnosed computer system with reserve substitution and method of improving its fault-tolerance (versions) | |
| Blyudov | On the synthesis of test equipment for modulo codes with summation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160702 |