RU2444053C1 - Computer system - Google Patents
Computer system Download PDFInfo
- Publication number
- RU2444053C1 RU2444053C1 RU2010133014/08A RU2010133014A RU2444053C1 RU 2444053 C1 RU2444053 C1 RU 2444053C1 RU 2010133014/08 A RU2010133014/08 A RU 2010133014/08A RU 2010133014 A RU2010133014 A RU 2010133014A RU 2444053 C1 RU2444053 C1 RU 2444053C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- outputs
- input
- output
- module
- Prior art date
Links
Images
Landscapes
- Hardware Redundancy (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано для создания вычислительных систем, к которым предъявляются повышенные требования по надежности при длительной работе в неблагоприятных внешних условиях (внешние механические, электромагнитные и ионизирующие воздействия).The invention relates to computer technology and can be used to create computer systems that are subject to increased reliability requirements for prolonged operation in adverse environmental conditions (external mechanical, electromagnetic and ionizing effects).
Известна трехканальная вычислительная система (АС №1156273), содержащая в каждом канале внешнее устройство и вычислительное устройство, информационный выход которого подключен к первому входу первого мажоритарного элемента и к первому входу первого элемента сравнения всех каналов. Второй вход первого элемента сравнения соединен с выходом первого мажоритарного элемента и со входом внешнего устройства, выход которого подключен к первому информационному входу второго мажоритарного элемента всех каналов, второй и третий информационные входы которого соединены соответственно со вторым и третьим информационными входами вторых мажоритарных элементов других каналов и с выходами внешних устройств соответственно. Выход второго мажоритарного элемента подключен к первому входу второго элемента сравнения и к первому входу вычислительного устройства. Второй вход второго элемента сравнения соединен с первым входом второго мажоритарного элемента, а выход - с выводом связи.Known three-channel computing system (AS No. 1156273), containing in each channel an external device and a computing device, the information output of which is connected to the first input of the first majority element and to the first input of the first comparison element of all channels. The second input of the first comparison element is connected to the output of the first majority element and to the input of an external device, the output of which is connected to the first information input of the second majority element of all channels, the second and third information inputs of which are connected to the second and third information inputs of the second majority elements of other channels and with the outputs of external devices, respectively. The output of the second majority element is connected to the first input of the second comparison element and to the first input of the computing device. The second input of the second comparison element is connected to the first input of the second majority element, and the output to the communication output.
В каждом канале содержится также регистр номера канала, четыре блока анализа, группа элементов И, контрольный регистр и элемент ИЛИ, выход которого подключен ко входу прерывания вычислительного устройства. Первый вход контрольного регистра соединен с выходом последовательной передачи информации вычислительного устройства.Each channel also contains a channel number register, four analysis units, a group of AND elements, a control register and an OR element, the output of which is connected to the interrupt input of a computing device. The first input of the control register is connected to the output of the serial transmission of information of the computing device.
Входы контрольного регистра соединены с выходами группы элементов И. Вторые выходы соединены со входами элемента ИЛИ. Кроме того, каждый канал содержит элемент НЕ, а каждый блок анализа выполнен в виде дешифратора, связанного входами с выходами элементов сравнения. Это известное устройство благодаря установке мажоритарных элементов в выходных информационных шинах вычислителей обеспечивает нейтрализацию неисправности, возникающей в одном из каналов при правильной работе двух других каналов. Кроме того, благодаря введению схем сравнения, подключенных к связям внешних устройств, обеспечивается обнаружение неправильной работы одного из них по отличию его информации от двух других, что позволяет диагностировать отказы внешних устройств путем анализа состояний контрольного регистра вычислительным устройством. Эти свойства являются достаточно положительными. Особенно важным является нейтрализация неисправности в одном из каналов вычислительного устройства.The inputs of the control register are connected to the outputs of the group of elements I. The second outputs are connected to the inputs of the element OR. In addition, each channel contains a NOT element, and each analysis unit is designed as a decoder associated with the inputs and outputs of the comparison elements. This known device, thanks to the installation of the majority elements in the output information buses of the computers, ensures the neutralization of the malfunction that occurs in one of the channels during the correct operation of the other two channels. In addition, thanks to the introduction of comparison circuits connected to the connections of external devices, it is possible to detect the malfunction of one of them by distinguishing its information from the other two, which allows diagnosing failures of external devices by analyzing the states of the control register by a computing device. These properties are quite positive. It is especially important to neutralize a malfunction in one of the channels of a computing device.
В то же время после возникновения неисправности в одном из каналов надежность дальнейшей работы системы резко снижается, так как возникновение неисправности в любом из двух оставшихся исправными вычислительных устройств приводит к полной неработоспособности системы.At the same time, after the occurrence of a malfunction in one of the channels, the reliability of further operation of the system decreases sharply, since the occurrence of a malfunction in any of the two remaining computing devices in good working order leads to a complete inoperability of the system.
Это происходит потому, что интенсивность отказа в двух каналах в два раза больше, чем у одноканального вычислителя. Целесообразно максимально полно использовать имеющуюся избыточность в виде двух дополнительно введенных каналов для сохранения работоспособности системы после возникновения второй неисправности.This is because the failure rate in two channels is twice as high as that of a single-channel computer. It is advisable to make full use of the existing redundancy in the form of two additional channels introduced to maintain the system after the second malfunction.
Задача сохранения работоспособности системы при возникновении двух неисправностей в системе частично решена в РЕЗЕРВИРОВАННОМ ВЫЧИСЛИТЕЛЬНОМ УСТРОЙСТВЕ (АС №1200292). В данном устройстве для повышения надежности между блоками памяти и процессора введен коммутатор, переключающий блоки по сигналам встроенных устройств оперативного контроля.The task of maintaining the system’s operability in the event of two malfunctions in the system is partially solved in the RESERVED COMPUTER DEVICE (АС №1200292). In this device, to increase reliability between the memory blocks and the processor, a switch is introduced that switches the blocks according to the signals of the built-in operational control devices.
Общим недостатком известных вычислительных устройств является то, что как для работы схем мажоритации, так и для работы коммутатора, переключающего блоки в процессе работы, требуется синхронная и синфазная работа всех каналов устройства, что обеспечивается введением единого генератора синхроимпульсов. При такой реализации резервирования отказ этого генератора приводит к отказу устройства в целом, кроме того, наличие временного рассогласования одноименных сигналов разных каналов резервированного устройства требует снижения быстродействия с целью учета межканальных рассогласований, вызванных некоторыми отличиями задержек элементов разных каналов. Более того, в процессе работы вычислительной системы под влиянием температуры и особенно из-за воздействия внешнего ионизирующего излучения, например космического пространства, происходит деградация параметров электрорадиоизделий (ЭРИ), учесть которую при проектировании невозможно. Наиболее полно задача повышения надежности устройств, работающих при внешних неблагоприятных воздействиях, решена в прототипе - МОДУЛЬНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ (АС №747326), наиболее близкой к заявляемой системе. Известная система содержит несколько функциональных модулей, а именно вычислительные модули и модули связи с внешними подсистемами, работающие независимо друг от друга на собственной частоте синхронизации. Для обеспечения взаимодействия между модулями все они подключены к общесистемной магистрали. Для организации обменов по магистрали и управления работой функциональных модулей в систему введен центральный модуль управления (системный модуль), управляющий взаимодействием модулей по общесистемной магистрали.A common disadvantage of known computing devices is that both the operation of majorization schemes and the operation of the switch that switches the blocks during operation require synchronous and in-phase operation of all channels of the device, which is ensured by the introduction of a single clock generator. With this implementation of redundancy, the failure of this generator leads to the failure of the device as a whole, in addition, the presence of a temporary mismatch of the same signals of different channels of the redundant device requires a decrease in speed in order to take into account inter-channel mismatches caused by some differences in the delays of elements of different channels. Moreover, during the operation of a computer system under the influence of temperature, and especially due to the influence of external ionizing radiation, for example, outer space, the degradation of the parameters of electric radio products (ERI) occurs, which cannot be taken into account during design. The most complete task of improving the reliability of devices operating under external adverse influences is solved in the prototype - MODULAR COMPUTER SYSTEM (AS No. 747326), which is closest to the claimed system. The known system contains several functional modules, namely, computing modules and communication modules with external subsystems, working independently from each other at their own synchronization frequency. To ensure interoperability between the modules, they are all connected to a system-wide backbone. To organize exchanges along the highway and control the operation of functional modules, a central control module (system module) has been introduced into the system, which controls the interaction of the modules along the system-wide highway.
Системный модуль периодически контролирует работоспособность функциональных модулей и может в случае снижения их быстродействия из-за деградации параметров послать команду в устройства синхронизации выбранного функционального модуля на изменение тактовой частоты, что обеспечивает адаптацию модулей системы к деградации параметров и ЭРИ, тем самым повышает надежность функционирования системы при работе в неблагоприятных условиях.The system module periodically monitors the operability of functional modules and can, in the event of a decrease in their performance due to degradation of parameters, send a command to the synchronization devices of the selected functional module to change the clock frequency, which ensures adaptation of the system modules to degradation of parameters and EMI, thereby increasing the reliability of the system work in adverse conditions.
В то же время такая система, несмотря на ряд очевидных достоинств, имеет недостаток, который заключается в наличии центрального модуля, управляющего общесистемной магистралью. Такое построение системы приводит к отказу системы при возникновении отказа в центральном модуле.At the same time, such a system, despite a number of obvious advantages, has the disadvantage of having a central module that manages the system-wide backbone. Such a construction of the system leads to a failure of the system when a failure occurs in the central module.
С целью повышения надежности работы путем сохранения работоспособности центрального модуля при возникновении отказов в его оборудовании предлагается ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА, содержащая несколько функциональных модулей, а именно К вычислительных модулей, и М модулей связи, центральный (системный модуль), устройство контроля и переключатель каналов.In order to increase the reliability of work by maintaining the operability of the central module in the event of a failure in its equipment, a COMPUTER SYSTEM is proposed that contains several functional modules, namely K computing modules, and M communication modules, a central (system module), monitoring device and a channel selector.
Кроме того, в систему введен датчик времени и модуль системного запоминающего устройства.In addition, a time sensor and a system storage module are introduced into the system.
На фиг.1 приведена структурная схема вычислительной системы, где цифрой 1 обозначен системный модуль, цифрами от 2-1 до 2-к обозначены К вычислительных модуля, цифрами от 3-1 до 3-м обозначены М модулей связи, цифрой 4 обозначено системное запоминающее устройство, цифрой 5 обозначено устройство контроля, цифрой 6 обозначен переключатель каналов системного модуля, цифрой 7 обозначен модуль датчика времени. Все модули подключены к двум каналам общесистемной магистрали, которые являются магистральными входами - выходами переключателя каналов, управляющие входы которого подключены к выходам устройства контроля, сигнальный вход которого подключен к сигнальному выходу датчика времени и объединен с сигнальным входом переключателя каналов, информационные входы - выходы которого подключены к входам - выходам системного модуля. Мультиплексные входы - выходы модулей связи являются одноименными входами - выходами системы.Figure 1 shows the structural diagram of a computing system, where the
На фиг.2 приведена структурная схема системного модуля, где цифрами 1, 2 и 3 обозначены процессоры, а цифрой 4 обозначен формирователь синхроимпульсов. Входы - выходы процессоров являются входами - выходами системного модуля, а выходы формирователя синхроимпульсов подключены к синхронизирующим входам процессоров.Figure 2 shows the structural diagram of the system module, where the
На фиг.3 приведена структурная схема вычислительного модуля, где цифрой 1 обозначен процессор, цифрой 2 обозначено запоминающее устройство, цифрой 3 обозначен формирователь синхроимпульсов, а цифрой 4 обозначен блок связи с магистралью.Figure 3 shows the structural diagram of the computing module, where the
Выход процессора объединен с выходом блока связи с магистралью и подключен к входу запоминающего устройства, выход которого подключен к входам процессора и блока связи с магистралью, входы - выходы которого являются входами - выходами модуля.The processor output is combined with the output of the communication unit with the trunk and connected to the input of the storage device, the output of which is connected to the inputs of the processor and the communication unit with the trunk, the inputs and outputs of which are inputs and outputs of the module.
На фиг.4 приведена структурная схема модуля связи, где цифрой 1 обозначен процессор, цифрой 2 обозначено запоминающее устройство, цифрой 3 обозначен формирователь синхроимпульсов, цифрой 4 обозначен блок связи с магистралью, цифрами 5 и 6 обозначены соответственно кодирующе-декодирующее устройство и приемно-передающее устройство мультиплексного канала связи. При этом выход процессора объединен с выходом блока связи с магистралью и подключен к входу запоминающего устройства, выход которого подключен к входу процессора и входу блока связи с магистралью, управляющий выход которого подключен к входу формирователя синхроимпульсов, первая группа выходов которого подключена к синхронизирующим входам процессора, а вторая группа выходов подключена к синхронизирующим входам блока связи с магистралью, мультиплексные входы - выходы которого являются одноименными входами - выходами модуля. Кроме того, информационный выход процессора подключен к входу кодирующе-декодирующего устройства, выход которого подключен к информационному входу процессора, а информационный выход подключен к входу приемно-передающего устройства, у которого мультиплексный вход - выход является мультиплексным входом - выходом модуля, а выход подключен к информационному входу кодирующе-декодирующего устройства, входы-выходы которого являются входами - выходами модуля.Figure 4 shows the structural diagram of the communication module, where the
На фиг.5 приведена структурная схема системного запоминающего устройства, где цифрами 1 и 2 обозначены соответственно первый и второй накопители, цифрой 3 обозначен блок связи с магистралью, цифрой 4 обозначен формирователь синхроимпульсов. При этом первый и второй выходы блока связи с магистралью подключены соответственно к входам первого и второго накопителей, выходы которых подключены к соответствующим входам блока связи с магистралью, управляющий выход которого подключен к входу формирователя синхроимпульсов, выходы которого подключены к синхронизирующим входам блока связи с магистралью, входы - выходы которого являются входами - выходами модуля.Figure 5 shows the structural diagram of a system storage device, where the
На фиг.6 приведена структурная схема устройства контроля, где цифрами 1, 2 и 3 обозначены первый, второй и третий регистры контрольных кодов, цифрой 4 обозначен счетчик контрольного кода, цифрами 5, 6 и 7 обозначены соответственно первая, вторая и третья схемы сравнения. При этом группы входов регистров контрольных кодов являются входами устройства, а их выходы являются первой группой входов соответствующих схем сравнения, вторые группы входов которых подключены к выходам счетчика, сигнальный вход которого является сигнальным входом устройства, а выходы схем сравнения являются выходами устройства.Figure 6 shows the structural diagram of the control device, where the
На фиг.7 приведена структурная схема переключателя каналов, где цифрами 1 и 2 обозначены первая и вторая группы мультиплексоров, три группы информационных входов - выходов которых являются соответствующими входами-выходами переключателя, а магистральные входы - выходы мультиплексоров являются одноименными входами - выходами переключателя и соответствующими входами - выходами первого и второго каналов общесистемной магистрали. Кроме того, переключатель содержит первую и вторую группы элементов И, ИЛИ, НЕ, обозначенные соответственно цифрами 3 и 4. Цифрами 5, 6 и 7 обозначены соответственно первый, второй и третий триггеры.Figure 7 shows the structural diagram of the channel selector, where the
Входы мультиплексоров являются входами переключателя каналов, а их входы - выходы являются входами - выходами каналов магистрали. Информационные входы триггеров являются управляющими входами переключателя, а стробирующие входы триггеров являются сигнальным входом переключателя. При этом выходы триггеров подключены к входам групп элементов И, ИЛИ, НЕ, управляющих соответственно первой и второй группами мультиплексоров по следующей логике:The inputs of the multiplexers are the inputs of the channel selector, and their inputs - outputs are the inputs - outputs of the trunk channels. The trigger information inputs are the control inputs of the switch, and the gate strobe inputs are the signal input of the switch. In this case, the trigger outputs are connected to the inputs of the groups of AND, OR, NOT elements, controlling the first and second groups of multiplexers, respectively, according to the following logic:
Если обозначить информационные входы мультиплексоров, соответствующие выходам трех каналов системного модуля как И1, И2 и И3, а связи с первым и вторым каналами магистрали обозначить соответственно M1 и М2, а выходы триггеров неисправности H1, H2 и Н3 (прямые), jH1, JH2 и jH3 (инверсные), то логика работы комбинационных элементов описывается следующими выражениями:If the information inputs of the multiplexers corresponding to the outputs of the three channels of the system module are designated as I1, I2 and I3, and the connections with the first and second channels of the trunk are designated M1 and M2, respectively, and the outputs of the fault triggers H1, H2 and H3 (direct), jH1, JH2 and jH3 (inverse), then the logic of the combination elements is described by the following expressions:
M1=(И1∧jH1)∨(И3∧H1)∨(И1∧(Н2∧Н3))∨И1∧(Н1∧(Н2∧Н3));M1 = (И1∧jH1) ∨ (И3∧H1) ∨ (И1∧ (Н2∧Н3)) ∨И1∧ (Н1∧ (Н2∧Н3));
М2=(И2∧jH2)∨(И3∧(И3∧H2)∨И2∧(Н1∧Н3)∨И1∧(Н1∧Н2∧Н3).М2 = (И2∧jH2) ∨ (И3∧ (И3∧H2) ∨И2∧ (Н1∧Н3) ∨И1∧ (Н1∧Н2∧Н3).
На фиг.8 приведена структурная схема формирователя синхроимпульсов, где цифрой 1 обозначен задающий генератор, цифрой 2 обозначен элемент И, к первому входу которого подключен выход задающего генератора, цифрой 3 обозначен сдвиговый регистр, цифрами 4 и 5 обозначены первый и второй дешифраторы, а цифрами 5 и 6 обозначены первая и вторая группы триггеров-формирователей, выходы которых являются выходами формирователя, управляющий вход которого является дополнительным входом первого дешифратора, выходы которого подключены к входам триггеров-формирователей, а входы подключены к выходам сдвигового регистра, которые подключены также к входам второго дешифратора, выход которого подключен ко второму входу элемента И, выход которого подключен к входу сдвигового регистра. Первый дешифратор формирует запускающие и сбрасывающие сигналы на триггеры-формирователи, т.е. определяет временное положение каждого синхроимпульса в такте работы соответствующего модуля. Такт задается вторым дешифратором, причем сетка синхроимпульсов может перестраиваться по управляющему сигналу, поступающему на дополнительный вход первого дешифратора, благодаря чему может изменяться быстродействие и временная диаграмма работы модуля в целом или отдельных его узлов.Fig. 8 shows a block diagram of a clock generator, where the
Система работает следующим образом:The system works as follows:
Входная информация с датчиковых подсистем поступает на обработку через модули связи. Вычислительные модули, получив входные данные, проводят расчеты и, сформировав циклические массивы, необходимые для организации повторного счета при проведении режима восстановления, направляют их в один из накопителей системного запоминающего устройства, а рассчитанные массивы управляющей информации направляют в модули связи, откуда они передаются в исполнительные подсистемы.Input information from the sensor subsystems is processed through communication modules. The computing modules, having received the input data, carry out the calculations and, having formed the cyclic arrays necessary for organizing the re-counting during the recovery mode, send them to one of the system memory drives, and the calculated control information arrays are sent to the communication modules, from where they are transferred to the executive subsystems.
Каждый цикл работы, задаваемый меткой времени, процессоры системного модуля выдают результаты контрольного теста в соответствующие процессорам регистры контрольных кодов. По заднему фронту сигнала метки времени происходит сравнение выданных результатов с контрольным заранее известным кодом, значение которого устанавливается при включении системы путем занесения фиксированного кода в счетчик контрольного кода, значение которого увеличивается на единицу по приходу переднего фронта каждой метки времени. При несовпадении выданного процессором кода с кодом счетчика включается триггер неисправности соответствующего канала. В соответствии с сигналами неисправности процессоров переключатель каналов подключает к общесистемной магистрали исправный процессор, который берет на себя управление на очередной цикл работы.Each cycle of work specified by a time stamp, the processors of the system module give the results of the control test to the registers of control codes. On the trailing edge of the timestamp signal, the results are compared with the control code known in advance, the value of which is set when the system is turned on by entering a fixed code into the counter of the control code, the value of which increases by one upon the arrival of the leading edge of each timestamp. If the code issued by the processor does not match the counter code, the malfunction trigger of the corresponding channel is activated. In accordance with the processor malfunction signals, the channel switch connects to the system-wide trunk a healthy processor, which takes control of the next cycle of work.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010133014/08A RU2444053C1 (en) | 2010-08-05 | 2010-08-05 | Computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010133014/08A RU2444053C1 (en) | 2010-08-05 | 2010-08-05 | Computer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2444053C1 true RU2444053C1 (en) | 2012-02-27 |
Family
ID=45852417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2010133014/08A RU2444053C1 (en) | 2010-08-05 | 2010-08-05 | Computer system |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2444053C1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2541839C2 (en) * | 2013-07-01 | 2015-02-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Failure-free computing system |
| RU2785831C1 (en) * | 2021-06-25 | 2022-12-14 | федеральное государственное бюджетное образовательное учреждение высшего образования "Российский государственный университет им. А.Н. Косыгина (Технологии. Дизайн. Искусство)" | Computing system |
| CN115617739A (en) * | 2022-09-27 | 2023-01-17 | 南京信息工程大学 | Chip based on Chiplet architecture and control method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU849219A1 (en) * | 1979-06-25 | 1981-07-23 | Предприятие П/Я В-2969 | Data processing system |
| SU1290330A2 (en) * | 1985-01-07 | 1987-02-15 | Предприятие П/Я А-3517 | Computer system |
| SU1564625A1 (en) * | 1987-08-10 | 1990-05-15 | Предприятие П/Я А-3361 | Duplex computing system with check |
-
2010
- 2010-08-05 RU RU2010133014/08A patent/RU2444053C1/en active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU849219A1 (en) * | 1979-06-25 | 1981-07-23 | Предприятие П/Я В-2969 | Data processing system |
| SU1290330A2 (en) * | 1985-01-07 | 1987-02-15 | Предприятие П/Я А-3517 | Computer system |
| SU1564625A1 (en) * | 1987-08-10 | 1990-05-15 | Предприятие П/Я А-3361 | Duplex computing system with check |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2541839C2 (en) * | 2013-07-01 | 2015-02-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Failure-free computing system |
| RU2785831C1 (en) * | 2021-06-25 | 2022-12-14 | федеральное государственное бюджетное образовательное учреждение высшего образования "Российский государственный университет им. А.Н. Косыгина (Технологии. Дизайн. Искусство)" | Computing system |
| CN115617739A (en) * | 2022-09-27 | 2023-01-17 | 南京信息工程大学 | Chip based on Chiplet architecture and control method |
| CN115617739B (en) * | 2022-09-27 | 2024-02-23 | 南京信息工程大学 | Chip based on Chiplet architecture and control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2333528C2 (en) | Computer-controlled fail-safe system | |
| ATE162898T1 (en) | ERROR-TOLERANT COMPUTER SYSTEM. | |
| RU2527191C1 (en) | Backed-up multichannel computer system | |
| JP2015069270A (en) | Fault tolerant system | |
| RU2444053C1 (en) | Computer system | |
| JP5925507B2 (en) | Data collation device, collation method, and security system using the same | |
| JP6556373B2 (en) | Fault tolerant system | |
| JPH0454411B2 (en) | ||
| US6055660A (en) | Method for identifying SMP bus transfer errors | |
| RU2473113C1 (en) | Self-organising computer system | |
| RU2460121C1 (en) | Backed-up dual-processor computer system | |
| RU2474868C1 (en) | Modular computer system | |
| RU2347264C2 (en) | Three-element majority device of reservation | |
| RU2477882C2 (en) | Adaptive computer system | |
| RU2541839C2 (en) | Failure-free computing system | |
| RU2564626C2 (en) | Highway-modular computer system | |
| RU2453079C2 (en) | Apparatus for controlling and backing up information system | |
| RU2580791C2 (en) | Device for majority selection of signals (3 versions) | |
| SU1054919A2 (en) | Device for automatic switching of telegraph communication channels | |
| JPH04260238A (en) | Frequency deviation detector for clock | |
| JP5604799B2 (en) | Fault tolerant computer | |
| RU2047899C1 (en) | Method providing fault-tolerance of computing systems | |
| KR200204972Y1 (en) | Apparatus for hardware error detection using idle high-way channel in data processing system | |
| SU1134940A1 (en) | Device for checking synchronization units | |
| SU1173553A2 (en) | Redundancy counter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20161117 |
|
| PD4A | Correction of name of patent owner |