RU2515124C1 - Method of making transistor microwave ldmos structure - Google Patents
Method of making transistor microwave ldmos structure Download PDFInfo
- Publication number
- RU2515124C1 RU2515124C1 RU2012148158/28A RU2012148158A RU2515124C1 RU 2515124 C1 RU2515124 C1 RU 2515124C1 RU 2012148158/28 A RU2012148158/28 A RU 2012148158/28A RU 2012148158 A RU2012148158 A RU 2012148158A RU 2515124 C1 RU2515124 C1 RU 2515124C1
- Authority
- RU
- Russia
- Prior art keywords
- substrate
- source
- gate
- cells
- polysilicon
- Prior art date
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
Изобретение относится к электронной полупроводниковой технике, в частности к методам изготовления мощных кремниевых СВЧ LDMOS (Lateral Diffused Metal Oxide Semiconductor) транзисторных структур и приборов в целом, и может быть использовано для создания на их основе радиоэлектронной аппаратуры нового поколения.The invention relates to electronic semiconductor technology, in particular to methods for manufacturing high-power silicon microwave LDMOS (Lateral Diffused Metal Oxide Semiconductor) transistor structures and devices in general, and can be used to create a new generation of electronic equipment on their basis.
Известен способ изготовления фирмой «Philips Semiconductors» мощного кремниевого СВЧ LDMOS транзистора 4-го поколения типа BLF 2022-90 с диапазоном рабочих частот до 2,0…2,2 ГГц и уровнем отдаваемых в нагрузку мощностей до 90 Вт [1], выбранный в качестве аналога, включающий: создание сквозных истоковых р+-перемычек в высокоомном эпитаксиальном p--слое исходной кремниевой p-p+-подложки; выращивание подзатворного диэлектрика толщиной 480 Å на лицевой поверхности р--слоя подложки, нанесение на подзатворный диэлектрик слоя поликремния и легирование его фосфором; формирование из слоя поликремния методом фотолитографии электродов затвора элементарных ячеек в виде узких (0,82 мкм) продольных зубцов прямоугольного сечения протяженностью 330 мкм; создание в высокоомном р--слое подложки р-карманов, трехступенчатых слаболегированных n--областей стока и высоколегированных n+-областей стока и истока элементарных ячеек посредством внедрения в подложку соответственно ионов бора, фосфора и мышьяка при использовании в качестве защитной маски поликремниевых электродов затвора и слоев фоторезиста и последующего диффузионного перераспределения внедренных в подложку примесей; осаждение толстого (0,8…1,0 мкм) межслойного диэлектрика на лицевую поверхность подложки и вскрытие в нем методом фотолитографии контактных окон над поликремниевыми затворными зубцами, истоковыми p+-перемычками и высоколегированными n+-областями стока и истока элементарных ячеек; формирование металлических экранов, электродов стока, истока и шунтирующих прослоек поликремниевых затворных зубцов элементарных ячеек методом фотолитографии из трехслойного покрытия Ti(0,08 MKM)/TiW(0,14 мкм)/ Au(1,24 мкм) на лицевой поверхности подложки и общего металлического электрода истока транзисторной структуры на ее тыльной стороне.A known method of manufacturing by Philips Semiconductors a high-power silicon microwave LDMOS transistor of the 4th generation type BLF 2022-90 with a range of operating frequencies up to 2.0 ... 2.2 GHz and the level of power transferred to the load up to 90 W [1], selected in as an analogue, including: the creation of end-to-end source p + jumpers in a high-resistance epitaxial p - layer of the initial silicon p - p + substrate; growing a gate dielectric with a thickness of 480 Å on the front surface of the p - layer of the substrate, applying a layer of polysilicon on the gate dielectric and doping it with phosphorus; the formation of a polysilicon layer by photolithography of the gate electrode of the unit cells in the form of narrow (0.82 μm) longitudinal teeth of rectangular cross section with a length of 330 μm; creation in the high-resistance p - layer of the p-pocket substrate, three-stage lightly doped n - -regions of the drain and high-doped n + -regions of the drain and the source of unit cells by introducing boron, phosphorus and arsenic ions into the substrate, respectively, using a shutter polysilicon electrode as a protective mask and layers of photoresist and subsequent diffusion redistribution of impurities embedded in the substrate; deposition of a thick (0.8 ... 1.0 μm) interlayer dielectric on the front surface of the substrate and opening in it by photolithography of contact windows above the polysilicon gate teeth, source p + jumper wires and highly doped n + regions of the drain and the source of unit cells; the formation of metal screens, drain electrodes, source and shunt layers of polysilicon gate teeth of unit cells by photolithography from a three-layer coating Ti (0.08 MKM) / TiW (0.14 μm) / Au (1.24 μm) on the front surface of the substrate and the total a metal electrode of the source of the transistor structure on its back side.
Реализация способа-аналога в промышленном производстве из-за необходимости вскрытия узких (~0,25…0,3 мкм) протяженных (330 мкм) контактных окон в толстом одноуровневом межслойном диэлектрике над поликремниевыми затворными зубцами элементарных ячеек и последующего их шунтирования золотым покрытием (Ti/TiW/Au) требует наличия прецизионного технологического оборудования и эксклюзивных технологических процессов с субмикронными проектными нормами, которые отсутствуют у большинства возможных потенциальных разработчиков и изготовителей приборов данного класса. Это основной недостаток способа-аналога.The implementation of the analogue method in industrial production due to the need to open narrow (~ 0.25 ... 0.3 μm) extended (330 μm) contact windows in a thick single-level interlayer dielectric over polysilicon gate teeth of the unit cells and their subsequent shunting with a gold coating (Ti / TiW / Au) requires precision technological equipment and exclusive technological processes with submicron design standards that are absent from most potential potential developers and manufacturers of instrumentation in this class. This is the main disadvantage of the analogue method.
В качестве прототипа выбран усовершенствованный фирмой NXP способ изготовления мощных кремниевых СВЧ LDMOS транзисторов шестого и последующих поколений [2] с диапазоном рабочих частот до 3,6 ГГц, уровнем отдаваемых в нагрузку мощностей до 150 Вт, коэффициентом усиления по мощности Кур=10…14 дБ, коэффициентом полезного действия стоковой цепи ηс=48…55%, достигнутых за счет снижения минимального топологического размера транзисторной структуры по сравнению с аналогом с 0,35 мкм до 0,14 мкм, уменьшения шага элементарной транзисторной ячейки с 32,6 до 25 мкм, уменьшения величины выходной емкости, приходящейся на единицу протяженности затвора (ширины канала) в 1,6…2,0 раза и внесения в технологический маршрут аналога следующих изменений: уменьшения толщины подзатворного диэлектрика с 480 Å до 250 Å; затворных зубцов ячеек с 0,82 мкм до 0,3…0,4 мкм; шунтирования поликремниевых затворных зубцов элементарных ячеек силицидом кобальта (CoSi2) вместо золотого покрытия Ti/TiW/Au; создания экранирующих электродов транзисторных ячеек из вольфрама, а не из золотого покрытия Ti/TiW/Au;As a prototype, a method of manufacturing high-power silicon microwave LDMOS transistors of the sixth and subsequent generations [2] with an operating frequency range up to 3.6 GHz, a level of power output to a load of up to 150 W, a power gain K ur = 10 ... 14 dB, the efficiency of the drain circuit η c = 48 ... 55%, achieved by reducing the minimum topological size of the transistor structure compared with the analogue from 0.35 μm to 0.14 μm, reducing the step of the elementary transistor cell from 32.6 to 25 mk , Reduce the amount of output capacitance per unit gate length (channel width) of 1.6 ... 2.0 times and entering a processing route analog of the following modifications: reduction in gate dielectric thickness from 480 Å to 250 Å; gate teeth of cells from 0.82 microns to 0.3 ... 0.4 microns; shunting of polysilicon gate teeth of elementary cells with cobalt silicide (CoSi 2 ) instead of the gold coating Ti / TiW / Au; creating shielding electrodes of transistor cells from tungsten, and not from a gold coating Ti / TiW / Au;
заменой остродефицитной и дорогостоящей двухуровневой золотой металлизации на более доступную и менее дорогостоящую пятиуровневую металлизацию алюминий-медь при формировании электродов стока и истока транзисторных ячеек и общих шин стока и затвора транзисторной структуры; формирования вместо одноуровневого более толстого четырех-пятиуровневого межслойного диэлектрика на лицевой поверхности подложки.replacing the scarce and expensive two-level gold metallization with a more affordable and less expensive five-level aluminum-copper metallization in the formation of drain electrodes and the source of transistor cells and common drain and gate buses of the transistor structure; formation instead of a single-level thicker four-five-level interlayer dielectric on the front surface of the substrate.
Выполнение перечисленных выше нововведений предъявляет еще более жесткие требования по сравнению с аналогом к прецизионности используемого технологического оборудования и минимальным топологическим размерам разрабатываемой транзисторной структуры, поэтому реализация способа-прототипа в промышленном производстве для многих возможных потенциальных производителей мощных кремниевых СВЧ LDMOS транзисторов с диапазоном рабочих частот до 3,0…3,6 ГГц становится крайне проблематичной. Это основной недостаток способа-прототипа. Кроме того, выполнение в транзисторной структуре прототипа вместо многоступенчатых одноступенчатых слаболегированных n--областей стока элементарных ячеек приводит к повышенной напряженности электрического поля в стоковой части структуры и по этой причине не позволяет реализовать пробивные напряжения стокового p-n перехода свыше 65…70 В, а следовательно обеспечить возможность работы прибора при напряжениях питания по стоку свыше 28…32 В и повысить таким образом величину отдаваемой им в нагрузку мощности. Это второй серьезный недостаток способа-прототипа.The implementation of the above innovations imposes even more stringent requirements in comparison with the analogue for the precision of the used technological equipment and the minimum topological dimensions of the developed transistor structure, therefore, the implementation of the prototype method in industrial production for many potential manufacturers of high-power silicon LDMOS microwave transistors with a frequency range of up to 3 , 0 ... 3.6 GHz is becoming extremely problematic. This is the main disadvantage of the prototype method. In addition, the implementation in the transistor structure of the prototype instead of multi-stage single-stage lightly doped n - regions of the drain of elementary cells leads to increased electric field strength in the drain part of the structure and for this reason does not allow to realize breakdown voltage of the drain pn junction above 65 ... 70 V, and therefore provide the ability of the device to operate at supply voltages over the drain of more than 28 ... 32 V and thus increase the amount of power given to them by the load. This is the second serious disadvantage of the prototype method.
Технический результат настоящего изобретения - создание базового процесса изготовления СВЧ LDMOS структур и на их основе мощных кремниевых СВЧ LDMOS транзисторов с диапазоном рабочих частот до 3,0…3,6 ГГц на более доступном и менее дорогостоящем технологическом оборудовании, сопоставимых с современными зарубежными аналогами по основным параметрам, но способных работать по сравнению с ними при более высоких напряжениях питания по стоку.The technical result of the present invention is the creation of a basic process for the manufacture of microwave LDMOS structures and, based on them, high-power silicon microwave LDMOS transistors with a frequency range of up to 3.0 ... 3.6 GHz on more affordable and less expensive technological equipment, comparable with modern foreign analogues parameters, but capable of working in comparison with them at higher supply voltage voltages.
Технический результат достигается тем, что:The technical result is achieved by the fact that:
в известном способе изготовления транзисторной СВЧ LDMOS структуры, включающем создание сквозных истоковых p+-перемычек элементарных транзисторных ячеек в высокоомном эпитаксиальном p--слое исходной кремниевой р-p++-подложки, выращивание подзатворного диэлектрика на лицевой поверхности подложки, нанесение на подзатворный диэлектрик слоя поликремния и легирование его фосфором, формирование из слоя поликремния методом фотолитографии электродов затвора элементарных ячеек в виде узких продольных зубцов прямоугольного сечения, создание в высокоомном р--слое подложки р-карманов, многоступенчатых слаболегированных n--областей стока и высоколегированных n+-областей стока и истока элементарных ячеек посредством внедрения в подложку ионов бора, фосфора и мышьяка при использовании в качестве защитной маски поликремниевых электродов затвора и слоев фоторезиста и последующего диффузионного перераспределения внедренных в подложку примесей, поэтапное осаждение многоуровневого межслойного диэлектрика на лицевую поверхность подложки и поэтапное вскрытие в нем методом фотолитографии контактных окон над высоколегированными p+-перемычками и истоковыми n+-областями, поликремниевыми электродами затвора и высоколегированными n+-областями стока элементарных ячеек, образование силицидов и полицидов тугоплавких металлов на кремнии и поликремнии во вскрытых окнах, формирование металлических многоуровневых электродов стока и истока, заземленных на исток экранирующих электродов и металлических шин, шунтирующих полицидные затворные зубцы транзисторных ячеек на лицевой поверхности подложки и общего металлического электрода истока транзисторной структуры на ее тыльной стороне, нанесенный на подзатворный диэлектрик поликремний покрывают тугоплавким металлом, высокотемпературным отжигом кремниевой подложки в вакууме, водороде, азоте или какой-либо другой среде формируют полицид тугоплавкого металла на поверхности поликремния, наносят на лицевую сторону подложки защитный слои фоторезиста, методом фотолитографии вскрывают окна в защитном слое фоторезиста, полициде тугоплавкого металла, поликремнии и подзатворном диэлектрике над истоковыми р+-перемычками и прилегающими к ним участками высокоомного p--слоя подложки и формируют таким образом вначале только истоковые боковые грани полицидных электродов затвора транзисторных ячеек, затем через вскрытые окна внедряют в подложку ионы бора, удаляют фоторезист с лицевой поверхности подложки и последующей диффузионной разгонкой внедренной в подложку примеси создают р-карманы элементарных ячеек, далее методом фотолитографии удаляют полицид тугоплавкого металла и поликремний с лицевой поверхности подложки в промежутке между р--карманами транзисторных ячеек и формируют стоковые боковые грани полицидных затворных зубцов и полицидные электроды затвора элементарных ячеек в целом, потом в высокоомном эпитаксиальном р--слое подложки у истоковых и в промежутке между стоковыми боковыми гранями полицидных электродов затвора создают высоколегированные истоковые n+-области и соответственно высоколегированные и многоступенчатые слаболегированные n-области стока элементарных ячеек, после этого в межслойном диэлектрике формируют металлические экранирующие электроды транзисторных ячеек, а полицидные затворные зубцы ячеек точечно шунтируют общими металлическими шинами затвора, сформированными на верхней поверхности многоуровневого межслойного диэлектрика над истоковыми р+-перемычками элементарных ячеек.in a known method of manufacturing a transistor microwave LDMOS structure, including the creation of through source p + jumper wires of elementary transistor cells in a high-resistance epitaxial p - layer of the original silicon p - p ++ substrate, growing a gate dielectric on the face of the substrate, applying a layer to the gate dielectric polysilicon and its doping with phosphorus, the formation of a polysilicon layer by the method of photolithography of the gate electrodes of elementary cells in the form of narrow longitudinal teeth of rectangular cross section, creating f in the high-resistance p - layer of the p-pocket substrate, multistage lightly doped n - -regions of the drain and highly doped n + -regions of the drain and the source of unit cells by introducing boron, phosphorus and arsenic ions into the substrate when using polysilicon gate electrodes and layers of a photoresist and subsequent diffusion redistribution of impurities embedded in the substrate, the phased deposition of a multilevel interlayer dielectric on the front surface of the substrate and the phased opening in it by the photographic method tolithography of contact windows over high-doped p + jumpers and source n + -regions, polysilicon gate electrodes and high-doped n + -regions of runoff of unit cells, the formation of silicides and polycides of refractory metals on silicon and polysilicon in open windows, the formation of multilevel metal drain grounded to the source of the shielding electrodes and metal buses, shunting the polycide gate teeth of transistor cells on the front surface of the substrate and the common metal the source electrode of the transistor structure on its back side, the polysilicon deposited on the gate insulator is coated with a refractory metal, high-temperature annealing of the silicon substrate in vacuum, hydrogen, nitrogen, or some other medium forms a refractory metal polycide on the polysilicon surface, and is applied to the front side photoresist, by photolithography, open the windows in the protective layer of the photoresist, high-melting metal polycide, polysilicon and gate dielectric above the source p + bubbled -peremychkami and the surrounding portions of a high-resistance p - type layer and the substrate are so formed initially only The source side faces polycide gate electrode of transistor cells, then through the opened windows introducing boron ions into the substrate, the photoresist is removed from the front surface of the substrate and subsequent diffusion p-pockets of unit cells are created by distillation of the impurity embedded in the substrate, then the polycide of the refractory metal and polysilicon are removed by photolithography from the front surface of the substrate in the interval between du p - pockets of transistor cells and form the stock side faces of the polycide gate teeth and the polycide gate electrodes of the unit cells as a whole, then in the high-resistance epitaxial p - layer of the substrate at the source and in the gap between the side sides of the polycide gate electrodes create high-doped + -regions and, accordingly, highly doped and multi-stage lightly doped n-regions of the drain of unit cells, after which metal shielding electrons are formed in the interlayer dielectric ektrody transistor cells, a polycide gate tine cells dot shunt common bus bars gate formed on the upper surface of the multi-level interlayer dielectric over the source p + -peremychkami elementary cells.
Сопоставительный анализ с прототипом показывает, что заявляемый способ отличается: принципиально новым подходом к созданию самосовмещенного затворного узла транзисторной LDMOS структуры посредством замены традиционного совместного последовательным раздельным формированием истоковых и стоковых боковых граней полицидных электродов затвора элементарных транзисторных ячеек; созданием р-карманов после формирования только истоковых боковых граней полицидных электродов затвора транзисторных ячеек, а не электродов затвора в целом; формирование полицида тугоплавкого металла посредством нанесения тугоплавкого металла на легированный фосфором поликремний и последующего высокотемпературного отжига кремниевой подложки с тугоплавким металлом в определенной среде на регламентированном формулой изобретения этапе изготовления транзисторной структуры; формированием затворных зубцов элементарных ячеек методом фотолитографии непосредственно из поликремния, прошунтированного полицидом тугоплавкого металла, а не отдельно из поликремния и последующего шунтирования уже сформированных затворных зубцов элементарных ячеек полицидом тугоплавкого металла, как это имеет место в способе-прототипе; точечным шунтированием продольных полицидных затворных зубцов элементарных ячеек общими металлическими шинами затвора, сформированными в определенном месте транзисторной структуры; формированием многоступенчатых слаболегированных n--областей стока элементарных ячеек вместо одноступенчатых в способе-прототипе. Таким образом, заявляемый способ изготовления транзисторной СВЧ LDMOS структуры отвечает критерию изобретения «новизна».Comparative analysis with the prototype shows that the claimed method is different: a fundamentally new approach to creating a self-aligned gate assembly of a transistor LDMOS structure by replacing the traditional joint sequential separate formation of the source and drain side faces of the polycide gate electrodes of the gate of the transistor unit cells; the creation of p-pockets after the formation of only the source side faces of the polycide gate electrodes of the transistor cells, and not the gate electrodes as a whole; the formation of a refractory metal polycide by depositing a refractory metal on phosphorus-doped polysilicon and subsequent high-temperature annealing of a silicon substrate with a refractory metal in a certain medium at the stage of manufacturing a transistor structure regulated by the claims; the formation of the shutter teeth of the unit cells by photolithography directly from polysilicon shunted by the high-melting metal polyside, and not separately from the polysilicon and subsequent shunting of the already formed shut-off teeth of the unit cells by the high-melting metal polycide, as is the case in the prototype method; point-by-side shunting of longitudinal polycide gate teeth of elementary cells by common metal gate buses formed in a specific place of the transistor structure; the formation of multi-stage lightly doped n - -regions of runoff of unit cells instead of single-stage in the prototype method. Thus, the claimed method of manufacturing a transistor microwave LDMOS structure meets the criteria of the invention of "novelty."
Создание в заявляемом способе затворного узла транзисторной СВЧ LDMOS структуры последовательным раздельным формированием истоковых и стоковых боковых граней полицидных электродов затвора элементарных транзисторных ячеек вместо традиционного совместного в прототипе и аналоге, позволяет:The creation in the inventive method of the gate assembly of the transistor microwave LDMOS structure by sequentially separately forming the source and drain side faces of the polycide gate electrodes of the gate of the transistor unit cells instead of the traditional joint in the prototype and analogue allows:
- использовать одни и те же окна, вскрытые в защитном слое фоторезиста, полициде тугоплавкого металла, поликремнии и подзатворном диэлектрике над истоковыми p+-перемычками и прилегающими к ним участками высокоомного эпитаксиального р--слоя подложки для формирования истоковых боковых граней полицидных затворных зубцов элементарных ячеек и одновременного внедрения через них в подложку ионов бора для создания р-карманов элементарных ячеек;- use the same windows opened in the protective layer of the photoresist, refractory metal polysilicon, polysilicon and gate insulator above the source p + jumpers and adjacent sections of the high-resistance epitaxial p - layer of the substrate to form the source side faces of the polycide shutter teeth and simultaneously introducing boron ions through them into the substrate to create p-pockets of unit cells;
- исключить дополнительную фоторезистивную защитную маску при формировании р-карманов элементарных транзисторных ячеек, как это имеет место в прототипе и аналоге;- exclude additional photoresistive protective mask when forming p-pockets of elementary transistor cells, as is the case in the prototype and analogue;
- обычным диффузионным перераспределением примеси бора в р-карманах при повышенной температуре реализовать полностью идентичную прототипу малую (0,3…0,4 мкм) длину индуцированного n-канала элементарных ячеек, необходимую для создания мощных кремниевых СВЧ LDMOS транзисторов с диапазоном рабочих частот до 3,0…3,6 ГГц;- using the usual diffusion redistribution of boron impurities in p-pockets at elevated temperatures, realize the small (0.3 ... 0.4 μm) length of the induced n-channel of unit cells completely identical to the prototype, necessary to create high-power silicon microwave LDMOS transistors with a frequency range of up to 3 , 0 ... 3.6 GHz;
посредством вытравливания методом фотолитографии полицида тугоплавкого металла и поликремния в промежутке между р-карманами элементарных транзисторных ячеек сформировать стоковые боковые грани и полицидные затворные зубцы ячеек в целом, ширина которых лишь незначительно (на величину погрешности совмещения) превышает длину индуцированного n-канала транзисторных ячеек;by etching by means of photolithography of a polycide of a refractory metal and polysilicon in the interval between the p-pockets of the elementary transistor cells to form stock side faces and polycide gate teeth of the cells as a whole, the width of which is only slightly (by the value of the alignment error) exceeds the length of the induced n-channel of transistor cells;
- изготовить практически идентичную прототипу транзисторную СВЧ LDMOS структуру с самосовмещенным затворным узлом на более доступном и менее дорогостоящем технологическом оборудовании при в 5,0…6,0 раз большем по сравнению с прототипом минимальном топологическом размере транзисторной структуры.- to make a transistor microwave LDMOS structure almost identical to the prototype with a self-locking gate assembly on more affordable and less expensive technological equipment at 5.0 ... 6.0 times larger than the prototype minimum topological size of the transistor structure.
Формирование в заявляемом способе полицидных электродов затвора элементарных ячеек посредством нанесения тугоплавкого металла и последующего высокотемпературного отжига кремниевой подложки с тугоплавким металлом в вакууме, водороде, азоте или какой-либо другой среде, позволяет:The formation in the inventive method of polycide electrodes of the shutter of unit cells by applying a refractory metal and subsequent high-temperature annealing of a silicon substrate with a refractory metal in vacuum, hydrogen, nitrogen or any other medium, allows you to:
- образовать слой полицида тугоплавкого металла на всей поверхности легированного фосфором поликремния до создания затворных зубцов элементарных ячеек;- to form a layer of polycide of refractory metal on the entire surface of phosphorus-doped polysilicon to create shutter teeth of the unit cells;
- сформировать затворные зубцы элементарных транзисторных ячеек методом фотолитографии непосредственно из поликремния, покрытого полицидом тугоплавкого металла;- to form the gate teeth of the elementary transistor cells by photolithography directly from polysilicon coated with a polycide refractory metal;
- избежать необходимость во вскрытии контактных окон в межслойном диэлектрике над узкими поликремниевыми затворными зубцами транзисторных ячеек, как это имеет место в прототипе и аналоге при шунтировании поликремниевых электродов затвора полицидами тугоплавких металлов.- to avoid the need for opening the contact windows in the interlayer dielectric above the narrow polysilicon gate teeth of transistor cells, as is the case in the prototype and analog when shunting polysilicon electrodes of the gate with refractory metal polycides.
Точечное шунтирование полицидных продольных затворных зубцов элементарных ячеек в заявляемом способе общей металлической шиной затвора, размещенной на верхней поверхности многоуровнего межслойного диэлектрика над истоковыми p+-перемычками элементарных ячеек, позволяет в зависимости от конкретного значения толщины подзатворного диэлектрика, удельного поверхностного сопротивления затворных зубцов и максимальной рабочей частоты разрабатываемой транзисторной структуры уменьшить шаг элементарной ячейки, уменьшить количество шунтирующих проводников, соединяющих продольные отрезки затвора с общей металлической шиной затвора в каждом затворном зубце и увеличить при этом общую протяженность затворных зубцов до 340…500 мкм и, как результат, реализовать более плотноупакованную транзисторную LDMOS структуру с меньшей площадью и улучшенными энергетическими параметрами.Point shunting of polycide longitudinal gate teeth of elementary cells in the present method with a common metal gate bus located on the upper surface of the multilevel interlayer dielectric above the source p + jumper of the unit cells allows depending on the specific thickness of the gate dielectric, the specific surface resistance of the gate teeth and the maximum surface resistance of the gate teeth frequency of the developed transistor structure to reduce the step of the unit cell, reduce the number of shunts ruyuschih conductors connecting the longitudinal sections with a common gate bus metal gate in each gate tooth and thus increase the overall length of the teeth of the gate 340 ... 500 microns, and as a result, realize more densely packed LDMOS transistor structure with a smaller area and improved power parameters.
Формирование в заявляемом способе многоступенчатых слаболегированных n--областей стока элементарных ячеек вместо одноступенчатых в способе-прототипе, позволяет:The formation in the inventive method of multi-stage lightly doped n - -regions of runoff of unit cells instead of single-stage in the prototype method allows you to:
- обеспечить более однородное по сравнению с прототипом распределение электрического поля в многоступенчатых слаболегированных n--областях стока элементарных ячеек с пониженной величиной его напряженности на краях n--ступеней, непосредственно примыкающих к высоколегированной n+-области стока и р-карману ячеек;- to provide a more uniform distribution of the electric field in comparison with the prototype in multistage lightly doped n - regions of the drain of unit cells with a reduced value of its intensity at the edges of n - steps directly adjacent to the high doped n + region of the drain and the p-pocket of the cells;
- минимизировать вероятность инжекции горячих носителей в подзатворный диэлектрик и повысить тем самым стабильность параметров и эксплуатационную надежность прибора;- minimize the probability of injection of hot media into the gate insulator and thereby increase the stability of the parameters and the operational reliability of the device;
- реализовать пробивные напряжения стокового p-n перехода на уровне 75…80 В и обеспечить таким образом возможность работы транзистора при напряжениях питания по стоку свыше 28…32 В, а следовательно при прочих равных условиях повысить величину отдаваемой им в нагрузку мощности.- realize the breakdown voltage of the drain p-n junction at the level of 75 ... 80 V and thus ensure the possibility of the transistor working at supply voltages over the drain of more than 28 ... 32 V, and therefore, ceteris paribus, increase the amount of power given to them by the load.
В предлагаемом изобретении новая совокупность, предназначенность и последовательность выполнения технологических операций позволяет в отличие от способа-прототипа создать на более доступном и менее дорогостоящем технологическом оборудовании мощные кремниевые СВЧ LDMOS транзисторы с диапазоном рабочих частот до 3,0…3,6 ГГц, работающие при напряжениях питания по стоку свыше 28…32 В с улучшенными энергетическими параметрами, то-есть проявляет новое техническое свойство. Следовательно, заявляемый способ соответствует критерию «изобретательский уровень».In the present invention, the new combination, purpose and sequence of technological operations allows, in contrast to the prototype method, to create powerful silicon LDMOS transistors with operating frequencies up to 3.0 ... 3.6 GHz operating at voltages using more affordable and less expensive technological equipment power supply over a drain of more than 28 ... 32 V with improved energy parameters, that is, it exhibits a new technical property. Therefore, the claimed method meets the criterion of "inventive step".
На фигурах 1…5 изображены основные этапы изготовления транзисторной СВЧ LDMOS структуры согласно заявляемому способу, где введены следующие обозначения:In figures 1 ... 5 shows the main stages of manufacturing a transistor microwave LDMOS structure according to the claimed method, where the following notation is introduced:
1 - исходная кремниевая p-p++-подложка с высокоомным эпитаксиальным и высоколегированным слоями р-типа проводимости;1 - initial silicon p - p ++ substrate with high-resistance epitaxial and highly doped p-type layers;
2 - сквозные истоковые р+-перемычки элементарных транзисторных ячеек в высокоомном эпитаксиальном р--слое подложки;2 - through source p + jumper of elementary transistor cells in a high-resistance epitaxial p - layer of the substrate;
3 - подзатворный диэлектрик;3 - gate dielectric;
4 - слой поликремния, легированного фосфором на поверхности подзатворного диэлектрика;4 - a layer of polysilicon doped with phosphorus on the surface of the gate dielectric;
5 - полицид тугоплавкого металла, сформированный на поверхности порликремния;5 - a polycyclic refractory metal formed on the surface of porosilicon;
51 - защитный слой фоторезиста;5 1 - a protective layer of photoresist;
6 - окна, вскрытые в защитном слое фоторезиста, полициде тугоплавкого металла, поликремнии и подзатворном диэлектрике над истоковыми p+-перемычками и прилегающими к ним участками высокоомного р--слоя подложки элементарных транзисторных ячеек;6 - windows opened in the protective layer of the photoresist, refractory metal polysilicon, polysilicon and gate insulator above the source p + jumpers and adjacent sections of the high resistance p - layer of the substrate of the elementary transistor cells;
7 - истоковые боковые грани полицидных электродов затвора элементарных транзисторных ячеек;7 - source side faces of the polycide gate electrodes of the elementary transistor cells;
8 - ионы бора, внедренные в подложку через окна (6);8 - boron ions embedded in the substrate through the windows (6);
81 - р-карманы элементарных транзисторных ячеек;8 1 - p-pockets of elementary transistor cells;
9 - удаляемые методом фотолитографии участки полицида тугоплавкого металла и поликремния в промежутке между р-карманами элементарных транзисторных ячеек;9 - sections of polycide of refractory metal and polysilicon removed by photolithography in the interval between p-pockets of elementary transistor cells;
10 - стоковые боковые грани полицидных электродов затвора элементарных транзисторных ячеек;10 - stock side faces of the polycide gate electrodes of the elementary transistor cells;
11 - полицидные затворные зубцы элементарных транзисторных ячеек;11 - polycide gate teeth of the transistor elementary cells;
12 - защитный слой фоторезиста;12 - a protective layer of photoresist;
13 - высоколегированные n+-области стока элементарных транзисторных ячеек;13 - highly doped n + -regions of the drain of elementary transistor cells;
14 - высоколегированные n+-области истока элементарных транзисторных ячеек;14 - highly doped n + -regions of the source of elementary transistor cells;
151,2,3,4 - многоступенчаые слаболегированные n--области стока элементарных транзисторных ячеек;15 1,2,3,4 - multi-stage lightly doped n - -regions of the drain of elementary transistor cells;
16 - первый уровень межслойного диэлектрика;16 - the first level of the interlayer dielectric;
17, 18 - первый уровень металлических электродов стока и истока элементарных транзисторных ячеек;17, 18 - the first level of the metal electrodes of the drain and the source of the elementary transistor cells;
19 - первый уровень шунтирующих металлических прослоек (шин) полицидных затворных зубцов элементарных транзисторных ячеек;19 - the first level of shunting metal interlayers (tires) of polycidic gate teeth of transistor elementary cells;
20 - второй уровень межслойного диэлектрика;20 - the second level of the interlayer dielectric;
21, 22 - второй уровень металлических электродов стока и истока элементарных транзисторных ячеек;21, 22 - the second level of the metal electrodes of the drain and the source of the elementary transistor cells;
23 - второй уровень шунтирующих металлических прослоек (шин) полицидных затворных зубцов элементарных транзисторных ячеек;23 - the second level of shunting metal interlayers (tires) of polycid gate teeth of transistor cells;
24 - металлические экранирующие электроды элементарных транзисторных ячеек;24 - metal shielding electrodes of elementary transistor cells;
25 - металлические проводники, соединяющие экранирующие электроды с электродами истока (22) элементарных транзисторных ячеек;25 - metal conductors connecting the shielding electrodes to the source electrodes (22) of the elementary transistor cells;
26 - общий металлический электрод истока транзисторной структуры;26 is a common metal electrode of the source of the transistor structure;
27 - индуцированный n-канал, формируемый на прилегающих к подзатворному диэлектрику торцах p-карманов элементарных ячеек при приложении положительного потенциала к электроду затвора транзисторной структуры.27 —induced n-channel formed at the ends of p-pockets of unit cells adjacent to the gate dielectric when a positive potential is applied to the gate electrode of the transistor structure.
Пример.Example.
На основе заявляемого способа были изготовлены образцы мощных кремниевых n-канальных транзисторных СВЧ LDMOS структур (кристаллов) размером 4,2 мм х 1,0 мм с длиной и суммарной протяженностью (шириной) индуцированного n-канала элементарных ячеек соответственно Lk=0,35…0,38 мкм и Wk=97 мм, с четырехступенчатой слаболегированной n--областью стока ячеек и шагом структуры 26 мкм (в данном случае под шагом структуры подразумевается расстояние между центрами высоколегированных n+-областей стока или истока транзисторных ячеек), рассчитанных на работу в диапазоне частот до 3,0…3,6 ГГц при напряжениях питания по стоку более 28…32 В. Исходным материалом для изготовления транзисторных структур служили кремниевые p-p++-подложки (1), ориентированные по плоскости (100), с верхним высокоомным эпитаксиальным p--слоем толщиной 7,0…7,5 мкм и удельным сопротивлением 10…12 Ом·см и нижним высоколегированным р++-слоем с удельным сопротивлением 0,005 Ом·см.Based on the proposed method, samples were prepared of high-power silicon n-channel transistor microwave LDMOS structures (crystals) of 4.2 mm x 1.0 mm in size and with the total length (width) of the induced n-channel of unit cells, respectively, L k = 0.35 ... 0.38 μm and W k = 97 mm, with a four-stage lightly doped n - region of the cell drain and a structure step of 26 μm (in this case, the structure step means the distance between the centers of the high doped n + regions of the drain or the source of transistor cells) calculated to work in d apazone frequencies to 3.0 ... 3.6 GHz at drain supply voltages for more than 28 ... 32 V. The starting material for making transistor structures served silicon p - p ++ -podlozhki (1), oriented along the (100) plane, with the top a high-resistance epitaxial p - layer with a thickness of 7.0 ... 7.5 μm and a specific resistance of 10 ... 12 Ohm · cm and a lower highly doped p ++ layer with a specific resistance of 0.005 Ohm · cm.
Способ осуществляют следующим образом.The method is as follows.
1. Внедрением ионов бора в подложку с энергией 80 кэВ и дозой 500 мкКл/см2 и последующим диффузионным перераспределением внедренной примеси при температуре Т=1100°С в среде азота формируют сквозные истоковые p+-перемычки (2) элементарных ячеек в высокоомном эпитаксиальным р--слое подложки (1) - фиг.1.1. The incorporation of boron ions into a substrate with an energy of 80 keV and a dose of 500 μC / cm 2 and subsequent diffusion redistribution of the embedded impurity at a temperature of T = 1100 ° C in a nitrogen medium forms through source p + jumper wires (2) of unit cells in a high-resistance epitaxial p - the layer of the substrate (1) - figure 1.
2. Пирогенным окислением кремния при Т=850°С выращивают на поверхности высокоомного эпитаксиального р--слоя подложки подзатворный диэлектрик (3) толщиной 800 Å, наносят на подзатворный диэлектрик слой поликремния (4) толщиной 0,35…0,4 мкм, легируют поликремний фосфором, последовательно осаждают на поликремний слой титана и нитрида титана толщиной 0,25…0,3 мкм каждый, высокотемпературным (Т=900°С) отжигом кремниевой подложки в среде азота и водорода формируют полицид титана (5) на поверхности поликремния (4) - фиг.1.2. Pyrogenic oxidation of silicon at T = 850 ° C is used to grow a gate dielectric (3) with a thickness of 800 Å on the surface of a high-resistance epitaxial p - layer of the substrate, a layer of polysilicon (4) with a thickness of 0.35 ... 0.4 μm is applied to the gate dielectric, alloyed polysilicon phosphorus, sequentially deposited on a polysilicon layer of titanium and titanium nitride with a thickness of 0.25 ... 0.3 μm each, by high-temperature (T = 900 ° C) annealing of the silicon substrate in a nitrogen and hydrogen medium, titanium polyoxide (5) is formed on the surface of polysilicon (4 ) - Fig. 1.
3. Наносят на лицевую сторону подложки (1) защитный слой фоторезиста (51), методом фотолитографии вскрывают в защитном слое фоторезиста (51), полициде титана (5), поликремнии (4) и подзатворном диэлектрике (3) окна (6) над истоковыми p+-перемычками (2) и прилегающими к ним участками высокоомного эпитаксиального р--слоя подложки (1) и формируют таким образом истоковые боковые грани (7) полицидных электродов затвора элементарных транзисторных ячеек - фиг.2.3. Apply the front side of the substrate (1), the protective photoresist layer (5 1) is opened by photolithography in the protective photoresist layer (5 1) politside titanium (5), polysilicon (4) and gate dielectric (3) of the window (6) above the source p + jumper wires (2) and adjacent sections of the high-resistance epitaxial p - layer of the substrate (1) and thus form the source side faces (7) of the polycide gate electrodes of the elementary transistor cells - Fig.2.
4. Внедряют в высокоомный p--слой подложки (1) через окна (6) ионы бора (8) с энергией 40 кэВ и дозой 3,0…5,0 мкКл/см2, удаляют защитный слой фоторезиста (51) с лицевой поверхности подложки и последующим диффузионным перераспределением внедренной в подложку примеси бора при Т=1000°С в среде азота формируют р-карманы (81) элементарных транзисторных ячеек - фиг.2, 3.4. Insert boron ions (8) with an energy of 40 keV and a dose of 3.0 ... 5.0 μC / cm 2 into the high-resistance p - layer of the substrate (1) through the windows (6), remove the protective layer of the photoresist (5 1 ) s the front surface of the substrate and the subsequent diffusion redistribution of boron impurities embedded in the substrate at T = 1000 ° C in the nitrogen medium form p-pockets (8 1 ) of elementary transistor cells - figure 2, 3.
5. Методом фотолитографии удаляют полицид титана (5), поликремний (4) и частично (до толщины 100…300 Å) подзатворный диэлектрик (3) в промежутке (9) между р-карманами (81) элементарных ячеек и формируют таким образом стоковые боковые грани (10) и, как результат, полицидные затворные зубцы (11) транзисторных ячеек в целом шириной 0,4…0,45 мкм и протяженностью 340 мкм с расстоянием между соседними затворными зубцами 6,4 мкм (шаг структуры при этом составлял приблизительно 26 мкм) - фиг.3.5. The method of photolithography removes titanium polyoxide (5), polysilicon (4) and partially (to a thickness of 100 ... 300 Å) a gate insulator (3) in the gap (9) between the p-pockets (8 1 ) of the unit cells and thus form stock side faces (10) and, as a result, polycid gate teeth (11) of transistor cells as a whole with a width of 0.4 ... 0.45 μm and a length of 340 μm with a distance between adjacent gate teeth of 6.4 μm (the structural step was approximately 26 μm) - Fig.3.
6. Последовательным нанесением на лицевую сторону подложки нескольких защитных слоев фоторезиста, вскрытием методом фотолитографии в каждом из них стоковых и истоковых окон, внедрением в подложку через вскрытые окна ионов мышьяка и фосфора с определенными энергиями и дозами и последующей совместной диффузионной разгонкой внедренных в подложку примесей при повышенной (900…1000°С) температуре в среде азота создают в высокоомном р--слое подложки высоколегированные n+-области стока (13), истока (14) и 4-ступенчатые слаболегированные n--области стока (151,2,3,4) элементарных транзисторных ячеек - фиг.3 (на чертеже показан защитный слой фоторезиста (12), используемый при внедрении ионов мышьяка в высоколегированные n+-области стока и истока элементарных ячеек).6. Successive deposition of several protective layers of photoresist on the front side of the substrate, opening of the drain and source windows in each of them by photolithography, introduction of arsenic and phosphorus ions with certain energies and doses into the substrate through the opened windows, and subsequent joint diffusion acceleration of impurities introduced into the substrate at increased (900 ... 1000 ° C) temperature under nitrogen creates a high-resistance p - -layer high alloy substrate n + -region drain (13), a source (14) and 4-stage weakly doped n - -region current (15 1,2,3,4) of elementary transistor cells - 3 (the drawing shows a protective photoresist layer (12) used for introducing arsenic ions in the n + -region highly alloyed source and drain of elementary cells).
7. Формируют первый уровень межслойного диэлектрика (16) из предварительно нанесенного на лицевую сторону подложки слоя борофосфорносиликатного стекла, в котором методом фотолитографии вскрывают контактные окна над высоколегированными n+-областями стока и истока, истоковыми p+-перемычками и полицидными затворными зубцами элементарных ячеек, наносят на межслойный диэлектрик слой алюминия с добавками меди и кремния толщиной 1,5…2,5 мкм и создают из него методом фотолитографии первый уровень металлических электродов стока (17), истока (18) и шунтирующих прослоек (шин) полицидных затворных зубцов (19) элементарных транзисторных ячеек - фиг.4.7. The first level of the interlayer dielectric (16) is formed from a layer of borophosphorosilicate glass previously deposited on the front side of the substrate, in which the contact windows are opened by photolithography over the high-doped n + regions of the drain and the source, the source p + jumpers and the polycide gate teeth of the unit cells, a layer of aluminum with copper and silicon additives 1.5 ... 2.5 μm thick is applied to the interlayer dielectric and the first level of metal drain electrodes (17), source (18) and w are created from it by photolithography dying interlayers (tires) of polycid gate teeth (19) of transistor unit cells - Fig. 4.
8. Наносят на лицевую сторону подложки второй слой борофосфорно-силикатного стекла (20), в котором методом фотолитографии вскрывают контактные окна над первым уровнем металлических электродов стока, истока и шунтирующих шин полицидных затворных зубцов элементарных ячеек, наносят на лицевую сторону подложки второй слой алюминия с добавками меди и кремния толщиной 1,5…3,0 мкм и создают из него методом фотолитографии второй уровень металлических электродов стока (21), истока (22) и шунтирующих шин полицидных затворных зубцов (23) транзисторных ячеек, а также экранирующие электроды ячеек (24), соединенными с электродами истока (22) металлическими проводниками (25). Общий металлический электрод истока транзисторной структуры (26) на тыльной стороне подложки создавался при напайке кристалла на теплоотводящую поверхность корпуса с помощью золотой прокладки, а индуцированный n-канал (27) образовывался на торцах p-карманов (81), прилегающих к подзатворному диэлектрику (3) при приложении положительного напряжения к электроду затвора транзисторной структуры - фиг.5.8. A second layer of borophosphate-silicate glass is applied to the front side of the substrate (20), in which the contact windows are opened by photolithography over the first level of metal drain electrodes, the source and shunt buses of the polycide gate teeth of the unit cells, and a second aluminum layer is applied to the front side of the substrate the addition of copper and silicon with a thickness of 1.5 ... 3.0 microns and create from it by photolithography a second level of metal drain electrodes (21), source (22) and shunt buses of polycid gate teeth (23) of transistor cells ek, and screening cells of electrodes (24) connected to the source electrode (22) with metal conductors (25). A common metal electrode of the source of the transistor structure (26) on the back side of the substrate was created when the crystal was soldered to the heat sink surface of the case using a gold gasket, and the induced n-channel (27) was formed at the ends of p-pockets (8 1 ) adjacent to the gate dielectric ( 3) when a positive voltage is applied to the gate electrode of the transistor structure, FIG. 5.
В изготовленных по заявляемому способу транзисторных структурах (кристаллах) усредненное расстояние между истоковыми и стоковыми боковыми гранями затворных зубцов соседних ячеек и усредненная длина индуцированного n-канала элементарных ячеек составили соответственно 7,15 мкм, 6,4 мкм и 0,38 мкм. Кристаллы изготавливались на обычном фотолитографическом оборудовании с минимальными проектными нормами 0,8…1,0 мкм, вместо 0,14 мкм в прототипе. Выход годных кристаллов на пластине составил около 50%. Годные кристаллы, смонтированные в металлокерамическом корпусе типа КТ-25 без бериллиевой керамики имели пробивное напряжение стокового p-n перехода Uс.проб=75…78 В и при напряжении питания по стоку Uс.проб=36 В в режиме класса АВ, длительности импульса tp=300 мкс, скважности Q=10, на частоте 3,1 ГГц отдавали в нагрузку мощность Pвых=40…43 Вт при коэффициенте усиления по мощности Кур=10…13 дБ и коэффициенте полезного действия стоковой цепи ηс=40…45%.In the transistor structures (crystals) made according to the claimed method, the average distance between the source and drain side faces of the gate teeth of adjacent cells and the average length of the induced n-channel of unit cells were 7.15 μm, 6.4 μm and 0.38 μm, respectively. The crystals were made using conventional photolithographic equipment with minimum design standards of 0.8 ... 1.0 μm, instead of 0.14 μm in the prototype. The yield of crystals on the plate was about 50%. Suitable crystals mounted in a KT-25 type ceramic-metal casing without beryllium ceramics had a breakdown voltage of the drain pn junction U sb = 75 ... 78 V and at a drain voltage of U sb sample = 36 V in class AB mode, pulse duration t p = 300 μs, duty cycle Q = 10, at a frequency of 3.1 GHz, power P out = 40 ... 43 W was given to the load with a power gain K ur = 10 ... 13 dB and a drain coefficient η s = 40 ... 45%
Сопоставляя приведенные параметры с аналогичными параметрами прототипа и других известных зарубежных мощных кремниевых СВЧ LDMOS транзисторов, имеющих приблизительно такие же конструктивные и электрофизические параметры базового кристалла и рассчитанных на тот же диапазон рабочих частот (3,0…3,6 ГГц) и отдаваемых в нагрузку импульсных мощностей (10…120 Вт), можно сделать следующие выводы:Comparing the above parameters with similar parameters of the prototype and other well-known foreign powerful silicon microwave LDMOS transistors having approximately the same structural and electrophysical parameters of the base crystal and designed for the same operating frequency range (3.0 ... 3.6 GHz) and pulsed to the load power (10 ... 120 W), we can draw the following conclusions:
1. Заявляемый способ позволяет создавать мощные кремниевые СВЧ LDMOS транзисторы, сопоставимые с современными зарубежными аналогами по основным электрическим параметрам (Pвых, Кур, ηс), но с более высокими (75…78 В) по сравнению с ними пробивными напряжениями стокового p-n перехода и по этой причине способными работать при напряжениях питания по стоку Uс.пит≥36 В вместо Uс.пит=28…32 В у прототипа и аналогов (BLF6G38-10, BLF6G3135-20, BLF6G38-25, BLS6G3135-120 фирмы NXP, MRF7S35015HSR3, MRF7S35120HSR3 фирмы Freescale Semiconductors, ILD3135M30, ILD3135EL20 фирмы Integra Technologies и других).1. The inventive method allows you to create powerful silicon microwave LDMOS transistors that are comparable with modern foreign analogues in basic electrical parameters (P o , K ur , η s ), but with higher (75 ... 78 V) compared with them breakdown voltage of the stock pn transition and, for this reason, capable of operating at drain supply voltages U s.pit ≥36 V instead of U s.pit = 28 ... 32 V for the prototype and analogues (BLF6G38-10, BLF6G3135-20, BLF6G38-25, BLS6G3135-120 of the company NXP, MRF7S35015HSR3, MRF7S35120HSR3 from Freescale Semiconductors, ILD3135M30, ILD3135EL20 from Integra Technologies and others).
2. Заявляемый способ позволяет существенно упростить технологический процесс изготовления мощных кремниевых СВЧ LDMOS транзисторов и на более доступном и менее дорогостоящем технологическом оборудовании. обеспечить высокий процент выхода годных структур на пластине, увеличить номенклатуру выпускаемых изделий и снизить себестоимость их изготовления.2. The inventive method can significantly simplify the process of manufacturing high-power silicon microwave LDMOS transistors and more affordable and less expensive technological equipment. ensure a high percentage of yield of suitable structures on the plate, increase the range of products and reduce the cost of their manufacture.
Технико-экономическая эффективность предполагаемого способа состоит в возможности создания и организации устойчивого рентабельного промышленного выпуска мощных кремниевых СВЧ LDMOS транзисторов S-диапазона с повышенным напряжением питания по стоку, сопоставимых с современными зарубежными аналогами по энергетическим параметрам и конструирования на их основе радиоэлектронной аппаратуры, отвечающей современным и перспективным требованиями по тактико-техническим характеристикам, энергопотреблению, массогабаритным показателям, надежности и сроку службы.The technical and economic efficiency of the proposed method consists in the possibility of creating and organizing a sustainable, cost-effective industrial production of high-power silicon S-band LDMOS microwave transistors with increased drain voltage, comparable with modern foreign analogues in energy parameters and designing electronic equipment based on them that meets modern and promising requirements for performance characteristics, energy consumption, overall dimensions, reliability longevity and service life.
Источникии информацииSources of Information
1. «Philips BLF2022-90 power MOSFET structural analysis». 3685 Richmond Road, Suite 500, Ottawa, ONK2H587, Canada, June 17, 2004 (аналог).1. "Philips BLF2022-90 power MOSFET structural analysis." 3685 Richmond Road, Suite 500, Ottawa, ONK2H587, Canada, June 17, 2004 (analog).
2. S.J.C.H.Theeuwen, H.Mollee «LDMOS Transistors in Power Microwave Applications», NXP Semiconductors, Gerstweg, 2,6534AE, The Netherlands steven, theeuwen@nxp.com, hans.mollee@nxp.com (прототип).2. S.J.C.H.Theeuwen, H. Mollee “LDMOS Transistors in Power Microwave Applications”, NXP Semiconductors, Gerstweg, 2.6534AE, The Netherlands steven, theeuwen@nxp.com, hans.mollee@nxp.com (prototype).
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2012148158/28A RU2515124C1 (en) | 2012-11-13 | 2012-11-13 | Method of making transistor microwave ldmos structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2012148158/28A RU2515124C1 (en) | 2012-11-13 | 2012-11-13 | Method of making transistor microwave ldmos structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2515124C1 true RU2515124C1 (en) | 2014-05-10 |
Family
ID=50629698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2012148158/28A RU2515124C1 (en) | 2012-11-13 | 2012-11-13 | Method of making transistor microwave ldmos structure |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2515124C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2639579C2 (en) * | 2016-03-31 | 2017-12-21 | Акционерное общество "Научно-производственное предприятие "Пульсар" | Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707102B2 (en) * | 2000-09-19 | 2004-03-16 | Renesas Technology Corp. | Semiconductor device including an insulated gate type field effect transistor and method for fabricating the same |
| US6800528B2 (en) * | 2002-06-14 | 2004-10-05 | Oki Electric Industry Co., Ltd. | Method of fabricating LDMOS semiconductor devices |
| US7282765B2 (en) * | 2005-07-13 | 2007-10-16 | Ciclon Semiconductor Device Corp. | Power LDMOS transistor |
| RU2364984C1 (en) * | 2008-03-04 | 2009-08-20 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Manufacturing method of shf powerful field ldmos transistors |
| RU2439744C1 (en) * | 2010-07-22 | 2012-01-10 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Manufacturing method of shf ldmos transistors |
| US8119507B2 (en) * | 2008-10-23 | 2012-02-21 | Silergy Technology | Lateral double-diffused metal oxide semiconductor (LDMOS) transistors |
-
2012
- 2012-11-13 RU RU2012148158/28A patent/RU2515124C1/en active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707102B2 (en) * | 2000-09-19 | 2004-03-16 | Renesas Technology Corp. | Semiconductor device including an insulated gate type field effect transistor and method for fabricating the same |
| US6800528B2 (en) * | 2002-06-14 | 2004-10-05 | Oki Electric Industry Co., Ltd. | Method of fabricating LDMOS semiconductor devices |
| US7282765B2 (en) * | 2005-07-13 | 2007-10-16 | Ciclon Semiconductor Device Corp. | Power LDMOS transistor |
| RU2364984C1 (en) * | 2008-03-04 | 2009-08-20 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Manufacturing method of shf powerful field ldmos transistors |
| US8119507B2 (en) * | 2008-10-23 | 2012-02-21 | Silergy Technology | Lateral double-diffused metal oxide semiconductor (LDMOS) transistors |
| RU2439744C1 (en) * | 2010-07-22 | 2012-01-10 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Manufacturing method of shf ldmos transistors |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2639579C2 (en) * | 2016-03-31 | 2017-12-21 | Акционерное общество "Научно-производственное предприятие "Пульсар" | Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW588460B (en) | Trench power MOSFET and method of making the same | |
| US8187943B2 (en) | MOS device resistant to ionizing radiation | |
| US11482598B1 (en) | Performance silicon carbide power devices | |
| US10916632B2 (en) | Manufacture of improved power devices | |
| CN107924950A (en) | Silicon carbide MOSFET with integrated MOS diode | |
| CN102714207B (en) | Double work function grid structure | |
| CN101226962B (en) | HVMOS and semiconductor device integrating HVMOS and CMOS | |
| JP2009505391A (en) | LDMOS transistor | |
| US20210134998A1 (en) | Silicon carbide power devices | |
| WO2004025735A1 (en) | Semiconductor device | |
| US11881512B2 (en) | Method of manufacturing semiconductor device with silicon carbide body | |
| RU2515124C1 (en) | Method of making transistor microwave ldmos structure | |
| RU2498448C1 (en) | Manufacturing method of shf ldmos transistors | |
| RU2639579C2 (en) | Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells | |
| US20110073946A1 (en) | Ldmos transistor | |
| RU2473150C1 (en) | Powerful microwave ldmos transistor and method of its manufacturing | |
| JPS6395670A (en) | Mos type semiconductor device | |
| RU2439744C1 (en) | Manufacturing method of shf ldmos transistors | |
| RU2535283C1 (en) | Manufacturing method of high-power shf ldmos transistors | |
| Loechelt et al. | A high-speed silicon FET for efficient DC-DC power conversion | |
| US20030168695A1 (en) | Silicide gate process for trench MOSFET | |
| Agarwal et al. | 3.3 kV 4H-SiC planar-gate MOSFETs manufactured using Gen-5 PRESiCE™ technology in a 4-inch wafer commercial foundry | |
| JP3008480B2 (en) | Semiconductor device | |
| TW200418128A (en) | High density trench power MOSFET structure and method thereof | |
| EP4139966A1 (en) | Semiconductor power devices having gate dielectric layers with improved breakdown characteristics and methods of forming such devices |