RU2452085C1

RU2452085C1 - Цифровой вычислительный синтезатор для многочастотной телеграфии

Info

Publication number: RU2452085C1
Application number: RU2011128142/08A
Authority: RU
Inventors: Игорь Владимирович Рябов (RU); Игорь Владимирович Рябов; Андрей Николаевич Дедов (RU); Андрей Николаевич Дедов; Павел Михайлович Юрьев (RU); Павел Михайлович Юрьев; Светлана Александровна Рябова (RU); Светлана Александровна Рябова; Сергей Владимирович Толмачев (RU); Сергей Владимирович Толмачев
Priority date: 2011-07-07
Filing date: 2011-07-07
Publication date: 2012-05-27

Abstract

Изобретение относится к электронно-вычислительной технике и радиотехнике, предназначено для синтеза сигналов многочастотной телеграфии и может быть использовано в современных адаптивных системах связи. Достигаемый технический результат - обеспечение возможности управления частотой выходного сигнала, задавая код начальной частоты и осуществляя сдвиг этого кода на определенное число разрядов. Устройство содержит эталонный генератор 1, блок задержки 2; регистр сдвига 3, цифровой накопитель 4, функциональный преобразователь код-синус 5, цифроаналоговый преобразователь (ЦАП 6), фильтр нижних частот (ФНЧ 7), триггер 8. 1 ил.

Description

Изобретение относится к электронно-вычислительной технике и радиотехнике, предназначено для синтеза сигналов многочастотной телеграфии и может быть использовано в современных адаптивных системах связи.

Наиболее близким техническим решением (прототипом) является цифровой синтезатор частот, содержащий генератор тактовых импульсов, блок задержки, первый и второй регистры памяти, счетчик с предварительной установкой, первый цифровой накопитель, второй регистр памяти, второй цифровой накопитель, первый и второй блоки постоянного запоминания, цифроаналоговый преобразователь (ЦАП), фильтр низких частот (ФНЧ), первый и второй цифровые накопители (ЦН) [2].

Однако известные цифровые вычислительные синтезаторы не позволяют синтезировать сигналы многочастотной телеграфии.

Технический результат - обеспечение возможности формирования сигналов многочастотной телеграфии.

Технический результат достигается за счет того, что цифровой вычислительный синтезатор для многочастотной телеграфии содержит последовательно соединенные эталонный генератор и блок задержки; последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является аналоговым выходом цифрового вычислительного синтезатора; цифровой накопитель, причем новым является то, что введены регистр сдвига, триггер, функциональный преобразователь; вход триггера является управляющим входом цифрового вычислительного синтезатора, а вход регистра сдвига является цифровым входом цифрового вычислительного синтезатора, а выход регистра сдвига подключен к входу цифрового накопителя, выход которого подсоединен к входу функционального преобразователя код-синус, выход последнего подключен к управляющему входу регистра сдвига; выходы блока задержки подключены к соответствующим тактовым входам регистра сдвига, цифрового накопителя и цифроаналогового преобразователя.

Цифровой вычислительный синтезатор (см. фиг.1) содержит последовательно соединенные эталонный генератор 1 и блок задержки 2; последовательно соединенные регистр сдвига 3, цифровой накопитель 4, функциональный преобразователь код-синус 5, цифроаналоговый преобразователь (ЦАП 6), фильтр нижних частот (ФНЧ 7), выход которого является выходом синтезатора; триггер 8, выход которого подключен к управляющему входу регистра сдвига 3, а его вход является управляющим входом ЦВС; выходы блока задержки подключены к соответствующим тактовым входам регистра сдвига, цифрового накопителя и ЦАП, а цифровым входом синтезатора является вход регистра сдвига.

Цифровой вычислительный синтезатор работает следующим образом: эталонный генератор 1 вырабатывает синусоидальный сигнал тактовой частоты, из которого в блоке задержки 2 формируются тактовые импульсы формы «меандр», разнесенные во времени и служащие для синхронизации работы цифрового вычислительного синтезатора.

В момент t₀ загружается код С_i в регистр сдвига 3, тогда с каждым последующим тактовым импульсом в цифровом накопителе 4 код фазы φ будет изменяться по формуле

где Т - номер тактового импульса.

Фаза сигнала изменяется в пределах 0…2ⁿ, что соответствует изменению фазового угла от 0 до 2π.

Минимальная синтезируемая частота при С_i=1 будет

где n - разрядность цифрового накопителя.

В функциональном преобразователе 5, который представляет собой блок ПЗУ, записана таблица синусов. Тогда на выходе цифроаналогового преобразователя амплитуда будет изменяться по формуле

где U_m - амплитуда сигнала.

Фильтр нижних частот 7 сглаживает сигнал «ступенчатой» формы и настраивается таким образом, чтобы частота среза была равна f_ср=f_t/2.

Тогда если на триггер 8 в момент времени t_m приходит импульс управления сдвигом, то происходит сдвиг влево содержимого регистра сдвига 3, т.е. в регистре сдвига будет код 2С_i.

Тогда амплитуда сигнала на выходе цифрового вычислительного синтезатора будет изменяться по формуле

Таким образом, в цифровом вычислительном синтезаторе можно управлять частотой выходного сигнала, задавая код начальной частоты в регистре сдвига и осуществляя сдвиг этого кода на определенное число разрядов.

Литература

1. Патент РФ №2358384, МПК H03L 7/18. Цифровой синтезатор частотно- и фазомодулированных сигналов / Рябов И.В., Юрьев П.М. Заявл. 31.05.2007. Опубл. 10.12.2008. Бюл. №16. - 6 с.

2. Патент РФ №2058659, МПК Н03В 19/00. Цифровой синтезатор частот/Рябов И.В., Фищенко П.А. Заявл. 23.09.1993. Опубл. 20.04.1996. Бюл. №11. - 4 с. (прототип).

Claims

Цифровой вычислительный синтезатор для многочастотной телеграфии, содержащий последовательно соединенные эталонный генератор и блок задержки; последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является аналоговым выходом цифрового вычислительного синтезатора; цифровой накопитель, отличающийся тем, что введены регистр сдвига, триггер, функциональный преобразователь; вход триггера является управляющим входом цифрового вычислительного синтезатора, а вход регистра сдвига является цифровым входом цифрового вычислительного синтезатора, а выход регистра сдвига подключен к входу цифрового накопителя, выход которого подсоединен к входу функционального преобразователя код-синус, выход последнего подключен к входу цифроаналогового преобразователя; выход триггера подключен к управляющему входу регистра сдвига; выходы блока задержки подключены к соответствующим тактовым входам регистра сдвига, цифрового накопителя и цифроаналогового преобразователя.