RU2408058C2

RU2408058C2 - Single-bit adder

Info

Publication number: RU2408058C2
Application number: RU2009110685/08A
Authority: RU
Inventors: Владимир Владимирович Шубин (RU); Владимир Владимирович Шубин
Original assignee: Владимир Владимирович Шубин
Priority date: 2009-03-23
Filing date: 2009-03-23
Publication date: 2010-12-27
Also published as: RU2009110685A

Abstract

FIELD: physics.

SUBSTANCE: device has 14 p-type conductivity field-effect transistors, 14 n-type conductivity field-effect transistors, inputs for terms A and B, a carry input C_IN, high and low level voltage power leads, a first inverter whose output is the carry signal output C_OUT of a second inverter, whose output is the output of the summation result S.

EFFECT: faster generation of the carry signal owing to less capacitive loads in the circuit for transmitting the signal from the carry input C_IN to the output of the summation result S.

1 dwg, 1 tbl

Description

Предлагаемое изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ.The present invention relates to computer technology and can be used in the construction of multi-bit high-speed adders and ALU.

Известен одноразрядный сумматор [а.с. №1034031, СССР, G06F 7/50], названный автором как «Одноразрядный двоичный сумматор на комплементарных МДП-транзисторах».Known single-digit adder [and.with. No. 1034031, USSR, G06F 7/50], named by the author as “One-bit binary adder on complementary MOS transistors”.

Недостатком известного одноразрядного сумматора является низкое быстродействие формирования сигнала переноса. В указанном одноразрядном сумматоре повышена длительность фронта и спада сигнала на выходе 5

, который является инверсным выходом сигнала переноса, за счет подключения дополнительной паразитной емкости в виде емкости затворов транзисторов 26 и 29. Поэтому появление сигнала переноса на выходе имеет дополнительную задержку, пропорциональную величине вклада дополнительной емкости в общую емкость узла выхода 5

.A disadvantage of the known single-digit adder is the low speed of the formation of the transfer signal. The specified single-bit adder increased the duration of the front and the decay of the signal at the output 5

, which is the inverse output of the transfer signal, by connecting an additional parasitic capacitance in the form of the gate capacitance of transistors 26 and 29. Therefore, the appearance of the transfer signal at the output has an additional delay proportional to the contribution of the additional capacitance to the total capacity of the output node 5

.

Кроме того, известен одноразрядный сумматор [IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO.7, JULY 1997, p.1085, Fig.4(p)], являющийся прототипом предлагаемого изобретения и содержащий полевые транзисторы первый, второй…, двенадцатый - первого типа проводимости, тринадцатый, четырнадцатый…, двадцать четвертый - второго типа проводимости, вход слагаемого А, соединенный с затворами первого, пятого, шестого, десятого, четырнадцатого, шестнадцатого, девятнадцатого и двадцать четвертого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, седьмого, одиннадцатого, пятнадцатого, семнадцатого, двадцатого и двадцать третьего транзисторов, вход переноса C_IN, соединенный с затворами третьего, восьмого, двенадцатого, тринадцатого, двадцать первого и двадцать второго транзисторов, вывод питания первого уровня напряжения, соединенный с истоками первого, второго, четвертого, шестого, седьмого, восьмого и десятого транзисторов, вывод питания второго уровня напряжения, соединенный с истоками четырнадцатого, пятнадцатого, семнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать четвертого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего транзистора, сток четвертого - с истоком пятого, стоки шестого, седьмого и восьмого транзисторов - с истоком девятого, сток десятого - с истоком одиннадцатого, сток одиннадцатого - с истоком двенадцатого, стоки четырнадцатого и пятнадцатого - с истоком тринадцатого, сток семнадцатого - с истоком шестнадцатого, стоки девятнадцатого, двадцатого и двадцать первого транзисторов - с истоком восемнадцатого, сток двадцатого четвертого транзистора - с истоком двадцать третьего, сток двадцать третьего - с истоком двадцать второго, стоки третьего, пятого, тринадцатого и шестнадцатого транзисторов - с затворами девятого и восемнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса C_OUT, а стоки девятого, двенадцатого, восемнадцатого и двадцать второго - с входом второго инвертора, выход которого является выходом результата сложения S.In addition, a single-bit adder is known [IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO.7, JULY 1997, p.1085, Fig.4 (p)], which is the prototype of the invention and contains field-effect transistors first, second ..., twelfth - of the first type of conductivity, thirteenth, fourteenth ..., twenty-fourth - of the second type conductivity, the input of the term A connected to the gates of the first, fifth, sixth, tenth, fourteenth, sixteenth, nineteenth and twenty-fourth transistors, the input of the term B connected to the gates of the second, fourth, seventh, eleventh, fifteenth, seventeenth, twentieth and twenty three of transistors, a transfer input C _IN , connected to the gates of the third, eighth, twelfth, thirteenth, twenty-first and twenty-second transistors, a power supply of the first voltage level, connected to the sources of the first, second, fourth, sixth, seventh, eighth and tenth transistors, the output of the power supply of the second voltage level, connected to the sources of the fourteenth, fifteenth, seventeenth, nineteenth, twentieth, twenty-first and twenty-fourth transistors, and the drains of the first and second transistor connected to the source of the third transistor, the drain of the fourth to the source of the fifth, the drains of the sixth, seventh and eighth transistors to the source of the ninth, the drain of the tenth to the source of the eleventh, the drain of the eleventh to the source of the twelfth, the drains of the fourteenth and fifteenth to the source of the thirteenth, the drain of the seventeenth - with the source of the sixteenth, the drains of the nineteenth, twentieth and twenty-first transistors - with the source of the eighteenth, the drain of the twenty-fourth transistor - with the source of the twenty third, the drain of the twenty third - with the source of the twentieth s second, third drains, the fifth, thirteenth and sixteenth transistors - the gate electrodes of the ninth and eighteenth transistors and the input of the first inverter, whose output is the output carry signal C _OUT, and the drains of the ninth, twelfth, eighteenth and twenty-second - to the input of the second inverter, the output which is the output of the addition of S.

Недостатком известного одноразрядного сумматора является низкое быстродействие формирования сигнала переноса. В указанном сумматоре вход переноса C_IN соединен с затворами трех комплементарных пар транзисторов - третьего-тринадцатого, восьмого-двадцать первого и двенадцатого-двадцать второго транзисторов, которые вносят основной вклад в величину паразитной входной емкости по этому входу. Так как входная емкость является емкостной нагрузкой для сигнала переноса C_IN, то ее величина оказывает непосредственное влияние на длительность переключения транзисторов, подсоединенных к входу переноса C_IN, и эта длительность, при прочих равных условиях, прямо пропорциональна значению этой емкости и, следовательно, значению времени формирования входного и, соответственно, выходного сигнала первого инвертора. Таким образом, повышенная величина значения паразитной входной емкости приводит к увеличению задержки формирования сигнала переноса на выходе C_OUT.A disadvantage of the known single-digit adder is the low speed of the formation of the transfer signal. In the specified adder, the transfer input C _{IN is} connected to the gates of three complementary pairs of transistors - the third-thirteenth, eighth-twenty first and twelfth-twenty second transistors, which make the main contribution to the value of the parasitic input capacitance at this input. Since the input capacitance is a capacitive load for the transfer signal C _IN , its value directly affects the switching time of the transistors connected to the transfer input C _IN , and this ceteris paribus is directly proportional to the value of this capacitance and, therefore, the value the time of formation of the input and, accordingly, the output signal of the first inverter. Thus, the increased value of the parasitic input capacitance leads to an increase in the delay in the formation of the transfer signal at the output C _OUT .

Задачей предлагаемого изобретения является повышение быстродействия формирования сигнала переноса на выходе C_OUT.The task of the invention is to increase the speed of formation of the transfer signal at the output C _OUT .

Поставленная задача достигается тем, что в сумматор, содержащий полевые транзисторы первый, второй…, двенадцатый - первого типа проводимости, тринадцатый, четырнадцатый…, двадцать четвертый - второго типа проводимости, вход слагаемого А, соединенный с затворами первого, пятого, шестого, десятого, четырнадцатого, шестнадцатого, девятнадцатого и двадцать четвертого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, седьмого, одиннадцатого, пятнадцатого, семнадцатого, двадцатого и двадцать третьего транзисторов, вход переноса C_IN, соединенный с затворами третьего, двенадцатого, тринадцатого и двадцать второго транзисторов, вывод питания первого уровня напряжения, соединенный с истоками первого, второго, четвертого, шестого, седьмого, восьмого и десятого транзисторов, вывод питания второго уровня напряжения, соединенный с истоками четырнадцатого, пятнадцатого, семнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать четвертого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего транзистора, сток четвертого - с истоком пятого, стоки шестого и седьмого - с истоком девятого, сток десятого - с истоком одиннадцатого, сток одиннадцатого - с истоком двенадцатого, стоки четырнадцатого и пятнадцатого - с истоком тринадцатого, сток семнадцатого - с истоком шестнадцатого, стоки девятнадцатого и двадцатого - с истоком восемнадцатого, сток двадцать четвертого - с истоком двадцать третьего и сток двадцать третьего - с истоком двадцать второго, и стоки третьего, пятого, тринадцатого и шестнадцатого - с затворами девятого и восемнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса C_OUT, а стоки девятого, двенадцатого, восемнадцатого и двадцать второго транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S, введены транзисторы двадцать пятый и двадцать шестой - первого типа проводимости и двадцать седьмой и двадцать восьмой - второго типа проводимости, затворы которых соединены с входами слагаемых, двадцать пятого и двадцать восьмого - с входом А и двадцать шестого и двадцать седьмого - с входом В, истоки соединены, соответственно, двадцать пятого - с выводом питания первого уровня напряжения, двадцать восьмого - с выводом питания второго уровня напряжения, двадцать шестого - со стоком двадцать пятого и двадцать седьмого - со стоком двадцать восьмого и стоки двадцать шестого и двадцать седьмого транзисторов соединены, соответственно, двадцать шестого - со стоками четырнадцатого и пятнадцатого, истоком тринадцатого и затвором двадцать первого транзисторов, а двадцать седьмого - со стоками первого и второго, истоком третьего и затвором восьмого транзисторов.The task is achieved by the fact that in the adder containing the first, second ..., twelfth - the first type of conductivity, thirteenth, fourteenth ..., twenty-fourth - the second type of conductivity, the input of the term A, connected to the gates of the first, fifth, sixth, tenth, fourteenth, sixteenth, nineteenth and twenty-fourth transistors, the input of the term B connected to the gates of the second, fourth, seventh, eleventh, fifteenth, seventeenth, twentieth and twenty-third transistors, the transfer input C _IN connected to the gates of the third, twelfth, thirteenth and twenty-second transistors, a power supply of the first voltage level connected to the sources of the first, second, fourth, sixth, seventh, eighth and tenth transistors, a power output of the second voltage level connected to the sources of the fourteenth, fifteenth, seventeenth, nineteenth, twentieth, twenty-first and twenty-fourth transistors, and the drains of the first and second transistors are connected to the source of the third transistor, the drain the fourth - with the source of the fifth, the drains of the sixth and seventh - with the source of the ninth, the drain of the tenth - with the source of the eleventh, the drain of the eleventh - with the source of the twelfth, the drains of the fourteenth and fifteenth - with the source of the thirteenth, the drain of the seventeenth - with the source of the sixteenth, the drains of the nineteenth and twentieth - with the source of the eighteenth, the drain of the twenty fourth - with the source of the twenty third and the drain of the twenty third - with the source of the twenty second, and the drains of the third, fifth, thirteenth and sixteenth - with the gates of the ninth and eighteenth transistor in and the input of the first inverter, whose output is the output carry signal C _OUT, and the drains of the ninth, twelfth, eighteenth and twenty-second transistors - to the input of the second inverter, whose output is the output of the addition result S, introduced transistors twenty-fifth and twenty-sixth - of the first type conductivity and twenty-seventh and twenty-eighth - the second type of conductivity, the gates of which are connected to the inputs of the terms, twenty-fifth and twenty-eighth - with input A and twenty-sixth and twenty-seventh - with input B, and the currents are connected, respectively, of the twenty-fifth - with the power supply of the first voltage level, the twenty-eighth - with the power supply of the second voltage level, the twenty-sixth - with the drain of the twenty-fifth and twenty-seventh - with the drain of the twenty-eighth and the drains of the twenty-sixth and twenty-seventh transistors are connected accordingly, the twenty-sixth - with drains of the fourteenth and fifteenth, the source of the thirteenth and the gate of the twenty-first transistors, and the twenty-seventh - with the drains of the first and second, the source of the third and the gate eighth transistors.

Таким образом, в предлагаемом одноразрядном сумматоре к входу C_INподключено две комплементарные пары транзисторов - третий-тринадцатый и двенадцатый- двадцать второй транзисторы, вместо трех пар у прототипа, что позволяет повысить быстродействие формирования сигнала переноса на выходе C_OUT.Thus, in the proposed single-bit adder, two complementary pairs of transistors are connected to the input C _IN - the third-thirteenth and twelfth-twenty-second transistors, instead of three pairs of the prototype, which allows to increase the speed of formation of the transfer signal at the output of C _OUT .

Предлагаемый одноразрядный сумматор содержит: полевые транзисторы первый 1, второй 2…, двенадцатый 12, двадцать пятый 25, двадцать шестой 26 - первого типа проводимости, тринадцатый 13, четырнадцатый 14…, двадцать четвертый 24, двадцать седьмой 27, двадцать восьмой 28 - второго типа проводимости, вход слагаемого А, соединенный с затворами первого 1, пятого 5, шестого 6, десятого 10, четырнадцатого 14, шестнадцатого 16, девятнадцатого 19, двадцать четвертого 24, двадцать пятого 25 и двадцать восьмого 28 транзисторов, вход слагаемого В, соединенный с затворами второго 2, четвертого 4, седьмого 7, одиннадцатого 11, пятнадцатого 15, семнадцатого 17, двадцатого 20, двадцать третьего 23, двадцать шестого 26 и двадцать седьмого 27 транзисторов, вход переноса C_IN, соединенный с затворами третьего 3, двенадцатого 12, тринадцатого 13 и двадцать второго 22 транзисторов, вывод питания первого уровня напряжения 29, соединенный с истоками первого 1, второго 2, четвертого 4, шестого 6, седьмого 7, восьмого 8 и десятого 10 и двадцать девятого 29 транзисторов, вывод питания второго уровня напряжения 30, соединенный с истоками четырнадцатого 14, пятнадцатого 15, семнадцатого 17, девятнадцатого 19, двадцатого 20, двадцать первого 21, двадцать четвертого 24 и двадцать пятого 25 транзисторов, причем стоки первого 1 и второго 2, транзисторов соединены с истоками третьего 3 и двадцать седьмого 27 и затвором восьмого 8 транзисторов, сток четвертого 4 - с истоком пятого 5, стоки шестого 6 и седьмого 7 - с истоком девятого 9, сток десятого 10 - с истоком одиннадцатого 11, сток одиннадцатого 11 - с истоком двенадцатого 12, стоки четырнадцатого 14 и пятнадцатого 15 - с истоками тринадцатого 13 и двадцать шестого 26 и затвором двадцать первого 21 транзисторов, сток семнадцатого 17 - с истоком шестнадцатого 16, стоки девятнадцатого 19 и двадцатого 20 - с истоком восемнадцатого 18, сток двадцать четвертого 24 - с истоком двадцать третьего 23, сток двадцать третьего 23 - с истоком двадцать второго 22, сток двадцать пятого 25 - с истоком двадцать шестого 26, сток двадцать восьмого 28 - с истоком двадцать седьмого 27, и стоки третьего 3, пятого 5, тринадцатого 13 и шестнадцатого 16 - с затворами девятого 9 и восемнадцатого 18 транзисторов и входом первого инвертора 31, выход которого является выходом сигнала переноса C_OUT, а стоки девятого 9, двенадцатого 12, восемнадцатого 18 и двадцать второго 22 транзисторов - с входом второго инвертора 32, выход которого является выходом результата сложения S.The proposed one-bit adder contains: field-effect transistors first 1, second 2 ..., twelfth 12, twenty-fifth 25, twenty-sixth 26 - of the first type of conductivity, thirteenth 13, fourteenth 14 ..., twenty-fourth 24, twenty-seventh 27, twenty-eighth 28 - of the second type conductivity, the input of the term A connected to the gates of the first 1, fifth 5, sixth 6, the tenth 10, the fourteenth 14, the sixteenth 16, the nineteenth 19, the twenty-fourth 24, the twenty-fifth 25 and the twenty-eighth 28 transistors, the input of the term B connected to the gates at orogo 2, fourth 4, seventh 7, eleventh 11, the fifteenth 15 seventeenth 17 twentieth 20, the twenty-third 23, twenty-sixth 26 and twenty seven 27 transistors, C _IN transfer input coupled to the gates of the third 3, twelfth 12 XIII 13 and the twenty-second 22 transistors, the power output of the first voltage level 29, connected to the sources of the first 1, second 2, fourth 4, sixth 6, seventh 7, eighth 8 and tenth 10 and twenty-ninth 29 transistors, the power output of the second voltage level 30, connected with the origins of fourteen 14, fifteenth 15, seventeenth 17, nineteenth 19, twentieth 20, twenty first 21, twenty fourth 24 and twenty fifth 25 transistors, and the drains of the first 1 and second 2, transistors are connected to the sources of the third 3 and twenty seventh 27 and the eighth gate 8 transistors, the fourth drain 4 - with the source of the fifth 5, the sixth drain 6 and the seventh 7 - with the ninth source 9, the tenth drain 10 - with the source of the eleventh 11, the eleventh drain 11 - with the source of the twelfth 12, the drains of the fourteenth 14 and the fifteenth 15 - with the sources thirteenth 13 and twenty sixth about 26 and the gate of the twenty-first 21 transistors, the drain of the seventeenth 17 - with the source of the sixteenth 16, the drains of the nineteenth 19 and the twentieth 20 - with the source of the eighteenth 18, the drain of the twenty-fourth 24 - with the source of the twenty-third 23, the drain of the twenty third 23 - with the source of the twenty-second 22, the drain of the twenty-fifth 25 - with the source of the twenty-sixth 26, the drain of the twenty-eighth 28 - with the source of the twenty-seventh 27, and the drains of the third 3, fifth 5, thirteenth 13 and sixteenth 16 - with the gates of the ninth and eighteenth 18 transistors and the input of the first inverter 31, the output of which of the second is the output of the transfer signal C _OUT , and the drains of the ninth 9, twelfth 12, eighteenth 18 and twenty second 22 transistors are with the input of the second inverter 32, the output of which is the output of the result of adding S.

Допускается произвольное выполнение логических элементов первого и второго инверторов, реализующих функцию инверсии.Arbitrary execution of logic elements of the first and second inverters that implement the inversion function is allowed.

Предлагаемый одноразрядный сумматор представляет собой логическую схему комбинационного типа и работает следующим образом.The proposed single-digit adder is a logical circuit of a combination type and works as follows.

На входы слагаемых А и В поступают значения сигналов, требующих сложения, а на вход переноса C_IN - значение сигнала переноса.The inputs of the terms A and B receive the values of signals requiring addition, and the transfer signal C _IN receives the value of the transfer signal.

В результате действия поступающих сигналов на выходах одноразрядного сумматора C_OUT и S должны появиться значения сигналов, соответствующих нижеприведенной таблице истинности.As a result of the action of the incoming signals at the outputs of the single-bit adder C _OUT and S, the values of the signals corresponding to the following truth table should appear.

Таблица истинности одноразрядного сумматора.The truth table of a single-bit adder. № комбинацииCombination number C_IN C _IN АBUT ВAT C_OUT C _OUT SS 1one 00 00 00 00 00 22 00 00 1one 00 1one 33 00 1one 00 00 1one 4four 00 1one 1one 1one 00 55 1one 00 00 00 1one 66 1one 00 1one 1one 00 77 1one 1one 00 1one 00 88 1one 1one 1one 1one 1one

В комбинациях №№1-4 на вход переноса C_IN и на затворы подключенных к нему транзисторов 3, 12, 13 и 22 поступает напряжение низкого уровня, которое соответствует значению «0» таблицы истинности сумматора. При этом транзисторы P-типа 3 и 12 - открываются, а N-типа 13 и 22 - закрывается.In combinations No. 1-4, the low-voltage voltage is supplied to the transfer input C _IN and to the gates of the transistors 3, 12, 13 and 22 connected to it, which corresponds to the value “0” of the adder truth table. At the same time, transistors of P-type 3 and 12 are opened, and N-types 13 and 22 are closed.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы P-типа 1, 2, 4-7, 10, 11, 25 и 26, подключенные своими затворами к этим входам, - открываются, а N-типа 14-17,19, 20, 23, 24, 27 и 28 - закрываются. Через открытые транзисторы 1-5, 25 и 26 с вывода питания высокого уровня напряжения 29 на затворы транзисторов 8, 9, 18 и 21 и на вход первого инвертора 31 поступает напряжение высокого уровня, которое соответствует значению «1» таблицы истинности сумматора, и поэтому транзисторы P-типа 8 и 9 закрываются, а транзисторы N-типа 18 и 21 - открываются. Так как на входе первого инвертора 31 напряжение высокого уровня - «1», то после инверсии на его выходе C_OUT формируется напряжение низкого уровня - «0». Одновременно с вывода питания высокого уровня напряжения 29 через открытые транзисторы 10, 11 и 12 на вход второго инвертора 32 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом входы первого 31 и второго 32 инверторов остаются изолированными от напряжения низкого уровня закрытыми транзисторами N-типа 13-17,19, 20 и 22-24. Таким образом, реализуется комбинация №1 таблицы истинности сумматора.If at the same time low-level voltage is supplied to the inputs of the terms A and B, then P-type transistors 1, 2, 4-7, 10, 11, 25, and 26, connected by their gates to these inputs, open, and N-type 14 -17.19, 20, 23, 24, 27 and 28 - are closing. Through the open transistors 1-5, 25 and 26 from the output of the high voltage level power supply 29, the gates of the transistors 8, 9, 18 and 21 and the input of the first inverter 31 receive a high level voltage that corresponds to the value “1” of the adder truth table, and therefore P-type transistors 8 and 9 are closed, and N-type transistors 18 and 21 are opened. Since at the input of the first inverter 31 the high level voltage is “1”, after inversion at its output C _OUT , a low level voltage “0” is formed. Simultaneously with the output of the power supply of a high voltage level 29 through the open transistors 10, 11 and 12, the high level voltage “1” is supplied to the input of the second inverter 32. Therefore, at the output S of this inverter, an inverse with respect to the input voltage of a low level is formed - "0". In this case, the inputs of the first 31 and second 32 inverters remain isolated from low-level voltage by closed N-type transistors 13-17,19, 20 and 22-24. Thus, the combination No. 1 of the adder truth table is implemented.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) высокого - «1», то транзисторы P-типа 1(2), 5(4), 6(7), 10(11), 25(26) и N-типа 15(14), 17(16), 20(19), 23(24), 27(28), подключенные своими затворами к этим входам, - открываются, а P-типа 2(1), 4(5), 7(6), 11(10), 26(25) и N-типа 14(15), 16(17), 19(20), 24(23), 28(27) - закрываются. Через открытые транзисторы 1(2), 3 с вывода питания высокого уровня напряжения 29 на затворы транзисторов 8, 9, 18 и на вход первого инвертора 31 поступает напряжение высокого уровня - «1» и поэтому транзисторы N-типа 8, 9 закрываются, а транзистор N-типа 18 - открывается. Так как на входе первого инвертора 31 напряжение высокого уровня - «1», то после инверсии на его выходе C_OUT формируется напряжение низкого уровня - «0». Одновременно с вывода питания низкого уровня напряжения 30 через открытые транзисторы 20(19) и 18 на вход второго инвертора 32 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 31 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 13 и 16(17), а вход второго 32 - от напряжения высокого уровня закрытыми транзисторами P-типа 8, 9 и 11(10). Таким образом, реализуется комбинация №2(№3) таблицы истинности сумматора.If the input of the term A (B) receives a low level voltage - “0”, and the input of the term B (A) high - “1”, then P-type transistors 1 (2), 5 (4), 6 (7 ), 10 (11), 25 (26) and N-type 15 (14), 17 (16), 20 (19), 23 (24), 27 (28), connected with these gates to these inputs, open, and P-type 2 (1), 4 (5), 7 (6), 11 (10), 26 (25) and N-type 14 (15), 16 (17), 19 (20), 24 (23 ), 28 (27) - close. Through the open transistors 1 (2), 3 from the output of the high voltage level power supply 29, the gates of the transistors 8, 9, 18 and the input of the first inverter 31 receive a high level voltage of "1" and therefore N-type transistors 8, 9 are closed, and N-type transistor 18 - opens. Since at the input of the first inverter 31 the high level voltage is “1”, after inversion at its output C _OUT , a low level voltage “0” is formed. Simultaneously with the output of the low-voltage power supply 30 through the open transistors 20 (19) and 18, the low-level voltage “0” is supplied to the input of the second inverter 32. Therefore, at the output S of this inverter, an inverse voltage of a high level, “1”, is generated. In this case, the input of the first inverter 31 remains isolated from the low level voltage by closed N-type transistors 13 and 16 (17), and the input of the second 32 from the high level voltage by closed P-type transistors 8, 9 and 11 (10). Thus, the combination No. 2 (No. 3) of the adder truth table is implemented.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы P-типа 1, 2, 4-7, 10, 11, 25 и 26, подключенные своими затворами к этим входам, - закрываются, а N-типа 14-17, 19, 20, 23, 24, 27 и 28 - открываются. Через открытые транзисторы 14-17, 27 и 28 с вывода питания низкого уровня напряжения 30 на затворы транзисторов 8, 9,18 и 21 и на вход первого инвертора 31 поступает напряжение низкого уровня - «0» и поэтому транзисторы P-типа 8 и 9 открываются, а N-типа 18 и 21 - закрываются. Так как на входе первого инвертора 31 напряжение низкого уровня - «0», то после инверсии на его выходе С_OUT формируется напряжение высокого уровня - «1». Одновременно с вывода питания высокого уровня напряжения 29 через открытые транзисторы P-типа 8 и 12 на вход второго инвертора 32 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 31 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 1, 2, 4, 5 и второго инвертора 32 - от напряжения низкого уровня закрытыми транзисторами N-типа 18, 21 и 22. Таким образом, реализуется комбинация №4 таблицы истинности сумматора.In the case when a high level voltage “1” is applied to inputs A and B, P-type transistors 1, 2, 4-7, 10, 11, 25 and 26, connected by their gates to these inputs, are closed, and N -types 14-17, 19, 20, 23, 24, 27 and 28 - open. Through the open transistors 14-17, 27 and 28 from the output of the low voltage level 30 power supply, the gates of the transistors 8, 9,18 and 21 and the input of the first inverter 31 receive a low level voltage - "0" and therefore P-type transistors 8 and 9 open, and N-types 18 and 21 - close. Since the low voltage is “0” at the input of the first inverter 31, then after inversion, a high level voltage “1” is formed at its output _OUT . Simultaneously with the output of the high voltage level power supply 29, through the open P-type transistors 8 and 12, the high level voltage “1” is supplied to the input of the second inverter 32. Therefore, at the output S of this inverter, an inverse with respect to the input voltage of a low level is formed - "0". In this case, the input of the first inverter 31 remains isolated from the high level voltage by closed P-type transistors 1, 2, 4, 5 and the second inverter 32 from the low level voltage by the closed N-type transistors 18, 21 and 22. Thus, the combination No. 4 truth tables of the adder.

В комбинациях №№5-8 на вход переноса C_IN и на затворы подключенных к нему транзисторов 3, 12, 13 и 22 поступает напряжение высокого уровня - «1». Поэтому транзисторы P-типа 3 и 12 - закрываются, а N-типа 13 и 22 - открывается.In combinations No. 5-8, a high level voltage “1” is supplied to the transfer input C _IN and to the gates of the transistors 3, 12, 13 and 22 connected to it. Therefore, transistors of P-type 3 and 12 are closed, and N-type 13 and 22 are opened.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы P-типа 1, 2, 4-7, 10, 11, 25 и 26, подключенные своими затворами к этим входам, - открываются, а N-типа 14-17, 19, 20, 23, 24, 27 и 28 - закрываются. Через открытые транзисторы 1, 2, 4, 5, 25, 26 с вывода питания высокого уровня напряжения 29 на затворы транзисторов 8, 9, 18, 21 и на вход первого инвертора 31 поступает напряжение высокого уровня - «1» и поэтому транзисторы P-типа 8 и 9 закрываются, а N-типа 18 и 21 - открываются. Так как на входе первого инвертора 31 напряжение высокого уровня - «1», то после инверсии на его выходе C_OUT формируется напряжение низкого уровня - «0». Одновременно с вывода питания низкого уровня напряжения 30 через открытые транзисторы N-типа 21, 22 на вход второго инвертора 32 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 31 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 14-17 и второго 32 - от напряжения высокого уровня закрытыми транзисторами N-типа 9, 12. Таким образом, реализуется комбинация №5 таблицы истинности сумматора.If at the same time low-level voltage is supplied to the inputs of the terms A and B, then P-type transistors 1, 2, 4-7, 10, 11, 25, and 26, connected by their gates to these inputs, open, and N-type 14 -17, 19, 20, 23, 24, 27 and 28 - close. Through the open transistors 1, 2, 4, 5, 25, 26 from the high voltage level power supply output 29 to the gates of the transistors 8, 9, 18, 21 and to the input of the first inverter 31, the high level voltage “1” is received and therefore the transistors P- types 8 and 9 are closed, and N-types 18 and 21 are opened. Since at the input of the first inverter 31 the high level voltage is “1”, after inversion at its output C _OUT , a low level voltage “0” is formed. Simultaneously with the output of the low-voltage power supply 30 through the open N-type transistors 21, 22, the low-level voltage “0” is supplied to the input of the second inverter 32. Therefore, at the output S of this inverter, an inverse voltage of a high level, “1”, is generated. In this case, the input of the first inverter 31 remains isolated from low-level voltage by closed N-type transistors 14-17 and the second 32 from high-level voltage by closed N-type transistors 9, 12. Thus, combination No. 5 of the adder truth table is implemented.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) высокого - «1», то транзисторы P-типа 1(2), 5(4), 6(7), 10(11), 25(26) и N-типа 15(14), 17(16), 20(19), 23(24), 27(28), подключенные своими затворами к этим входам, - открываются, а P-типа 2(1), 4(5), 7(6), 11(10), 26(25) и N-типа 14(15), 16(17), 19(20), 24(23), 28(27) - закрываются. Через открытые транзисторы 13, 15(14) с вывода питания низкого уровня напряжения 30 на затворы транзисторов 9, 18, 21 и на вход первого инвертора 31 поступает напряжение низкого уровня - «0» и поэтому транзисторы N-типа 18 и 21 закрываются, а транзистор P-типа 9 - открывается. Так как на входе первого инвертора 31 напряжение низкого уровня - «0», то после инверсии на его выходе C_OUT формируется напряжение высокого уровня - «1». Одновременно с вывода питания высокого уровня напряжения 29 через открытые транзисторы P-типа 6(7) и 9 на вход второго инвертора 32 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 31 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 3 и 4(5), а вход второго 32 - от напряжения низкого уровня закрытыми транзисторами N-типа 18, 21 и 24(23). Таким образом, реализуется комбинация №6(№7) таблицы истинности сумматора.If the input of the term A (B) receives a low level voltage - “0”, and the input of the term B (A) high - “1”, then P-type transistors 1 (2), 5 (4), 6 (7 ), 10 (11), 25 (26) and N-type 15 (14), 17 (16), 20 (19), 23 (24), 27 (28), connected with these gates to these inputs, open, and P-type 2 (1), 4 (5), 7 (6), 11 (10), 26 (25) and N-type 14 (15), 16 (17), 19 (20), 24 (23 ), 28 (27) - close. Through the open transistors 13, 15 (14) from the output of the low-voltage power supply 30 to the gates of the transistors 9, 18, 21 and to the input of the first inverter 31, the low-level voltage “0” is supplied and therefore N-type transistors 18 and 21 are closed, and P-type transistor 9 - opens. Since at the input of the first inverter 31 the low level voltage is “0”, after inversion at its output C _OUT , a high level voltage “1” is formed. Simultaneously with the output of the high voltage level power supply 29, through the open P-type transistors 6 (7) and 9, the high level voltage “1” is supplied to the input of the second inverter 32. Therefore, at the output S of this inverter, an inverse relative to the input voltage of a low level is formed - "0". The input of the first inverter 31 remains isolated from the high level voltage by closed P-type transistors 3 and 4 (5), and the input of the second 32 from the low level voltage by closed N-type transistors 18, 21 and 24 (23). Thus, the combination No. 6 (No. 7) of the adder truth table is implemented.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы P-типа 1, 2, 4-7, 10, 11, 25 и 26, подключенные своими затворами к этим входам, - закрываются, а N-типа 14-17, 19, 20, 23, 24, 27 и 28 - открываются. Через открытые транзисторы 13-17 с вывода питания низкого уровня напряжения 30 на затворы транзисторов 9, 18, 21 и на вход первого инвертора 31 поступает напряжение низкого уровня - «0» и поэтому транзистор P-типа 9 открывается, а транзисторы N-типа 18 и 21 - закрываются. Так как на входе первого инвертора 31 напряжение низкого уровня - «0», то после инверсии на его выходе C_OUT формируется напряжение высокого уровня - «1». Одновременно с вывода питания низкого уровня напряжения 30 через открытые транзисторы N-типа 22-24 на вход второго инвертора 32 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом входы первого 31 и второго 32 инверторов остаются изолированными от напряжения высокого уровня закрытыми транзисторами P-типа 1-7 и 10-12. Таким образом, реализуется комбинация №8 таблицы истинности сумматора.In the case when a high level voltage “1” is applied to inputs A and B, P-type transistors 1, 2, 4-7, 10, 11, 25 and 26, connected by their gates to these inputs, are closed, and N -types 14-17, 19, 20, 23, 24, 27 and 28 - open. Through open transistors 13-17 from the output of the low-voltage supply 30 to the gates of the transistors 9, 18, 21 and the input of the first inverter 31, the low-level voltage is “0” and therefore the P-type transistor 9 opens, and the N-type transistors 18 and 21 are closing. Since at the input of the first inverter 31 the low level voltage is “0”, after inversion at its output C _OUT , a high level voltage “1” is formed. Simultaneously with the output of the low-voltage power supply 30 through the open N-type transistors 22-24, the low-level voltage “0” is supplied to the input of the second inverter 32. Therefore, at the output S of this inverter, an inverse voltage of a high level, “1”, is generated. The inputs of the first 31 and second 32 inverters remain isolated from high-level voltage by closed P-type transistors 1-7 and 10-12. Thus, a combination of No. 8 adder truth tables is implemented.

В предлагаемой схеме одноразрядного сумматора исключено соединение затворов восьмого и двадцать первого транзисторов с входом переноса C_IN, вследствие чего суммарная емкость входа переноса C_IN уменьшена. Таким образом, при прочих равных условиях, длительность фронта и спада входного сигнала на входе переноса C_IN уменьшена, благодаря чему ускорено переключение третьего и тринадцатого транзисторов и, следовательно, появление сигнала на входе первого инвертора. Так как сигнал на входе первого инвертора появляется быстрее, то инвертор, соответственно, переключается быстрее и сигнал на его выходе появляется быстрее тоже.In the proposed single-digit adder circuit, the connection of the gates of the eighth and twenty-first transistors with the transfer input C _{IN is} excluded, as a result of which the total capacity of the transfer input C _{IN is} reduced. Thus, ceteris paribus, the duration of the rise and fall of the input signal at the transfer input C _{IN is} reduced, which accelerates the switching of the third and thirteenth transistors and, therefore, the appearance of the signal at the input of the first inverter. Since the signal at the input of the first inverter appears faster, the inverter, accordingly, switches faster and the signal at its output appears faster too.

Таким образом, в предлагаемом одноразрядном сумматоре повышено быстродействие формирования сигнала переноса на выходе C_OUT.Thus, in the proposed single-bit adder, the speed of formation of the transfer signal at the output C _{OUT is} increased.

Claims

A one-bit adder containing from the first to the twelfth P-type field effect transistors, from the thirteenth to the twenty-fourth N-type field effect transistors, the input of the term A connected to the gates of the first, fifth, sixth, tenth, fourteenth, sixteenth, nineteenth and twenty-fourth transistors, the input of the term B connected to the gates of the second, fourth, seventh, eleventh, fifteenth, seventeenth, twentieth and twenty-third transistors, the transfer input C _IN connected to the gates of the third, twelfth, thirteenth and twenty-second transistors, a high voltage level power output connected to the sources of the first, second, fourth, sixth, seventh, eighth and tenth transistors, a low voltage level power output connected to the sources of the fourteenth, fifteenth, seventeenth, nineteenth, twentieth, twenty the first and twenty-fourth transistors, the drains of the first and second transistors connected to the source of the third transistor, the drain of the fourth to the source of the fifth, the drains of the sixth and seventh to the source on the ninth, the drain of the tenth - with the source of the eleventh, the drain of the eleventh - with the source of the eleventh, the drains of the fourteenth and fifteenth - with the source of the thirteenth, the drain of the seventeenth - with the source of the sixteenth, the drains of the nineteenth and twentieth - with the source of the eighteenth, the drain of twenty-fourth - with the source of the twenty-third and the drain of the twenty-third - with the source of the twenty-second, and the drains of the third, fifth, thirteenth and sixteenth - with the gates of the ninth and eighteenth transistors and the input of the first inverter, the output of which is the output of the transfer port C _OUT , and the drains of the ninth, twelfth, eighteenth and twenty-second transistors with the input of the second inverter, the output of which is the output of the result of addition S, characterized in that the field transistors twenty-fifth and twenty-sixth are P-type and twenty the seventh and twenty-eighth - N-type, the gates of which are connected to the inputs of the terms, twenty-fifth and twenty-eighth - with the input A and twenty-sixth and twenty-seventh - with the input B, the sources are connected, respectively, of the twenty-fifth - with the power output you a high voltage level, the twenty-eighth - with the output of the low voltage level power supply, the twenty-sixth - with the drain of the twenty-fifth and twenty-seventh - with the drain of the twenty-eighth and the drains of the twenty-sixth and twenty-seventh transistors are connected, respectively, of the twenty-sixth - with the drains of the fourteenth and fifteenth, the source of the thirteenth and the gate of the twenty-first transistors, the twenty-first with the drain of the twenty-third and the source of the twenty-second, and the twenty-seventh with the drains of the first and second, the source of the third and Oromo eighth transistor and the eighth - the eleventh to the drain and source of the twelfth transistor.