Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано при создании устройств, использующих функции ИСКЛЮЧАЮЩЕЕ-ИЛИ и(или) ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ, например, в схемах контроля четности и(или) нечетности и других многоразрядных цифровых устройств.The present invention relates to digital computing and can be used to create devices that use the EXCLUSIVE-OR and (or) EXCLUSIVE-OR-NOT functions, for example, in even and (or) odd parity and other multi-bit digital devices.
Известен 4-входовой вентиль ИСКЛЮЧАЮЩЕЕ-ИЛИ (4-input XOR gate) [1] (Стр. 339, Рис. 9.20 (c)).A 4-input XOR gate is known [1] (Page 339, Fig. 9.20 (c)).
Данный 4-входовой вентиль ИСКЛЮЧАЮЩЕЕ-ИЛИ содержит триггерную «защелку», выполненную на первом и втором (1,2) МОП транзисторах Р-типа, и МОП транзисторы N-типа с третьего по шестнадцатый (3-16), вывод питания высокого уровня напряжения VDD, вывод питания низкого уровня напряжения GND, прямые А, В, С и D и инверсные входы и выходы This 4-input XOR gate contains a latch made on the first and second (1,2) P-type MOS transistors, and N-type MOS transistors from the third to sixteenth (3-16), high-level power pin voltage VDD, low-voltage supply pin GND, direct A, B, C and D and inverse inputs and outputs
Недостатком известной схемы является низкое быстродействие. Для обеспечения устойчивой работы указанного 4-входового вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ, построенного на триггерной «защелке», требуется смещение вниз передаточных характеристик двух «полу-защелок», построенных на МОП транзисторах Р-типа 1 и 2. Данное условие достигается существенным уменьшением проводимости цепей сети подтяжки вверх (Pull-Up Network) на транзисторах (1,2) по сравнению с проводимостью цепей сети подтяжки вниз (Pull-Down Network) на транзисторах с третьего по шестнадцатый (3-16). Обеспечение этого условия приводит к увеличению времени переходного процесса при переключении сигнала из низкого уровня напряжения GND в напряжение высокого уровня VDD и, следовательно, к уменьшению общего быстродействия известного 4-входового вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ, вследствие увеличения задержки времени формирования сигнала высокого уровня напряжения на выходах The disadvantage of the known scheme is the low speed. To ensure stable operation of the specified 4-input EXCLUSIVE-OR gate, built on a trigger "latch", a downward shift in the transfer characteristics of two "semi-latches" built on P-type MOS transistors 1 and 2 is required. This condition is achieved by a significant decrease in the conductivity of the circuits pull-up networks on transistors (1,2) compared with the conductivity of the pull-down network circuits on transistors three through sixteen (3-16). Ensuring this condition leads to an increase in the transition process time when switching the signal from a low voltage level GND to a high voltage level VDD and, consequently, to a decrease in the overall performance of the known 4-input EXCLUSIVE-OR gate, due to an increase in the time delay for generating a high voltage signal at the outputs
Кроме того, динамический ток потребления известного 4-входового вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ увеличивается из-за повышенного времени переходного процесса, что приводит к дополнительному перегреву элементов схемы и снижает общую надежность схемы.In addition, the dynamic current consumption of the known 4-way EXCLUSIVE-OR gate increases due to the increased transient time, which leads to additional overheating of the circuit elements and reduces the overall reliability of the circuit.
Задачей предлагаемого изобретения является повышение быстродействия известного 4-входового вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ, и повышение надежности за счет уменьшения его динамического тока потребления.The objective of the invention is to increase the performance of the known 4-input EXCLUSIVE-OR gate, and increase reliability by reducing its dynamic current consumption.
Поставленная задача достигается тем, что в известный 4-входовой вентиль ИСКЛЮЧАЮЩЕЕ-ИЛИ, содержащий МОП транзисторы Р-типа первый и второй, N-типа с третьего по шестнадцатый, вывод питания высокого уровня напряжения VDD, соединенный с истоками первого и второго транзисторов, вывод питания низкого уровня напряжения GND, соединенный с истоками пятнадцатого и шестнадцатого транзисторов, прямые входы А, В, С, D, инверсные входы выход Y, соединенный со стоками четвертого и шестого транзисторов и выход соединенный со стоками третьего и пятого транзисторов, в котором затворы пятнадцатого и шестнадцатого транзисторов соединены, соответственно, с входами одиннадцатого и двенадцатого - с входом В, тринадцатого и четырнадцатого - с входом седьмого и восьмого - с входом С, девятого и десятого - с входом третьего и четвертого - с входом D, пятого и шестого - с входом сток пятнадцатого транзистора соединен с истоками одиннадцатого и четырнадцатого, сток шестнадцатого - с истоками двенадцатого и тринадцатого, сток одиннадцатого - со стоком тринадцатого и истоками седьмого и десятого, сток двенадцатого - со стоком четырнадцатого и истоками восьмого и девятого, сток седьмого - со стоком девятого и истоками третьего и шестого и сток восьмого - со стоком десятого и истоками четвертого и пятого, введены МОП транзисторы Р-типа с семнадцатого по двадцать восьмой, причем, затворы первого и второго транзисторов соединены, соответственно, с входами семнадцатого и восемнадцатого - с входом В, девятнадцатого и двадцатого - с входом двадцать первого и двадцать второго - с входом С, двадцать третьего и двадцать четвертого - с входом двадцать пятого и двадцать шестого - с входом D, двадцать седьмого и двадцать восьмого - с входом сток первого транзистора соединен с истоками семнадцатого и двадцатого транзисторов, а сток второго - с истоками восемнадцатого и девятнадцатого, сток семнадцатого - со стоком девятнадцатого и истоками двадцать первого и двадцать четвертого, сток восемнадцатого - со стоком двадцатого и истоками двадцать второго и двадцать третьего, сток первого транзистора соединен с истоками семнадцатого и двадцатого транзисторов, а сток второго - с истоками восемнадцатого и девятнадцатого, сток семнадцатого - со стоком девятнадцатого и истоками двадцать первого и двадцать четвертого, сток восемнадцатого - со стоком двадцатого и истоками двадцать второго и двадцать третьего,The task is achieved by the fact that in the well-known 4-input EXCLUSIVE-OR gate, containing MOS transistors of the P-type first and second, N-type from the third to the sixteenth, the power supply output of the high voltage level VDD, connected to the sources of the first and second transistors, the output low voltage supply GND, connected to the sources of the fifteenth and sixteenth transistors, direct inputs A, B, C, D, inverted inputs
В результате чего, в предлагаемом Четырехвходовом КМОП логическом вентиле ИСКЛЮЧАЮЩЕЕ-ИЛИ/ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ, в отличие от известного 4-входового вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ, схема «защелки» исключена, а сеть подтяжки вверх (PUN) организована введением дополняющих (комплементарных) МОП транзисторов. Такое построение схемы позволяет оптимизировать соотношение проводимостей сетей подтяжки вверх (PUN) и подтяжки вниз (PDN) и тем самым повысить быстродействие Четырехвходового КМОП логического вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ/ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ за счет уменьшения времени переходного процесса при переключении выходных сигналов из низкого уровня напряжения GND в высокий VDD. Кроме того, так как время переходного процесса уменьшено, динамический ток потребления снижен. Снижение величины динамического тока потребления уменьшает избыточный перегрев элементов схемы, что повышает надежность Четырехвходового КМОП логического вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ/ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ.As a result, in the proposed 4-input CMOS logic gate EXCLUSIVE-OR/EXCLUSIVE-OR-NOT, in contrast to the known 4-input EXCLUSIVE-OR gate, the “latch” circuit is excluded, and the pull-up network (PUN) is organized by introducing complementary (complementary) ) MOS transistors. This design of the circuit allows you to optimize the ratio of conductivities of the pull-up networks (PUN) and pull-down (PDN) and thereby increase the speed of the Four-input CMOS logic gate EXCLUSIVE-OR / EXCLUSIVE-OR-NOT by reducing the transient time when switching output signals from a low level voltage GND to high VDD. In addition, since the transient time is reduced, the dynamic current consumption is reduced. Reducing the amount of dynamic current consumption reduces excessive overheating of the circuit elements, which increases the reliability of the Four-input CMOS logic gate EXCLUSIVE-OR/EXCLUSIVE-OR-NO.
На Рисунке приведена схема предлагаемого Четырехвходового КМОП логического вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ/ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ.The Figure shows a diagram of the proposed Four-input CMOS logic gate EXCLUSIVE-OR/EXCLUSIVE-OR-NOT.
Предлагаемый Четырехвходовой КМОП логический вентиль ИСКЛЮЧАЮЩЕЕ-ИЛИ/ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ содержит МОП транзисторы Р-типа первый и второй (1,2) и с семнадцатого по двадцать восьмой (17-28), МОП транзисторы N-типа с третьего по шестнадцатый (3-16), вывод питания высокого уровня напряжения VDD, соединенный с истоками транзисторов первого и второго (1,2), вывод питания низкого уровня напряжения GND, соединенный с истоками транзисторов пятнадцатого и шестнадцатого (15,16), прямые входы А, В, С и D, инверсные входы выход Y, соединенный со стоками транзисторов четвертого, шестого, двадцать шестого и двадцать восьмого (4,6,26,28) и выход соединенный со стоками транзисторов третьего, пятого, двадцать пятого и двадцать седьмого (3,5,25,27). Причем, затворы транзисторов второго и пятнадцатого (2,15) соединены с входом А, а первого и шестнадцатого (1,16) - с входом одиннадцатого, двенадцатого семнадцатого и восемнадцатого (11,12,17,18) - с входом В, а тринадцатого, четырнадцатого, девятнадцатого и двадцатого (13,14,19,20) - с входом седьмого, восьмого, двадцать первого и двадцать второго (7,8,21,22) - с входом С, а девятого, десятого, двадцать третьего и двадцать четвертого (9,10,23,24) - с входом третьего, четвертого, двадцать пятого и двадцать шестого (3,4,25,26) - с входом D, а пятого, шестого, двадцать седьмого и двадцать восьмого (5,6,27,28) - с входом сток первого (1) транзистора соединен с истоками транзисторов семнадцатого и двадцатого (17,20), а сток второго (2) - с истоками восемнадцатого и девятнадцатого (18,19), сток пятнадцатого (15) - с истоками одиннадцатого и четырнадцатого (11,14), а сток шестнадцатого (16) - с истоками двенадцатого и тринадцатого (12,13), сток семнадцатого (17) - со стоком девятнадцатого (19) и истоками двадцать первого и двадцать четвертого (21,24), сток восемнадцатого (18) - со стоком двадцатого (20) и истоками двадцать второго и двадцать третьего (22,23), сток одиннадцатого (11) - со стоком тринадцатого (13) и истоками седьмого и десятого (7,10), сток двенадцатого (12) - со стоком четырнадцатого (14) и истоками восьмого и девятого (8,9), сток двадцать первого (21) - со стоком двадцать третьего (23) и истоками двадцать пятого и двадцать восьмого (25,28), сток двадцать второго (22) - со стоком двадцать четвертого (24) и истоками двадцать шестого и двадцать седьмого (26,27), сток седьмого (7) -со стоком девятого (9) и истоками третьего и шестого (3,6) и сток восьмого (8) - со стоком десятого (10) и истоками четвертого и пятого (4,5).The proposed Four-input CMOS logic gate EXCLUSIVE-OR / EXCLUSIVE-OR-NOT contains P-type MOS transistors the first and second (1,2) and seventeenth to twenty-eighth (17-28), N-type MOS transistors from the third to sixteenth ( 3-16), high voltage power pin VDD connected to the sources of transistors 1 and 2 (1, 2), low voltage power pin GND connected to the sources of transistors 15 and 16 (15, 16), direct inputs A, B , C and D, inverted inputs Y output connected to the drains of transistors 4, 6, 26, and 28 (4,6,26,28) and output connected to the drains of the third, fifth, twenty-fifth and twenty-seventh transistors (3,5,25,27). Moreover, the gates of the second and fifteenth (2.15) transistors are connected to input A, and the first and sixteenth (1.16) - to the input the eleventh, twelfth, seventeenth and eighteenth (11,12,17,18) - with the entrance B, and the thirteenth, fourteenth, nineteenth and twentieth (13,14,19,20) - with the entrance on the seventh, eighth, twenty-first and twenty-second (7,8,21,22) - with the entrance C, and on the ninth, tenth, twenty-third and twenty-fourth (9,10,23,24) - with the entrance the third, fourth, twenty-fifth and twenty-sixth (3,4,25,26) - with the entrance D, and the fifth, sixth, twenty-seventh and twenty-eighth (5,6,27,28) - with the entrance the drain of the first (1) transistor is connected to the sources of the seventeenth and twentieth transistors (17.20), and the drain of the second (2) is connected to the sources of the eighteenth and nineteenth (18.19), the drain of the fifteenth (15) is connected to the sources of the eleventh and fourteenth (11 ,14), and the sink of the sixteenth (16) - with the sources of the twelfth and thirteenth (12.13), the sink of the seventeenth (17) - with the sink of the nineteenth (19) and the sources of the twenty-first and twenty-fourth (21.24), the sink of the eighteenth ( 18) - with the drain of the twentieth (20) and the sources of the twenty-second and twenty-third (22.23), the drain of the eleventh (11) - with the drain of the thirteenth (13) and the sources of the seventh and tenth (7.10), the drain of the twelfth (12) - with the drain of the fourteenth (14) and the sources of the eighth and ninth (8.9), the drain of the twenty-first (21) - with the drain of the twenty-third (23) and the sources of the twenty-fifth and twenty-eighth (25.28), the drain of the twenty-second (22 ) - with the drain of the twenty-fourth (24) and the origins of the twenty-sixth and twenty-seventh (26.27), the drain of the seventh (7) - with the drain the ninth (9) and the sources of the third and sixth (3.6) and the drain of the eighth (8) - with the drain of the tenth (10) and the sources of the fourth and fifth (4.5).
В дальнейшем описании принято соглашение, что напряжение высокого уровня VDD соответствует напряжению логического уровня «1», а напряжение низкого уровня GND - напряжению логического уровня «0». Кроме того, принято что, напряжение логических уровней на инверсных входах всегда инверсно относительно соответствующих напряжений логических уровней на прямых входах А, В, С и D. Поэтому в дальнейшем при описании работы схемы и в таблице истинности нет необходимости приводить значения напряжений логических уровней на инверсных входах In the following description, it is agreed that the high level voltage VDD corresponds to the logic level "1" voltage, and the low level voltage GND corresponds to the logic level "0" voltage. In addition, it is assumed that the voltage of logic levels at the inverse inputs always inverse with respect to the corresponding logic level voltages at the direct inputs A, B, C and D. Therefore, in the future, when describing the operation of the circuit and in the truth table, there is no need to give the values of the logic level voltages at the inverse inputs
Предлагаемый Четырехвходовой КМОП логический вентиль ИСКЛЮЧАЮЩЕЕ-ИЛИ/ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ предназначен для формирования логических сигналов ИСКЛЮЧАЮЩЕЕ-ИЛИ и ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ на выходах согласно представленной ниже в таблице истинности.The proposed four-input CMOS logic gate EXCLUSIVE-OR/EXCLUSIVE-OR-NOT is designed to generate logical signals EXCLUSIVE-OR and EXCLUSIVE-OR-NOT at the outputs according to the truth table below.
Таким образом, предлагаемый Четырехвходовой КМОП логический вентиль ИСКЛЮЧАЮЩЕЕ-ИЛИ/ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ представляет собой логическую схему комбинационного типа и работает следующим образом.Thus, the proposed four-input CMOS logic gate EXCLUSIVE-OR/EXCLUSIVE-OR-NOT is a logic circuit of a combinational type and operates as follows.
В комбинации №1 A=B=C=D=«0». При этом на выходе через проводящие транзисторы 16, 13, 10 и 5 устанавливается уровень напряжения логического «0», а на выходе Y через проводящие транзисторы 2,18, 22 и 26 - уровень напряжения логической «1».In combination No. 1 A=B=C=D="0". At the same time, at the output through the conductive transistors 16, 13, 10 and 5, the voltage level of the logical "0" is set, and at the output Y through the conductive transistors 2,18, 22 and 26, the voltage level of the logical "1" is set.
В комбинации №2 А=«1» и В=С=D=«0». При этом на выходе через проводящие транзисторы 1, 17, 21 и 25 устанавливается уровень напряжения логической «1», а на выходе Y через проводящие транзисторы 15,14, 9 и 6 - уровень напряжения логического «0».In combination No. 2, A="1" and B=C=D="0". At the same time, at the output through the conductive transistors 1, 17, 21 and 25, the voltage level of the logical "1" is set, and at the output Y through the conductive transistors 15,14, 9 and 6, the voltage level of the logical "0" is set.
В комбинации №3 А=С=D=«0» и В=«1». При этом на выходе через проводящие транзисторы 2, 19, 21 и 25 устанавливается уровень напряжения логической «1», а на выходе Y через проводящие транзисторы 16,12, 9 и 6 - уровень напряжения логического «0».In combination No. 3 A=C=D="0" and B="1". At the same time, at the output through the conductive transistors 2, 19, 21 and 25, the voltage level of the logical "1" is set, and at the output Y through the conductive transistors 16,12, 9 and 6, the voltage level of the logical "0" is set.
В комбинации №4 А=В=«1» и С=D=«0». При этом на выходе через проводящие транзисторы 15, 11, 10 и 5 устанавливается уровень напряжения логического «0», а на выходе Y через проводящие транзисторы 1, 20, 22 и 26 - уровень напряжения логической «1».In combination No. 4 A=B="1" and C=D="0". At the same time, at the output through the conductive transistors 15, 11, 10 and 5, the voltage level of the logical "0" is set, and at the output Y through the conductive transistors 1, 20, 22 and 26, the voltage level of the logical "1" is set.
В комбинации №5 А=В=D=«0» и С=«1». При этом на выходе через проводящие транзисторы 2, 18, 23 и 25 устанавливается уровень напряжения логической «1», а на выходе Y через проводящие транзисторы 16,13, 7 и 6 - уровень напряжения логического «0».In combination No. 5, A=B=D="0" and C="1". At the same time, at the output through the conductive transistors 2, 18, 23 and 25, the voltage level of the logical "1" is set, and at the output Y through the conductive transistors 16,13, 7 and 6, the voltage level of the logical "0" is set.
В комбинации №6 А=С=«1» и В=D=«0». При этом на выходе через проводящие транзисторы 15, 14, 8 и 5 устанавливается уровень напряжения логического «0», а на выходе Y через проводящие транзисторы 1,17, 24 и 26 - уровень напряжения логической «1».In combination No. 6 A=C="1" and B=D="0". At the same time, at the output through the conductive transistors 15, 14, 8 and 5, the voltage level of the logical "0" is set, and at the output Y through the conductive transistors 1.17, 24 and 26, the voltage level of the logical "1" is set.
В комбинации №7 А=D=«0» и В=С=«1». При этом на выходе через проводящие транзисторы 16, 12, 8 и 5 устанавливается уровень напряжения логического «0», а на выходе Y через проводящие транзисторы 2,19, 24 и 26 - уровень напряжения логической «1».In combination No. 7 A=D="0" and B=C="1". At the same time, at the output through the conductive transistors 16, 12, 8 and 5, the voltage level of the logical "0" is set, and at the output Y through the conductive transistors 2,19, 24 and 26, the voltage level of the logical "1" is set.
В комбинации №8 А=В=С=«1» и D=«0». При этом на выходе через проводящие транзисторы 1, 20, 23 и 25 устанавливается уровень напряжения логической «1», а на выходе Y через проводящие транзисторы 15,11,7 и 6 - уровень напряжения логического «0».In combination No. 8, A=B=C="1" and D="0". At the same time, at the output through the conductive transistors 1, 20, 23 and 25, the voltage level of the logical "1" is set, and at the output Y through the conductive transistors 15,11,7 and 6 - the voltage level of the logical "0".
В комбинации №9 А=В=С=«0» и D=«1». При этом на выходе через проводящие транзисторы 2, 18, 22 и 27 устанавливается уровень напряжения логической «1», а на выходе Y через проводящие транзисторы 16,13,10 и 4 - уровень напряжения логического «0».In combination No. 9, A=B=C="0" and D="1". At the same time, at the exit through the conductive transistors 2, 18, 22 and 27, the voltage level of the logical "1" is set, and at the output Y through the conductive transistors 16,13,10 and 4, the voltage level of the logical "0" is set.
В комбинации №10A=D=«1» и B=C=«0». При этом на выходе через проводящие транзисторы 15, 14, 9 и 3 устанавливается уровень напряжения логического «0», а на выходе Y через проводящие транзисторы 1,17, 21 и 28 - уровень напряжения логической «1».In combination #10A=D="1" and B=C="0". At the same time, at the output through the conductive transistors 15, 14, 9 and 3, the voltage level of the logical "0" is set, and at the output Y through the conductive transistors 1.17, 21 and 28, the voltage level of the logical "1" is set.
В комбинации №11 А=С=«0» и В=D=«1». При этом на выходе через проводящие транзисторы 16, 12, 9 и 3 устанавливается уровень напряжения логического «0», а на выходе Y через проводящие транзисторы 2,19, 21 и 28 - уровень напряжения логической «1».In combination No. 11, A=C="0" and B=D="1". At the same time, at the output through the conductive transistors 16, 12, 9 and 3, the voltage level of the logical "0" is set, and at the output Y through the conductive transistors 2,19, 21 and 28 - the voltage level of the logical "1".
В комбинации №12A=B- D=«1» и C=«0». При этом на выходе через проводящие транзисторы 27, 22, 20 и 1 устанавливается уровень напряжения логической «1», а на выходе Y через проводящие транзисторы 4, 10,11 и 15 - уровень напряжения логического «0».In combination #12A=B- D="1" and C="0". At the same time, at the exit through the conductive transistors 27, 22, 20 and 1, the voltage level of the logical "1" is set, and at the output Y through the conductive transistors 4, 10, 11 and 15, the voltage level of the logical "0" is set.
В комбинации №13 А=В=«0» и С=D=«1». При этом на выходе через проводящие транзисторы 16, 13, 7 и 3 устанавливается уровень напряжения логического «0», а на выходе Y через проводящие транзисторы 2,18, 23 и 28 - уровень напряжения логической «1».In combination No. 13, A=B="0" and C=D="1". At the same time, at the output through the conductive transistors 16, 13, 7 and 3, the voltage level of the logical "0" is set, and at the output Y through the conductive transistors 2,18, 23 and 28, the voltage level of the logical "1" is set.
В комбинации №14A=C=D=«1» и В=«0». При этом на выходе через проводящие транзисторы 1, 17, 24 и 27 устанавливается уровень напряжения логической «1», а на выходе Y через проводящие транзисторы 15,14, 8 и 4 - уровень напряжения логического «0».In combination No. 14A=C=D="1" and B="0". At the same time, at the exit through the conductive transistors 1, 17, 24 and 27, the voltage level of the logical "1" is set, and at the output Y through the conductive transistors 15,14, 8 and 4, the voltage level of the logical "0" is set.
В комбинации №15 А=«0» и В=С=D=«1». При этом на выходе через проводящие транзисторы 2, 19, 24 и 27 устанавливается уровень напряжения логической «1», а на выходе Y через проводящие транзисторы 16,12, 8 и 4 - уровень напряжения логического «0».In combination No. 15, A="0" and B=C=D="1". At the same time, at the output through the conductive transistors 2, 19, 24 and 27, the voltage level of the logical "1" is set, and at the output Y through the conductive transistors 16,12, 8 and 4, the voltage level of the logical "0" is set.
В комбинации №16A=B=C=D=«1». При этом на выходе через проводящие транзисторы 15, 11, 7 и 3 устанавливается уровень напряжения логического «0», а на выходе Y через проводящие транзисторы 1, 20, 23 и 28 - уровень напряжения логической «1».In combination No. 16A=B=C=D="1". At the same time, at the output through the conductive transistors 15, 11, 7 and 3, the voltage level of the logical "0" is set, and at the output Y through the conductive transistors 1, 20, 23 and 28, the voltage level of the logical "1" is set.
Таким образом, предложенная схема выполняет необходимую функцию и за счет внесенных изменений в известную схему обладает более высоким быстродействием и более высокой надежностью.Thus, the proposed circuit performs the necessary function and, due to the changes made to the known circuit, has higher speed and higher reliability.
ЛитератураLiterature
1. Veste, N. Н. Е. CMOS VLSI Design: A Circuits and Systems Perspective. / Neil H. E. Veste, David Money Harris. - 4nd ed. - Boston: Pearson-Wesley, 2011. -838 p.Figure 9.20(c), page 339.1. Veste, N. H. E. CMOS VLSI Design: A Circuits and Systems Perspective. / Neil H. E. Veste, David Money Harris. - 4nd ed. - Boston: Pearson-Wesley, 2011. -838 p. Figure 9.20(c), page 339.
