RU2382405C1 - Analogue voltage multiplier - Google Patents

Analogue voltage multiplier Download PDF

Info

Publication number
RU2382405C1
RU2382405C1 RU2008135858/09A RU2008135858A RU2382405C1 RU 2382405 C1 RU2382405 C1 RU 2382405C1 RU 2008135858/09 A RU2008135858/09 A RU 2008135858/09A RU 2008135858 A RU2008135858 A RU 2008135858A RU 2382405 C1 RU2382405 C1 RU 2382405C1
Authority
RU
Russia
Prior art keywords
input
differential stage
current
circuit
potential
Prior art date
Application number
RU2008135858/09A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко (RU)
Николай Николаевич Прокопенко
Александр Игоревич Серебряков (RU)
Александр Игоревич Серебряков
Петр Сергеевич Будяков (RU)
Петр Сергеевич Будяков
Original Assignee
Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") filed Critical Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС")
Priority to RU2008135858/09A priority Critical patent/RU2382405C1/en
Application granted granted Critical
Publication of RU2382405C1 publication Critical patent/RU2382405C1/en

Links

Images

Landscapes

  • Amplifiers (AREA)

Abstract

FIELD: physics; radio.
SUBSTANCE: invention relates to radio engineering and communication and can be used in automatic gain control devices, phase detectors and modulators, as well as in phase-locked loop systems and frequency multiplication systems or as an amplifier whose voltage transfer ratio depends on the control signal level. To achieve the result, the analogue voltage multiplier has a first differential stage (1), which has current outputs (2) and (3), potential inputs (4) and (5) and a current input (6), a second differential stage (7) having current outputs (8) and (9), potential inputs (10) and (11) and a current input (12). The second (5) potential input of the first (1) differential stage is connected to the first (10) potential input of the second differential stage (7) and the first input (13) of the first multiplication channel X. The first (4) potential input of the first differential stage (1) is connected to the second (11) potential input of the second differential stage (7) and the second input (14) of the first multiplication channel Y. The analogue voltage multiplier also has a first (15) controlled reference current source, and a second (16) controlled reference current source. The circuit also includes a first additional composite transistor (17) whose base is the first (18) input of the multiplication channel Y, the collector (emitter) is connected to the current input (12) in the common emitter circuit of the second (7) differential stage, and the emitter (collector) is connected to the current input (6) in the common emitter circuit of the first (1) differential stage.
EFFECT: provision for working capacity of the analogue voltage multiplier at power voltage of ±1,5 V and provision for high linearity of multiplication on channel Y, including during considerable asymmetry of control signals uc and
Figure 00000008
.
6 cl, 17 dwg

Description

Предлагаемое изобретение относится к области радиотехники и связи и может быть использовано в устройствах автоматической регулировки усиления, фазовых детекторах и модуляторах, а также в системах фазовой автоподстройки и умножения частоты или в качестве усилителя, коэффициент передачи по напряжению которого зависит от уровня сигнала управления. Аналоговый перемножитель является базовым узлом современных систем приема и обработки сигналов ВЧ- и СВЧ-диапазонов, аналоговой вычислительной и измерительной техники.The present invention relates to the field of radio engineering and communication and can be used in automatic gain control devices, phase detectors and modulators, as well as in phase locked loop and frequency multiplication systems or as an amplifier, the voltage transfer coefficient of which depends on the level of the control signal. The analog multiplier is the basic unit of modern systems for receiving and processing signals of the high and microwave ranges, analog computing and measuring equipment.

В настоящее время в аналоговой микросхемотехнике в составе перемножителей двух напряжений, систем электронной регулировки усиления широкое применение находит так называемая перемножающаяся ячейка Джильберта (фиг.1). Такая структура стала основой построения практически всех известных в настоящее время прецизионных аналоговых перемножителей сигналов на основе дифференциальных каскадов [1-36]. В этой связи задача улучшения параметров этого функционального узла относится к числу достаточно актуальных задач современной микроэлектроники.Currently, in analog microcircuit technology as part of the multipliers of two voltages, electronic gain control systems, the so-called Gilbert multiplier cell is widely used (Fig. 1). Such a structure has become the basis for the construction of almost all currently known precision analog signal multipliers based on differential stages [1-36]. In this regard, the task of improving the parameters of this functional unit is one of the rather urgent tasks of modern microelectronics.

В цифровых интегральных микросхемах результатом увеличения скорости обработки информации стали тенденции постоянного уменьшения напряжения питания, что является «анафемой» в аналоговом проектировании с высокими характеристиками. При технологических нормах 350 нм (напряжение питания 3.3 В) по-прежнему достаточно схемотехнических возможностей для аналоговых проектирований с высокими характеристиками, хотя наличие 5 В питания было бы предпочтительнее. При нормах 180 нм (1.8 В) процесс усложняется и статические характеристики аналоговых устройств страдают. При 90÷130 нм технологии необходимо развитие новых подходов к проектированию микросхем, ориентированных на обеспечение работоспособности при низковольтном питании.In digital integrated circuits, an increase in the speed of information processing resulted in a tendency to a constant decrease in the supply voltage, which is an “anathema” in high-performance analog design. At technological standards of 350 nm (supply voltage 3.3 V), circuitry capabilities for analog design with high performance are still sufficient, although the presence of 5 V power supply would be preferable. At 180 nm (1.8 V), the process is complicated and the static characteristics of analog devices suffer. At 90 ÷ 130 nm technology, it is necessary to develop new approaches to the design of microcircuits, oriented towards ensuring operability at low-voltage power supply.

В рамках собственных программ развития ряд ведущих микроэлектронных фирм, в т.ч. российских, начинает использовать технологическое оборудование для 0,25 мкм SiGe-технологии SGB25VD, способное в рамках единого цикла изготовить высококачественные гетеропереходы. Это позволяет реализовать субмикронные транзисторы X диапазона, а также использовать экономичные режимы для СВЧ интегральных схем относительно высокого уровня интеграции. Однако технология SGB25VD накладывает дополнительные и существенные для схемотехники аналоговых микросхем ограничения, выражающиеся в невозможности использования комплементарных транзисторов и относительно низковольтных режимов их работы (Uкэ.max=2,9÷3,0 В). Создание IP блоков для SiGe технологии SGB25VD является (наряду с ее освоением) важнейшей задачей для зарубежных и отечественных центров проектирования аналоговых микросхем.Within its development programs, a number of leading microelectronic companies, including Russian, begins to use technological equipment for 0.25 microns SiGe-technology SGB25VD, capable of producing high-quality heterojunctions within a single cycle. This allows you to implement submicron transistors of the X range, as well as use the economical modes for microwave integrated circuits with a relatively high level of integration. However, the SGB25VD technology imposes additional and essential limitations for analog microcircuitry design, expressed in the impossibility of using complementary transistors and relatively low-voltage modes of their operation (U ke.max = 2.9 ÷ 3.0 V). Creating IP blocks for SiGe SGB25VD technology is (along with its development) the most important task for foreign and domestic centers for the design of analog microcircuits.

Ближайшим прототипом заявляемого устройства является аналоговый перемножитель напряжений (АПН, фиг.1), рассмотренный в патентной заявке US №2006/0232334 fig, содержащий первый дифференциальный каскад 1, имеющий первый 2 и второй 3 токовые выходы, первый 4 и второй 5 потенциальные входы и токовый вход 6 в общей эмиттерной цепи первого дифференциального каскада 1, второй дифференциальный каскад 7, имеющий первый 8 и второй 9 токовые выходы, первый 10 и второй 11 потенциальные входы и токовый вход 12 в общей эмиттерной цепи второго дифференциального каскада 7, второй 5 потенциальный вход первого 1 дифференциального каскада соединен с первым 10 потенциальным входом второго дифференциального каскада 7 и первым входом 13 первого канала перемножения «X», первый 4 потенциальный вход первого дифференциального каскада 1 связан со вторым 11 потенциальным входом второго дифференциального каскада 7 и вторым входом 14 первого канала перемножения «Y», первый 15 управляемый источник опорного тока, выход которого соединен с токовым входом 6 в общей эмиттерной цепи первого дифференциального каскада 1, второй 16 управляемый источник опорного тока, выход которого соединен с токовым входом 12 в общей эмиттерной цепи второго 7 дифференциального каскада. Причем первый 2 токовый выход первого дифференциального каскада соединен с первым 8 токовым выходом второго 7 дифференциального каскада, а второй 3 токовый выход первого 1 дифференциального каскада соединен со вторым 9 токовым выходом второго 7 дифференциального каскада.The closest prototype of the claimed device is an analog voltage multiplier (APN, Fig. 1), considered in patent application US No. 2006/0232334 fig, comprising a first differential stage 1 having first 2 and second 3 current outputs, first 4 and second 5 potential inputs and current input 6 in the common emitter circuit of the first differential stage 1, the second differential stage 7 having the first 8 and second 9 current outputs, the first 10 and second 11 potential inputs and current input 12 in the common emitter circuit of the second differential stage 7 , the second 5 potential input of the first 1 differential stage is connected to the first 10 potential input of the second differential stage 7 and the first input 13 of the first multiplication channel “X”, the first 4 potential input of the first differential stage 1 is connected to the second 11 potential input of the second differential stage 7 and the second input 14 of the first channel of multiplication "Y", the first 15 controlled source of reference current, the output of which is connected to a current input 6 in a common emitter circuit of the first differential stage 1, the second 16 unitary enterprise ulation reference current source whose output is connected to the current input 12 to the second common emitter circuit 7 of the differential stage. Moreover, the first 2 current output of the first differential cascade is connected to the first 8 current output of the second 7 differential cascade, and the second 3 current output of the first 1 differential cascade is connected to the second 9 current output of the second 7 differential cascade.

Первый существенный недостаток известного перемножителя состоит в том, что он неработоспособен при низковольтном питании ±1,5 В.The first significant drawback of the known multiplier is that it is inoperative at low voltage ± 1.5 V.

Второй существенный недостаток известного перемножителя состоит в том, что он обладает повышенной чувствительностью основных параметров к асимметрии противофвазных управляющих сигналов uy и

Figure 00000001
по каналу «Y».The second significant disadvantage of the known multiplier is that it has an increased sensitivity of the main parameters to the asymmetry of antiphase control signals u y and
Figure 00000001
on channel "Y".

Основная цель предлагаемого изобретения состоит в выполнении АПН только на транзисторах SiGe техпроцесса при напряжениях питания ±1,5 В и обеспечении высокой линейности перемножения по каналу «Y», в том числе при существенной ассиметрии сигналов управления uy и

Figure 00000002
.The main objective of the invention is to perform APN only on SiGe process transistors at supply voltages ± 1.5 V and ensure high linearity of multiplication along the Y channel, including with significant asymmetry of control signals u y and
Figure 00000002
.

Поставленная цель достигается тем, что в АПН, содержащем первый дифференциальный каскад 1, имеющий первый 2 и второй 3 токовые выходы, первый 4 и второй 5 потенциальные входы и токовый вход 6 в общей эмиттерной цепи первого дифференциального каскада 1, второй дифференциальный каскад 7, имеющий первый 8 и второй 9 токовые выходы, первый 10 и второй 11 потенциальные входы и токовый вход 12 в общей эмиттерной цепи второго дифференциального каскада 7, второй 5 первым 10 потенциальным входом второго дифференциального каскада 7 и первым входом 13 первого канала перемножения «X», первый 4 потенциальный вход первого дифференциального каскада 1 связан со вторым 11 потенциальным входом второго дифференциального каскада 7 и вторым входом 14 первого канала перемножения «Y», первый 15 управляемый источник опорного тока, выход которого соединен с токовым входом 6 в общей эмиттерной цепи первого дифференциального каскада 1, второй 16 управляемый источник опорного тока, выход которого соединен с токовым входом 12 в общей эмиттерной цепи второго 7 дифференциального каскада. Причем первый 2 токовый выход первого дифференциального каскада соединен с первым 8 токовым выходом второго 7 дифференциального каскада, а второй 3 токовый выход первого 1 дифференциального каскада соединен со вторым 9 токовым выходом второго 7 дифференциального каскада, предусмотрены новые элементы и связи - в схему введен первый дополнительный составной транзистор 17, база которого является первым 18 входом канала перемножения «Y», коллектор (эмиттер) соединен с токовым входом 12 в общей эмиттерной цепи второго 7 дифференциального каскада, а эмиттер (коллектор) связан с токовым входом 6 в общей эмиттерной цепи первого 1 дифференциального каскада.This goal is achieved by the fact that in the APN containing the first differential stage 1 having the first 2 and second 3 current outputs, the first 4 and second 5 potential inputs and current input 6 in the common emitter circuit of the first differential stage 1, the second differential stage 7, having the first 8 and second 9 current outputs, the first 10 and second 11 potential inputs and current input 12 in the common emitter circuit of the second differential stage 7, the second 5 by the first 10 potential input of the second differential stage 7 and the first input 13 of the first channel of the multiplication channel “X”, the first 4 potential input of the first differential stage 1 is connected to the second 11 potential input of the second differential stage 7 and the second input 14 of the first multiplication channel “Y”, the first 15 is a controlled reference current source, the output of which is connected to the current input 6 to the common emitter circuit of the first differential stage 1, the second 16 is a controlled reference current source, the output of which is connected to the current input 12 in the common emitter circuit of the second 7 differential stage. Moreover, the first 2 current output of the first differential stage is connected to the first 8 current output of the second 7 differential stage, and the second 3 current output of the first 1 differential stage is connected to the second 9 current output of the second 7 differential stage, new elements and connections are provided - the first additional circuit is introduced a composite transistor 17, the base of which is the first 18 input of the multiplication channel "Y", the collector (emitter) is connected to the current input 12 in the common emitter circuit of the second 7 differential stage, and an emitter (collector) is connected to a current input 6 in a common emitter circuit of the first 1 differential stage.

На фиг.1 показана схема АПН-прототипа, а на фиг.2 и 3 - схемы заявляемого АПН в соответствии с п.1 формулы изобретения для разных вариантов включения эмиттера (коллектора) первого дополнительного составного транзистора 17.In Fig.1 shows a diagram of the APN prototype, and in Fig.2 and 3 are diagrams of the claimed APN in accordance with claim 1 for various options for including an emitter (collector) of the first additional composite transistor 17.

На фиг.4-8 приведены частные варианты построения первого дополнительного составного транзистора 17:Figure 4-8 shows private construction options for the first additional composite transistor 17:

- фиг.4 в соответствии с п.2 формулы изобретения;- figure 4 in accordance with claim 2 of the claims;

- фиг.5 в соответствии с п.3 формулы изобретения;- figure 5 in accordance with paragraph 3 of the claims;

- фиг.6 в соответствии с п.4 формулы изобретения;- Fig.6 in accordance with paragraph 4 of the claims;

- фиг.7 в соответствии с п.5 формулы изобретения;- Fig.7 in accordance with paragraph 5 of the claims;

- фиг.8 - дополнительный пример построения составного транзистора 17.- Fig. 8 is an additional example of constructing a composite transistor 17.

Схема АПН фиг.9 соответствует п.1 формулы изобретения при выполнении первого дополнительного составного транзистора 17 по схеме фиг.7.The APN circuit of FIG. 9 corresponds to claim 1 when the first additional composite transistor 17 is executed according to the circuit of FIG.

Схема АПН фиг.10 соответствует п.1 формулы изобретения при выполнении первого дополнительного составного транзистора 17 по схеме фиг.4. Данный вариант АПН рекомендуется использовать в режиме смесителя двух сигналов.The APN circuit of FIG. 10 corresponds to claim 1 of the invention when performing the first additional composite transistor 17 according to the circuit of FIG. This version of the ALP is recommended to be used in the mixer mode of two signals.

Схема фиг.11 соответствует п.6 формулы изобретения, при котором вводится второй дополнительный составной транзистор, реализованный в частном случае на базе элементов 26*, 27*, 28*.The circuit of FIG. 11 corresponds to claim 6, in which a second additional composite transistor is introduced, implemented in the particular case on the basis of the elements 26 * , 27 * , 28 * .

На фиг.12 показан АПН, в котором в качестве составного транзистора 17 используется схема фиг.8.FIG. 12 shows an APN in which the circuit of FIG. 8 is used as the composite transistor 17.

В АПН фиг.13 применена схема составного транзистора фиг.6.In the APN of FIG. 13, a composite transistor of FIG. 6 is applied.

На фиг.14 приведена схема АПН фиг.9 в среде компьютерного моделирования PSpice на моделях интегральных транзисторов ФГУП НЛП "Пульсар», а на фиг.15 показаны зависимости, характеризующие ее перемножающие свойства - четырехквадрантные проходные статические характеристики.Fig. 14 shows the APN circuit of Fig. 9 in the computer simulation environment PSpice on the models of integrated transistors of FSUE NLP "Pulsar", and Fig. 15 shows the dependences characterizing its multiplying properties — four-quadrant pass-through static characteristics.

На фиг.16 приведена схема АПН фиг.11 в среде компьютерного моделирования PSpice на моделях интегральных транзисторов ФГУП НПП "Пульсар», а на фиг.17 показаны зависимости, характеризующие ее перемножающие свойства - четырехквадрантные проходные статические характеристики.In Fig.16 shows the diagram of the APN of Fig.11 in the environment of computer simulation PSpice on models of integrated transistors of the Federal State Unitary Enterprise NPP Pulsar, and Fig.17 shows the dependences characterizing its multiplying properties - four-quadrant pass-through static characteristics.

Заявляемый АПН фиг.2 содержит первый дифференциальный каскад 1, имеющий первый 2 и второй 3 токовые выходы, первый 4 и второй 5 потенциальные входы и токовый вход 6 в общей эмиттерной цепи первого дифференциального каскада 1, второй дифференциальный каскад 7, имеющий первый 8 и второй 9 токовые выходы, первый 10 и второй 11 потенциальные входы и токовый вход 12 в общей эмиттерной цепи второго дифференциального каскада 7, второй 5 потенциальный вход первого 1 дифференциального каскада соединен с первым 10 потенциальным входом второго дифференциального каскада 7 и первым входом 13 первого канала перемножения «X», первый 4 потенциальный вход первого дифференциального каскада 1 связан со вторым 11 потенциальным входом второго дифференциального каскада 7 и вторым входом 14 первого канала перемножения «Y», первый 15 управляемый источник опорного тока, выход которого соединен с токовым входом 6 в общей эмиттерной цепи первого дифференциального каскада 1, второй 16 управляемый источник опорного тока, выход которого соединен с токовым входом 12 в общей эмиттерной цепи второго 7 дифференциального каскада. Причем первый 2 токовый выход первого дифференциального каскада соединен с первым 8 токовым выходом второго 7 дифференциального каскада, а второй 3 токовый выход первого 1 дифференциального каскада соединен со вторым 9 токовым выходом второго 7 дифференциального каскада. В схему введен первый дополнительный составной транзистор 17, база которого является первым 8 входом канала перемножения «Y», коллектор (эмиттер) соединен с токовым входом 12 в общей эмиттерной цепи второго 7 дифференциального каскада, а эмиттер (коллектор) связан с токовым входом 6 в общей эмиттерной цепи первого 1 дифференциального каскада.The inventive APN of FIG. 2 comprises a first differential stage 1 having first 2 and second 3 current outputs, first 4 and second 5 potential inputs and current input 6 in a common emitter circuit of the first differential stage 1, the second differential stage 7, having the first 8 and second 9 current outputs, the first 10 and second 11 potential inputs and current input 12 in the common emitter circuit of the second differential stage 7, the second 5 potential input of the first 1 differential stage is connected to the first 10 potential input of the second differential about stage 7 and the first input 13 of the first multiplication channel "X", the first 4 potential input of the first differential stage 1 is connected to the second 11 potential input of the second differential stage 7 and the second input 14 of the first multiplication channel "Y", the first 15 is a controlled reference current source, the output of which is connected to the current input 6 in the common emitter circuit of the first differential stage 1, the second 16 is a controlled reference current source, the output of which is connected to the current input 12 in the common emitter circuit of the second 7 differential circuit kada. Moreover, the first 2 current output of the first differential cascade is connected to the first 8 current output of the second 7 differential cascade, and the second 3 current output of the first 1 differential cascade is connected to the second 9 current output of the second 7 differential cascade. The first additional composite transistor 17 is introduced into the circuit, the base of which is the first 8 input of the “Y” multiplication channel, the collector (emitter) is connected to the current input 12 in the common emitter circuit of the second 7 differential stage, and the emitter (collector) is connected to the 6 current input common emitter circuit of the first 1 differential cascade.

В схеме составного транзистора фиг.4 в соответствии с п.2 формулы изобретения первый дополнительный составной транзистор 17 содержит первый вспомогательный транзистор 26, коллектор которого соединен с первым 27 вспомогательным источником опорного тока и через первый 28 вспомогательный р-n переход связан с коллектором первого дополнительного составного транзистора 17.In the circuit of the composite transistor of FIG. 4, in accordance with claim 2, the first additional composite transistor 17 comprises a first auxiliary transistor 26, the collector of which is connected to the first 27 auxiliary reference current source and through the first 28 auxiliary pn junction is connected to the collector of the first additional composite transistor 17.

В схеме составного транзистора фиг.5 в соответствии с п.3 формулы изобретения первый дополнительный составной транзистор 17 содержит второй вспомогательный транзистор 29, эмиттер которого соединен со вторым 30 вспомогательным источником опорного тока и через второй 31 вспомогательный р-n переход связан с эмиттером первого дополнительного составного транзистора 17.In the circuit of the composite transistor of FIG. 5, in accordance with claim 3, the first additional composite transistor 17 comprises a second auxiliary transistor 29, the emitter of which is connected to the second 30 auxiliary reference current source and through the second 31 auxiliary pn junction connected to the emitter of the first additional composite transistor 17.

В схеме фиг.6 в соответствии с п.4 формулы изобретения первый дополнительный составной транзистор 17 содержит третий вспомогательный транзистор 32, эмиттер которого соединен с третьим 33 вспомогательным источником опорного тока и через первый вспомогательный резистор 34 связан с четвертым 34 вспомогательным источником опорного тока, который через первую цепь согласования потенциалов 36 соединен с коллектором первого дополнительного составного транзистора 17.In the circuit of FIG. 6, in accordance with claim 4, the first additional composite transistor 17 comprises a third auxiliary transistor 32, the emitter of which is connected to a third 33 auxiliary reference current source and connected through a first auxiliary resistor 34 to a fourth 34 auxiliary reference current source, which through the first potential matching circuit 36 is connected to the collector of the first additional composite transistor 17.

В схеме фиг.7 в соответствии с п.5 формулы изобретения первый дополнительный составной транзистор 17 содержит четвертый вспомогательный транзистор 37, эмиттер которого соединен с эмиттером дополнительного составного транзистора 17 через второй вспомогательный резистор 38 и связан с пятым 39 вспомогательным источником опорного тока, а коллектор четвертого вспомогательного транзистора 37 соединен с шестым 40 вспомогательным источником опорного тока 40 и через вторую 41 цепь согласования потенциалов соединен с коллектором первого дополнительного составного транзистора 17.In the circuit of FIG. 7, in accordance with claim 5, the first additional composite transistor 17 comprises a fourth auxiliary transistor 37, the emitter of which is connected to the emitter of the additional composite transistor 17 through a second auxiliary resistor 38 and connected to a fifth 39 auxiliary reference current source, and the collector the fourth auxiliary transistor 37 is connected to the sixth 40 auxiliary reference current source 40 and through the second 41 potential matching circuit is connected to the collector of the first additional composite transistor 17.

В схеме фиг.11 в соответствии с п.6 формулы изобретения введен второй дополнительный составной транзистор 17*, реализованный в частном случае на элементах 26*, 27*, 28*, база которого является вторым 18* входом канала перемножения «Y», коллектор (эмиттер) соединен с токовым входом 12 в общей эмиттерной цепи второго 7 дифференциального каскада, а эмиттер (коллектор) связан с токовым входом 6 в общей эмиттерной цепи первого 1 дифференциального каскада.In the circuit of FIG. 11, in accordance with claim 6, a second additional composite transistor 17 * is introduced, implemented in a particular case on the elements 26 * , 27 * , 28 * , the base of which is the second 18 * input of the multiplication channel "Y", the collector (emitter) is connected to the current input 12 in the common emitter circuit of the second 7 differential stage, and the emitter (collector) is connected to the current input 6 in the common emitter circuit of the first 1 differential stage.

Рассмотрим работу АПН фиг.2 при конкретном выполнении составного транзистора 17, например фиг.7. Этому случаю соответствует АПН фиг.9.Consider the operation of the APN of FIG. 2 for a specific embodiment of a composite transistor 17, for example, FIG. This case corresponds to the APN of Fig.9.

В статическом режиме ток через масштабирующий резистор 38 схемы фиг.9 равен нулю, так как потенциалы на его выводах одинаковы.In static mode, the current through the scaling resistor 38 of the circuit of Fig. 9 is zero, since the potentials at its terminals are the same.

Известно, что для выполнения операции перемножения двух напряжений ux и uy в АПН, реализованном на перемножающей ячейке Джильберта, необходимо обеспечить противофазное изменение токов под действием напряжения (uy) канала «Y» в общих эмиттерных цепях 6 и 12. В заявляемой схеме АПН этот эффект реализуется следующим образом.It is known that in order to perform the operation of multiplying two voltages u x and u y in the ALS, implemented on a Gilbert multiplying cell, it is necessary to provide an antiphase change in currents under the action of the voltage (u y ) of the channel "Y" in the common emitter circuits 6 and 12. In the claimed circuit APN this effect is implemented as follows.

Если uy получает положительное приращение, то ток iR через резистор 38 изменяетсяIf u y receives a positive increment, then the current i R through the resistor 38 changes

Figure 00000003
Figure 00000003

где R38 - сопротивление резистора 38.where R 38 is the resistance of the resistor 38.

Таким образом, благодаря новым связям в схеме фиг.9 обеспечивается противофазное, причем симметричное управление общими эмиттерными токами транзисторов 22, 23 и 24, 25 от одного источника сигнала uy - ток общей эмиттерной цепи (токового входа 6) уменьшается, а ток общей эмиттерной цепи 12 - увеличивается на iR. Данное соотношение токов является одним из необходимых условий для перемножения напряжений ux и uy.Thus, thanks to the new connections in the circuit of Fig. 9, antiphase, moreover, symmetrical control of the common emitter currents of transistors 22, 23 and 24, 25 from one signal source u y is provided - the current of the common emitter circuit (current input 6) decreases, and the current of the common emitter chain 12 - increases by i R. This ratio of currents is one of the necessary conditions for multiplying the stresses u x and u y .

При этом следует заметить, что допустимый линейный диапазон изменения напряжения uy по каналу «Y» определяется в общем случае произведениемIt should be noted that the allowable linear range of voltage variation u y on the channel "Y" is determined in the general case by the product

Figure 00000004
Figure 00000004

где I39 - ток двухполюсника 39;where I 39 is the current of the two-terminal 39;

R38 - сопротивление резистора 38 (фиг.9).R 38 is the resistance of the resistor 38 (Fig.9).

Что касается диапазона линейной работы АПН фиг.9 по каналу «X», то он, также как и в АПН-прототипе, достаточно мал (10-50 мВ). Это позволяет использовать АПН фиг.9 в качестве смесителя двух сигналов ux и uy. Для повышения диапазона перемножения по каналу «X» следует использовать традиционный схемотехнический прием - включение по входу «X» логарифмирующих диодов.As for the linear operation range of the APN of Fig. 9 along the “X” channel, it, as well as in the APN prototype, is quite small (10-50 mV). This allows you to use the APN of Fig.9 as a mixer of two signals u x and u y . To increase the range of multiplication on the channel "X", you should use the traditional circuitry technique - turning on the input "X" of the logarithmic diodes.

Представленные на фиг.15 зависимости подтверждают, что заявляемое устройство выполняет функции перемножителя напряжений. Однако в отличие от АПН-прототипа предлагаемая схема имеет напряжение питания Еп≥±(1÷1,2) В и не требует обязательного применения двуполярных сигналов uy и

Figure 00000005
(противофазного управления по каналу «Y»), что благотворительно сказывается на работе АПН в диапазоне высоких частот и исключает необходимость применения специальных формирователей дифференциального сигнала, так называемых каскадов «balun» (см. патенты US №2008/0122538; US №5.945.878; US №2005/0200412 и др.).Presented on Fig dependencies confirm that the inventive device performs the functions of a voltage multiplier. However, unlike the APN prototype, the proposed circuit has a supply voltage Ep≥ ± (1 ÷ 1.2) V and does not require the use of bipolar signals u y and
Figure 00000005
(antiphase control on the “Y” channel), which charitablely affects the operation of the ALS in the high frequency range and eliminates the need for special differential signal conditioners, the so-called “balun” cascades (see patents US No. 2008/0122538; US No. 5.945.878 ; US No. 2005/0200412 and others.).

Библиографический списокBibliographic list

1. Патент GB 2.318.470, H03F 3/45.1. Patent GB 2.318.470, H03F 3/45.

2. Патент ЕР 1.369.992.2. Patent EP 1.369.992.

3. Патент США №5.874.857.3. US Patent No. 5,874,857.

4. Патент США №6.456.142, фиг.8.4. US patent No. 6.456.142, Fig.8.

5. Патент США №3.931.583, фиг.9.5. US Patent No. 3,931.583, Fig.9.

6. Патентная заявка США №2007/0139114, фиг.1.6. US patent application No. 2007/0139114, Fig.1.

7. Патентная заявка США №2005/0073362, фиг.1.7. US Patent Application No. 2005/0073362, FIG. 1.

8. Патент США №5.057.787.8. US Patent No. 5.057.787.

9. Патентная заявка WO 2004/041298.9. Patent application WO 2004/041298.

10. Патент США №5.389.840, фиг.1А.10. US patent No. 5.389.840, figa.

11. Патент США №5.883.539, фиг.1.11. US patent No. 5883.539, figure 1.

12. Патентная заявка США №2005/0052239.12. US Patent Application No. 2005/0052239.

13. Патент США №5.151.625, фиг.1.13. US patent No. 5.151.625, figure 1.

14. Патент США №4.458.211, фиг.5.14. US Patent No. 4,458.211, FIG. 5.

15. Патентная заявка США №2005/0030096, фиг.6.15. US patent application No. 2005/0030096, Fig.6.

16. Патентная заявка США №2007/0090876.16. US patent application No. 2007/0090876.

17. Патент США №6.727.755.17. US patent No. 6.727.755.

18. Патент США №5.552.734, фиг.13, фиг.16.18. US patent No. 5.552.734, Fig.13, Fig.16.

19. Патентная заявка США №2006/0232334.19. US patent application No. 2006/0232334.

20. Патент США №5.767.727.20. US patent No. 5.767.727.

21. Патент США №6.229.395, фиг.2.21. US patent No. 6.229.395, figure 2.

22. Патент США №5.115.409.22. US patent No. 5.115.409.

23. Патентная заявка США №2005/0231283, фиг.1.23. US patent application No. 2005/0231283, figure 1.

24. Патентная заявка США №2006/0066362, фиг.15.24. US patent application No. 2006/0066362, Fig.15.

25. Патент США №5.151.624, фиг.1, фиг.2.25. US patent No. 5.151.624, figure 1, figure 2.

26. Патент США №5.329.189, фиг.2.26. US patent No. 5.329.189, figure 2.

27. Патент США №4.704.738.27. US Patent No. 4,704.738.

28. Патент США №4.480.337.28. US patent No. 4.480.337.

29. Патент США №5.825.231.29. US patent No. 5.825.231.

30. Патент США №6.211.718, фиг.1, фиг.2.30. US patent No. 6.211.718, figure 1, figure 2.

31. Патент США №5.151.624.31. US patent No. 5.151.624.

32. Патент США №5.329.189.32. US patent No. 5.329.189.

33. Патент США №5.331.289.33. US patent No. 5.331.289.

34. Патент GB №2.323.728.34. GB patent No. 2,323.728.

35. Патентная заявка США №2008/0122540, фиг.1.35. US patent application No. 2008/0122540, figure 1.

36. Патент США №4.965.528.36. US Patent No. 4,965.528.

Claims (6)

1. Аналоговый перемножитель напряжений, содержащий первый дифференциальный каскад (1), имеющий первый (2) и второй (3) токовые выходы, первый (4) и второй (5) потенциальные входы и токовый вход (6) в общей эмиттерной цепи первого дифференциального каскада (1), второй дифференциальный каскад (7), имеющий первый (8) и второй (9) токовые выходы, первый (10) и второй (11) потенциальные входы и токовый вход (12) в общей эмиттерной цепи второго дифференциального каскада (7), второй (5) потенциальный вход первого (1) дифференциального каскада соединен с первым (10) потенциальным входом второго дифференциального каскада (7) и первым входом (13) первого канала перемножения «X», первый (4) потенциальный вход первого дифференциального каскада (1) связан со вторым (И) потенциальным входом второго дифференциального каскада (7) и вторым входом (14) первого канала перемножения «Y», первый (15) управляемый источник опорного тока, выход которого соединен с токовым входом (6) в общей эмиттерной цепи первого дифференциального каскада (1), второй (16) управляемый источник опорного тока, выход которого соединен с токовым входом (12) в общей эмиттерной цепи второго (7) дифференциального каскада, причем первый (2) токовый выход первого дифференциального каскада соединен с первым (18) токовым выходом второго (7) дифференциального каскада, а второй (3) токовый выход первого (1) дифференциального каскада соединен со вторым (9) токовым выходом второго (7) дифференциального каскада, отличающийся тем, что в схему введен первый дополнительный составной транзистор (17), база которого является первым (8) входом канала перемножения «Y», коллектор (эмиттер) соединен с токовым входом (12) в общей эмиттерной цепи второго (7) дифференциального каскада, а эмиттер (коллектор) связан с токовым входом (6) в общей эмиттерной цепи первого (1) дифференциального каскада.1. An analog voltage multiplier comprising a first differential stage (1) having first (2) and second (3) current outputs, first (4) and second (5) potential inputs and current input (6) in a common emitter circuit of the first differential cascade (1), a second differential cascade (7) having first (8) and second (9) current outputs, first (10) and second (11) potential inputs and current input (12) in the common emitter circuit of the second differential cascade ( 7), the second (5) potential input of the first (1) differential stage is connected to the first (10) potential the first input of the second differential stage (7) and the first input (13) of the first multiplication channel “X”, the first (4) potential input of the first differential stage (1) is connected to the second (I) potential input of the second differential stage (7) and the second input (14) the first multiplication channel “Y”, the first (15) controlled reference current source, the output of which is connected to the current input (6) in the common emitter circuit of the first differential stage (1), the second (16) controlled reference current source, the output of which connected to current input (12) in a common emitter circuit of the second (7) differential stage, the first (2) current output of the first differential stage being connected to the first (18) current output of the second (7) differential stage, and the second (3) current output of the first (1) differential stage the second (9) current output of the second (7) differential stage, characterized in that the first additional composite transistor (17) is introduced into the circuit, the base of which is the first (8) input of the multiplication channel “Y”, the collector (emitter) is connected to the current input (12) in total mitternoy second circuit (7) of the differential stage and the emitter (collector) connected with the current input (6) to the first common emitter circuit (1) of the differential stage. 2. Устройство по п.1, отличающееся тем, что первый дополнительный составной транзистор (17) содержит первый вспомогательный транзистор (26), коллектор которого соединен с первым (27) вспомогательным источником опорного тока и через первый (28) вспомогательный р-n-переход связан с коллектором первого дополнительного составного транзистора (17).2. The device according to claim 1, characterized in that the first additional composite transistor (17) contains a first auxiliary transistor (26), the collector of which is connected to the first (27) auxiliary reference current source and through the first (28) auxiliary p-n- the transition is connected to the collector of the first additional composite transistor (17). 3. Устройство по п.1, отличающееся тем, что первый дополнительный составной транзистор (17) содержит второй вспомогательный транзистор (29), эмиттер которого соединен со вторым (30) вспомогательным источником опорного тока и через второй (31) вспомогательный р-n-переход связан с эмиттером первого дополнительного составного транзистора (17).3. The device according to claim 1, characterized in that the first additional composite transistor (17) contains a second auxiliary transistor (29), the emitter of which is connected to the second (30) auxiliary reference current source and through the second (31) auxiliary p-n- the transition is associated with the emitter of the first additional composite transistor (17). 4. Устройство по п.1, отличающееся тем, что первый дополнительный составной транзистор (17) содержит третий вспомогательный транзистор (32), эмиттер которого соединен с третьим (33) вспомогательным источником опорного тока и через первый вспомогательный резистор (34) связан с четвертым (34) вспомогательным источником опорного тока, который через первую цепь согласования потенциалов (36) соединен с коллектором первого дополнительного составного транзистора (17).4. The device according to claim 1, characterized in that the first additional composite transistor (17) contains a third auxiliary transistor (32), the emitter of which is connected to the third (33) auxiliary reference current source and connected through the first auxiliary resistor (34) to the fourth (34) an auxiliary reference current source, which is connected through the first potential matching circuit (36) to the collector of the first additional composite transistor (17). 5. Устройство по п.1, отличающееся тем, что первый дополнительный составной транзистор (17) содержит четвертый вспомогательный транзистор (37), эмиттер которого соединен с эмиттером дополнительного составного транзистора (17) через второй вспомогательный резистор (38) и связан с пятым (39) вспомогательным источником опорного тока, а коллектор четвертого вспомогательного транзистора (37) соединен с шестым (40) вспомогательным источником опорного тока (40) и через вторую (41) цепь согласования потенциалов соединен с коллектором первого дополнительного составного транзистора (17).5. The device according to claim 1, characterized in that the first additional composite transistor (17) contains a fourth auxiliary transistor (37), the emitter of which is connected to the emitter of the additional composite transistor (17) through a second auxiliary resistor (38) and connected to the fifth ( 39) an auxiliary reference current source, and the collector of the fourth auxiliary transistor (37) is connected to the sixth (40) auxiliary reference current source (40) and through the second (41) potential matching circuit is connected to the collector of the first additional composite transistor (17). 6. Устройство по п.1, отличающееся тем, что в схему введен второй дополнительный составной транзистор (17*), база которого является вторым (18*) входом канала перемножения «Y», коллектор (эмиттер) соединен с токовым входом (12) в общей эмиттерной цепи второго (7) дифференциального каскада, а эмиттер (коллектор) связан с токовым входом (6) в общей эмиттерной цепи первого (1) дифференциального каскада. 6. The device according to claim 1, characterized in that the second additional composite transistor (17 *) is introduced into the circuit, the base of which is the second (18 *) input of the multiplication channel "Y", the collector (emitter) is connected to the current input (12) in the common emitter circuit of the second (7) differential stage, and the emitter (collector) is connected to the current input (6) in the common emitter circuit of the first (1) differential stage.
RU2008135858/09A 2008-09-04 2008-09-04 Analogue voltage multiplier RU2382405C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2008135858/09A RU2382405C1 (en) 2008-09-04 2008-09-04 Analogue voltage multiplier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2008135858/09A RU2382405C1 (en) 2008-09-04 2008-09-04 Analogue voltage multiplier

Publications (1)

Publication Number Publication Date
RU2382405C1 true RU2382405C1 (en) 2010-02-20

Family

ID=42127187

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2008135858/09A RU2382405C1 (en) 2008-09-04 2008-09-04 Analogue voltage multiplier

Country Status (1)

Country Link
RU (1) RU2382405C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113094022A (en) * 2021-06-09 2021-07-09 广东希荻微电子股份有限公司 Analog multiplier

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113094022A (en) * 2021-06-09 2021-07-09 广东希荻微电子股份有限公司 Analog multiplier
CN113094022B (en) * 2021-06-09 2021-08-20 广东希荻微电子股份有限公司 Analog multiplier
US11392780B1 (en) 2021-06-09 2022-07-19 Halo Microelectronics Co., Ltd. Analog multiplier

Similar Documents

Publication Publication Date Title
Chen et al. A low-power CMOS analog multiplier
Farshidi et al. A new true RMS-to-DC converter using up-down translinear loop in CMOS technology
RU2382405C1 (en) Analogue voltage multiplier
RU2380824C1 (en) Alternating current amplifier with controlled amplification
RU2388137C1 (en) Complementary cascode differential amplifier with controlled gain
RU2394358C1 (en) Low-voltage analogue voltage multiplier
RU2396697C2 (en) High-frequency differential amplifier
RU2384936C1 (en) Controlled two-stage differential amplifier with inphase negative feedback
RU2346388C1 (en) Differential amplifier
RU2384938C1 (en) Complementary differential amplifier with controlled gain
RU2523947C1 (en) Output stage of power amplifier based on complementary transistors
Lopez-Martin et al. Geometric-mean based current-mode CMOS multiplier/divider
CN102983853A (en) Analog squaring circuit
RU2331964C1 (en) Voltage-to-current converter
RU2382483C1 (en) Analogue voltage multiplier
RU2390912C2 (en) Cascode differential amplifier
Parlar et al. Comparison of the output parameters of the memristor-based op-amp model and the traditional op-amp model
RU2396595C2 (en) Analogue multiplier of voltages
RU2419189C1 (en) Analogue voltage multiplier with low-voltage power supply
RU2421897C1 (en) Controlled complementary differential amplifier
RU2389071C1 (en) Analog multiplier of voltages
RU2383053C1 (en) Analogue voltage multiplier
RU2390922C1 (en) Controlled amplifier and analogue multiplier of signals on its basis
RU2382484C1 (en) Analogue voltage multiplier
RU2384937C1 (en) Complementary differential amplifier with controlled gain

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20130905