RU2348965C1 - Computing mechanism - Google Patents
Computing mechanism Download PDFInfo
- Publication number
- RU2348965C1 RU2348965C1 RU2007119488/09A RU2007119488A RU2348965C1 RU 2348965 C1 RU2348965 C1 RU 2348965C1 RU 2007119488/09 A RU2007119488/09 A RU 2007119488/09A RU 2007119488 A RU2007119488 A RU 2007119488A RU 2348965 C1 RU2348965 C1 RU 2348965C1
- Authority
- RU
- Russia
- Prior art keywords
- adders
- adder
- value
- multiplexer
- conversion stage
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
- Electronic Switches (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях.The invention relates to computer technology and can be used in digital computing devices, as well as in digital signal processing devices and in cryptographic applications.
Известно устройство для формирования остатка по произвольному модулю от числа, содержащее регистры, элементы ИЛИ, вычислитель, схемы сравнения, мультиплексор, элемент задержки, сумматор, группу блоков элементов И и блок постоянной памяти со связями (см. АС СССР №1633495, кл. Н03М 7/18, 1991).A device is known for generating a remainder modulo an arbitrary modulus of a number, containing registers, OR elements, a calculator, comparison circuits, a multiplexer, a delay element, an adder, a group of blocks of I elements and a read-only memory block with communications (see USSR AS No. 1633495, class Н03М 7/18, 1991).
Недостатком известного устройства является низкая надежность, так как для его реализации требуется большой объем оборудования.A disadvantage of the known device is low reliability, since its implementation requires a large amount of equipment.
Наиболее близким по технической сущности к заявляемому изобретению является комбинационный рекуррентный формирователь остатков, содержащий комбинационный формирователь частичных остатков, блок ключей и блок сумматоров по модулю (см. патент РФ №2029435, кл. 6 Н03М 7/18, 20.02.1995, бюл. №5).Closest to the technical nature of the claimed invention is a combinational recurrent residual shaper containing a combinational shaper of partial residues, a key block and a block of adders modulo (see RF patent No. 2029435, CL 6 H03M 7/18, 02.20.1995, bull. No. 5).
Недостатком данного устройства являются его ограниченные функциональные возможности, а именно отсутствие возможности формирования неполного частного.The disadvantage of this device is its limited functionality, namely the lack of the possibility of forming an incomplete quotient.
Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения формирования неполного частного.The purpose of the invention is the expansion of the functionality of the device by ensuring the formation of an incomplete quotient.
Для достижения поставленной цели в вычислительном устройство, содержащее 2n-2 сумматоров и n-1 мультиплексоров, где n - разрядность входного числа, (n-2-i)-й разряд двоичного кода входного числа подается на входы переносов первого и второго сумматоров i-й ступени преобразования, где i=1, …, n-1, а старший (n-1)-й разряд двоичного кода входного числа, сдвинутый на один разряд в сторону старшего, подается на первые входы первого и второго сумматоров первой ступени преобразования, на второй вход второго сумматора каждой ступени преобразования подается дополнительный двоичный код модуля, причем информационные входы i-го мультиплексора, где i=1, …, n-1 номер ступени преобразования, соединены с выходами первого и второго сумматоров i-й ступени преобразования, выход переноса второго сумматора i-й ступени преобразования соединен с управляющим входом i-го мультиплексора и является выходом (n-i-1)-го разряда неполного частного устройства, выход i-го мультиплексора, где i=1, …, n-2 номер ступени преобразования, соединен с первыми входами первого и второго сумматоров (i+1)-й ступени преобразования, причем j-й разряд мультиплексора, где j=1, …, n, соединен с (j+1)-м разрядом первого и второго сумматоров, выход (n-1)-го мультиплексора является выходом вычислительного устройства.To achieve this goal in a computing device containing 2n-2 adders and n-1 multiplexers, where n is the bit depth of the input number, the (n-2-i) -th bit of the binary code of the input number is fed to the carry inputs of the first and second adders i- -th stage of conversion, where i = 1, ..., n-1, and the highest (n-1) -th bit of the binary code of the input number, shifted by one bit in the direction of the senior, is fed to the first inputs of the first and second adders of the first stage of conversion, to the second input of the second adder of each conversion stage is fed to additional binary code of the module, the information inputs of the i-th multiplexer, where i = 1, ..., n-1 the number of the conversion stage, connected to the outputs of the first and second adders of the i-th conversion stage, the transfer output of the second adder of the i-th conversion stage is connected with the control input of the i-th multiplexer and is the output of the (ni-1) -th discharge of an incomplete private device, the output of the i-th multiplexer, where i = 1, ..., n-2 is the number of the conversion stage, is connected to the first inputs of the first and second adders the (i + 1) -th step of the transformation, and the j-th p zryad multiplexer, where j = 1, ..., n, is connected to the (j + 1) -th bits of the first and second adders, the output (n-1) -th multiplexer is the output of the computing device.
Сущность изобретения заключается в реализации следующего способа формирования остатка по произвольному модулю.The essence of the invention lies in the implementation of the following method of forming a residue in an arbitrary modulus.
Пусть требуется сформировать остаток r от числа А по модулю р и вычислить частное q, то есть решить уравнение A=qp+r.Let it be required to form the remainder r of the number A modulo p and calculate the quotient q, that is, solve the equation A = qp + r.
Число А может быть представлено в позиционной системе счисления в видеThe number A can be represented in the positional number system in the form
А=an-12n-1+an-22n-2+an-32n-3+…+a222+a121+a020, где ai, 
Из теории чисел известно, что операция приведения по модулю инвариантна к сложению и умножению, т.е. величина остатка не зависит от того, вычислен он от суммы (произведения) или от каждого слагаемого (сомножителя), а затем соответствующие частичные остатки просуммированы (перемножены) и от результата вычислен остаток по модулю.It is known from number theory that the modulo reduction operation is invariant to addition and multiplication, i.e. the value of the remainder does not depend on whether it is calculated on the sum (product) or on each term (factor), and then the corresponding partial balances are summed (multiplied) and the remainder is calculated modulo.
В таком виде значительно облегчается задача нахождения остатка r от числа A.In this form, the task of finding the remainder r of the number A. is greatly facilitated.
При проведении вычислений по модулю р значение выражения (2аn-1+аn-2) сравнивается с модулем р, где n количество разрядов числа А. Если значение (2аn-1+аn-2)≥р, то из числа (2аn-1+аn-2) вычитается значение модуля р, то есть t1=(2аn-1+аn-2)-р. При этом формируется ненулевой старший (n-1)-й разряд неполного частного q. Если (2аn-1+аn-2)<р, то число (2аn-1+аn-2) остается без изменений t1=2аn-1+аn-2, а значение старшего (n-1)-го разряда неполного частного q принимается равным нулю. Полученное в результате значение t1 умножается на 2, складывается с аn-3 и сравнивается со значением р. Если значение (2t1+аn-3)≥р, то из (2t1+an-3) вычитается значение модуля р, то есть t2=(2t1+аn-3)-р, при этом формируется ненулевой (n-2)-й разряд неполного частного q. Если (2t1+an-3)<p, то число (2t1+an-3) остается без изменений t2=(2t1+аn-3), а значение (n-2)-го разряда неполного частного q принимается равным нулю. Полученное в результате значение t2 умножается на 2, складывается с аn-4 и сравнивается со значением р и т.д. На последнем (n-1)-м шаге число (2tn-2+а0) сравнивается с модулем р. Если значение (2tn-2+а0)≥р, то из (2tn-2+а0) вычитается значение числа р, то есть tn-1=(2tn-2+а0)-р, при этом формируется ненулевой младший разряд неполного частного q. Если (2tn-2+а0)<p, то число (2tn-2+а0) остается без изменений tn-1=2tn-2+а0, а значение младшего разряда неполного частного q принимается равным нулю. Полученное в результате значение r=tn-1 является остатком от деления числа А на число р. Операция умножения на два во всех случаях осуществляется сдвигом всех разрядов множимого на один в сторону старших. Суммирование осуществляется обычным способом с применением комбинационных двоичных сумматоров.When performing calculations modulo p, the value of the expression (2a n-1 + a n-2 ) is compared with the module p, where n is the number of bits of the number A. If the value (2a n-1 + a n-2 ) ≥ p, then from (2a n-1 + a n-2 ) the value of the module p is subtracted, that is, t 1 = (2a n-1 + a n-2 ) -p. In this case, a nonzero senior (n-1) -th bit of incomplete quotient q is formed. If (2а n-1 + а n-2 ) <р, then the number (2а n-1 + а n-2 ) remains unchanged t 1 = 2а n-1 + а n-2 , and the value of the highest (n- 1) of the discharge of an incomplete quotient q is taken equal to zero. The resulting t 1 value is multiplied by 2, added to a n-3 and compared with the p value. If the value (2t 1 + a n-3 ) ≥р, then the value of the module p is subtracted from (2t 1 + a n-3 ), that is, t 2 = (2t 1 + а n-3 ) -р, while nonzero (n-2) th bit of incomplete quotient q. If (2t 1 + a n-3 ) <p, then the number (2t 1 + a n-3 ) remains unchanged t 2 = (2t 1 + a n-3 ), and the value of the (n-2) th digit incomplete quotient q is taken equal to zero. The resulting t 2 value is multiplied by 2, added to a n-4 and compared with the p value, etc. At the last (n-1) -th step, the number (2t n-2 + а 0 ) is compared with the module p. If the value (2t n-2 + а 0 ) ≥р, then the value of the number p is subtracted from (2t n-2 + а 0 ), that is, t n-1 = (2t n-2 + а 0 ) -р, for this forms the nonzero least significant bit of the partial quotient q. If (2t n-2 + а 0 ) <p, then the number (2t n-2 + а 0 ) remains unchanged t n-1 = 2t n-2 + а 0 , and the least significant bit of the partial quotient q is taken to be zero . The resulting value r = t n-1 is the remainder of dividing the number A by the number p. The operation of multiplying by two in all cases is carried out by shifting all the bits of the multiplicable by one in the direction of the senior. Summation is carried out in the usual way using combinational binary adders.
На чертеже представлена схема вычислительного устройства.The drawing shows a diagram of a computing device.
Вычислительное устройство содержит 2n-2 сумматоров 1 и n-1 мультиплексоров 2, где n-разрядность входного числа, (n-2-i)-й разряд двоичного кода входного числа подается на входы 3 переносов первого и второго сумматоров 1 i-й ступени преобразования, где i=1, …, n-1, а старший (n-1)-й разряд двоичного кода входного числа, сдвинутый на один разряд в сторону старшего, подается на первые входы 3 первого и второго сумматоров 1 первой ступени преобразования, на второй вход 4 второго сумматора 1 каждой ступени преобразования подается дополнительный двоичный код модуля, причем информационные входы i-го мультиплексора 2, где i=1, …, n-1 номер ступени преобразования, соединены с выходами первого и второго сумматоров 1 i-й ступени преобразования, выход переноса второго сумматора 1 i-й ступени преобразования соединен с управляющим входом i-го мультиплексора и является выходом 5 (n-i-1)-го разряда неполного частного устройства, выход i-го мультиплексора, где i=1, …, n-2 номер ступени преобразования, соединен с первыми входами первого и второго сумматоров 1 (i+1)-й ступени преобразования, причем j-й разряд мультиплексора 2, где j=1, …, n, соединен с (j+1)-м разрядом первого и второго сумматоров 1, выход 6 (n-1)-ого мультиплексора является выходом вычислительного устройства.The computing device contains 2n-2 adders 1 and n-1 multiplexers 2, where the n-bit depth of the input number, the (n-2-i) -th bit of the binary code of the input number is fed to the inputs 3 transfers of the first and second adders of the 1st i-th stage conversion, where i = 1, ..., n-1, and the senior (n-1) -th bit of the binary code of the input number, shifted by one bit in the direction of the senior, is fed to the first inputs 3 of the first and second adders 1 of the first conversion stage, an additional binary mode code is supplied to the second input 4 of the second adder 1 of each conversion stage For, and the information inputs of the i-th multiplexer 2, where i = 1, ..., n-1 is the number of the conversion stage, are connected to the outputs of the first and second adders 1 of the i-th conversion stage, the transfer output of the second adder 1 of the i-th conversion stage is connected with the control input of the i-th multiplexer and is the output of the 5th (ni-1) -th discharge of an incomplete private device, the output of the i-th multiplexer, where i = 1, ..., n-2 is the number of the conversion stage, is connected to the first inputs of the first and second adders 1 (i + 1) -th stage of conversion, and the j-th bit of multiplexer 2, where e j = 1, ..., n, is connected to the (j + 1) -th discharge of the first and second adders 1, the output of the 6 (n-1) -th multiplexer is the output of a computing device.
Вычислительное устройство работает следующим образом.The computing device operates as follows.
На первые входы первых двух сумматоров 1 со входа 3 подается сигнал со старшего (n-1)-го разряда двоичного кода числа А, умноженный на 2, где n равно количеству разрядов двоичного представления числа А. На второй вход второго сумматора 1 со входа 4 подается дополнительный двоичный код РД модуля р. На входы переноса первых двух сумматоров подается сигнал с (n-2)-го разряда двоичного кода числа А. Первый сумматор 1 выполняет операцию (2аn-1+an-2), второй сумматор 1 выполняет операцию (2an-1+an-2+pд). Сигнал со старшего (k+1)-го разряда полученного значения, где k количество разрядов дополнительного двоичного кода модуля р, поступает на выход переноса второго сумматора 1. Остальные разряды представляют собой разность ((2аn-1+аn-2)-р). На первый вход первого мультиплексора 2 поступает информационный сигнал с первого сумматора 1, а на второй вход - информационный сигнал со второго сумматора 1. Если сигнал на выходе переноса второго сумматора 1 равен "1", то на первый вход первого сумматора 1 второй ступени преобразования и на первый вход второго сумматора 1 второй ступени преобразования поступает разность t1=((2аn-1+аn-2)-р), если же он равен "0", то на первый вход первого сумматора 1 и на первый вход второго сумматора 1 поступает число t1=(2аn-1+аn-2). На входы переноса обоих сумматоров 1 второй ступени преобразования подается (n-3)-й разряд двоичного кода числа А. На второй вход второго сумматора 1 второй ступени преобразования подается дополнительный двоичный код модуля р. Первый сумматор 1 выполняет операцию (2t1+аn-3), второй сумматор 1 выполняет операцию (2t1+аn-3+Рд). Далее выполняются те же действия, что и на первой ступени преобразования. После проведения n-1 таких операций на выходе 6 окажется результат вычисления числа А по модулю р, а на выходах 5 - код неполного частного q.The first inputs of the first two adders 1 from input 3 receive a signal from the highest (n-1) -th bit of the binary code of number A, multiplied by 2, where n is equal to the number of bits of the binary representation of A. The second input of the second adder 1 from input 4 an additional binary code R D of the module p is supplied. A signal from the (n-2) -th bit of the binary code of the number A is applied to the transfer inputs of the first two adders. The first adder 1 performs the operation (2a n-1 + a n-2 ), the second adder 1 performs the operation (2a n-1 + a n-2 + p d ). The signal from the highest (k + 1) -th bit of the obtained value, where k is the number of bits of the additional binary code of module p, is fed to the transfer output of the second adder 1. The remaining bits are the difference ((2а n-1 + а n-2 ) - R). The first input of the first multiplexer 2 receives an information signal from the first adder 1, and the second input receives an information signal from the second adder 1. If the signal at the transfer output of the second adder 1 is "1", then the first input of the first adder 1 of the second conversion stage and the difference t 1 = ((2а n-1 + а n-2 ) -р) is supplied to the first input of the second adder 1 of the second conversion stage; if it is "0", then to the first input of the first adder 1 and to the first input of the second adder 1 receives the number t 1 = (2a n-1 + a n-2 ). The (n-3) -th bit of the binary code of the number A is fed to the transfer inputs of both adders 1 of the second conversion stage. An additional binary code of module p is supplied to the second input of the second adder 1 of the second conversion stage. The first adder 1 performs the operation (2t 1 + a n-3 ), the second adder 1 performs the operation (2t 1 + a n-3 + P d ). Next, the same actions are performed as in the first stage of the transformation. After carrying out n-1 such operations, output 6 will show the result of calculating the number A modulo p, and output 5 will display the incomplete quotient q code.
Рассмотрим работу вычислительного устройства на примере.Consider the work of a computing device using an example.
Пусть A=2510=110012, p=710=1112, рд=0012, n=5. Первый сумматор первой ступени преобразования формирует значение 2аn-1+аn-2=10+1=11. Второй сумматор первой ступени преобразования формирует значение 2аn-1+аn-2+рд=10+1+001=100. Старший 4-й разряд полученного значения равен 0, следовательно, первый мультиплексор переводит на сумматоры второй ступени преобразования значение t1=(2аn-1+аn-2)=11 и 3-й разряд неполного частного q принимает значение 0. Первый сумматор второй ступени преобразования формирует значение 2t1+аn-3=110+0=110. Второй сумматор второй ступени преобразования формирует значение 2t1+аn-3+рд=110+0+001=111. Старший 4-й разряд полученного значения равен 0, следовательно, второй мультиплексор переводит на сумматоры третьей ступени преобразования значение t2=(2t1+аn-3)=110 и 2-й разряд неполного частного q принимает значение 0. Первый сумматор третьей ступени преобразования формирует значение 2t2+аn-4=1100+0=1100. Второй сумматор третьей ступени преобразования формирует значение 2t2+аn-4+рд=1100+0+001=1101. Старший 4-й разряд полученного значения равен 1, следовательно, третий мультиплексор переводит на сумматоры четвертой ступени преобразования значение t3=(2t2+an-4)-р=101 и 1-й разряд неполного частного q принимает значение 1. Первый сумматор четвертой ступени преобразования формирует значение 2t3+аn-5=1010+1=1011. Второй сумматор четвертой ступени преобразования формирует значение 2t3+аn-5+рд=1010+1+001=1100. Старший 4-й разряд полученного значения равен 1, следовательно, четвертый мультиплексор переводит на выход код значения t4=(2t3+аn-5)-р=100 и 0-й разряд неполного частного q принимает значение 1. В результате неполное частное имеет значение q=0012=310.Let A = 25 10 = 11001 2 , p = 7 10 = 111 2 , p d = 001 2 , n = 5. The first adder of the first conversion stage generates a value of 2a n-1 + and n-2 = 10 + 1 = 11. The second adder of the first conversion stage generates a value of 2a n-1 + a n-2 + p d = 10 + 1 + 001 = 100. The senior 4th digit of the obtained value is 0, therefore, the first multiplexer translates to the adders of the second conversion stage the value t 1 = (2а n-1 + а n-2 ) = 11 and the 3rd digit of an incomplete quotient q takes the value 0. First the adder of the second conversion stage generates a value of 2t 1 + and n-3 = 110 + 0 = 110. The second adder of the second conversion stage generates a value of 2t 1 + and n-3 + p d = 110 + 0 + 001 = 111. The senior 4th digit of the obtained value is 0, therefore, the second multiplexer translates the value t 2 = (2t 1 + а n-3 ) = 110 to the adders of the third conversion stage and the 2nd digit of the partial quotient q takes the value 0. The first adder of the third steps of transformation forms the value 2t 2 + and n-4 = 1100 + 0 = 1100. The second adder of the third conversion stage generates a value of 2t 2 + and n-4 + p d = 1100 + 0 + 001 = 1101. The senior 4th digit of the obtained value is equal to 1, therefore, the third multiplexer translates to the adders of the fourth conversion step the value t 3 = (2t 2 + a n-4 ) -p = 101 and the 1st digit of the partial quotient q takes the value 1. First the adder of the fourth conversion stage generates a value of 2t 3 + and n-5 = 1010 + 1 = 1011. The second adder of the fourth conversion stage generates a value of 2t 3 + and n-5 + p d = 1010 + 1 + 001 = 1100. The senior 4th digit of the obtained value is 1, therefore, the fourth multiplexer outputs the code of the value t 4 = (2t 3 + а n-5 ) -р = 100 and the 0th digit of the partial quotient q takes the value 1. As a result, the partial the quotient is q = 001 2 = 3 10 .
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2007119488/09A RU2348965C1 (en) | 2007-05-25 | 2007-05-25 | Computing mechanism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2007119488/09A RU2348965C1 (en) | 2007-05-25 | 2007-05-25 | Computing mechanism |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2007119488A RU2007119488A (en) | 2008-11-27 |
| RU2348965C1 true RU2348965C1 (en) | 2009-03-10 |
Family
ID=40528770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2007119488/09A RU2348965C1 (en) | 2007-05-25 | 2007-05-25 | Computing mechanism |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2348965C1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2661797C1 (en) * | 2017-06-13 | 2018-07-19 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing device |
| RU2717915C1 (en) * | 2019-02-21 | 2020-03-26 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing device |
| RU2739338C1 (en) * | 2020-05-15 | 2020-12-23 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing device |
| RU2756408C1 (en) * | 2020-07-29 | 2021-09-30 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing apparatus |
| RU2791440C1 (en) * | 2022-12-23 | 2023-03-07 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Pipeline generator of remainders by an arbitrary modulus |
-
2007
- 2007-05-25 RU RU2007119488/09A patent/RU2348965C1/en not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2661797C1 (en) * | 2017-06-13 | 2018-07-19 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing device |
| RU2717915C1 (en) * | 2019-02-21 | 2020-03-26 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing device |
| RU2739338C1 (en) * | 2020-05-15 | 2020-12-23 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing device |
| RU2756408C1 (en) * | 2020-07-29 | 2021-09-30 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing apparatus |
| RU2796555C1 (en) * | 2022-11-30 | 2023-05-25 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Computing device |
| RU2791440C1 (en) * | 2022-12-23 | 2023-03-07 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Pipeline generator of remainders by an arbitrary modulus |
| RU2797163C1 (en) * | 2023-02-13 | 2023-05-31 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Pipeline calculator |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2007119488A (en) | 2008-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1672481B1 (en) | Division and square root arithmetic unit | |
| Gokhale et al. | Design of Vedic-multiplier using area-efficient Carry Select Adder | |
| Gokhale et al. | Design of area and delay efficient Vedic multiplier using Carry Select Adder | |
| RU2348965C1 (en) | Computing mechanism | |
| Kalaiyarasi et al. | Design of an efficient high speed radix-4 Booth multiplier for both signed and unsigned numbers | |
| RU2717915C1 (en) | Computing device | |
| RU2316042C1 (en) | Device for multiplying numbers with arbitrary modulus | |
| Tynymbayev et al. | Devices for multiplying modulo numbers with analysis of the lower bits of the multiplier | |
| RU2299461C1 (en) | Modulus multiplexer | |
| EP1049002A2 (en) | Method and apparatus for efficient calculation of an approximate square of a fixed-precision number | |
| US5289398A (en) | Small-sized low power consumption multiplication processing device with a rounding recording circuit for performing high speed iterative multiplication | |
| RU2661797C1 (en) | Computing device | |
| Piestrak | Design of multi-residue generators using shared logic | |
| RU2324972C2 (en) | Creator of random module reminder of number | |
| RU2356086C2 (en) | Computing device | |
| RU2012137C1 (en) | Device for forming remainder on arbitrary modulus | |
| RU2804380C1 (en) | Pipeline calculator | |
| RU2756408C1 (en) | Computing apparatus | |
| RU2739338C1 (en) | Computing device | |
| JP4290203B2 (en) | Reduction array apparatus and method | |
| RU2791440C1 (en) | Pipeline generator of remainders by an arbitrary modulus | |
| RU2368942C2 (en) | Device for generating remainder with arbitrary modulus | |
| RU2797164C1 (en) | Pipeline module multiplier | |
| Vardhan et al. | A critical look at modular adders using residue number system | |
| RU2626654C1 (en) | Multiplier by module |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20120526 |