RU2717915C1 - Computing device - Google Patents

Computing device Download PDF

Info

Publication number
RU2717915C1
RU2717915C1 RU2019104863A RU2019104863A RU2717915C1 RU 2717915 C1 RU2717915 C1 RU 2717915C1 RU 2019104863 A RU2019104863 A RU 2019104863A RU 2019104863 A RU2019104863 A RU 2019104863A RU 2717915 C1 RU2717915 C1 RU 2717915C1
Authority
RU
Russia
Prior art keywords
information
conversion
stage
multiplexers
inputs
Prior art date
Application number
RU2019104863A
Other languages
Russian (ru)
Inventor
Вячеслав Иванович Петренко
Original Assignee
федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" filed Critical федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет"
Priority to RU2019104863A priority Critical patent/RU2717915C1/en
Application granted granted Critical
Publication of RU2717915C1 publication Critical patent/RU2717915C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/18—Conversion to or from residue codes

Abstract

FIELD: computer equipment.
SUBSTANCE: computing device relates to computer engineering and can be used in digital computing devices, as well as digital signal processing devices and cryptographic applications. Device comprises adders and multiplexers. This computing device enables to achieve the result by successive execution of (n-1) operations, where n is the number of bits of the input number A. During the ith operation, value (2ti + an-2-i) is compared with the modulo P by calculating difference (2ti + an-2-i) − P, where i = 1, ..., (n-1), and generating (n-i-1)th digit of incomplete partial Q. When executing (n-1)th operation, the result of calculating the number A modulo P will be the difference value obtained at the last (n-1)th step.
EFFECT: technical result is reducing the amount of equipment and, consequently, reducing power consumption by eliminating n adders.
1 cl, 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в системах управления.The invention relates to computer technology and can be used in digital computing devices, as well as in digital signal processing devices and in control systems.

Известно устройство для формирования остатка по произвольному модулю от числа, содержащее регистры, элементы ИЛИ, вычислитель, схемы сравнения, мультиплексор, элемент задержки, сумматор, группу блоков элементов «И» и блок постоянной памяти со связями (см. АС СССР №1633495, кл. H 03 M 7/18, 1991). A device is known for generating a remainder modulo an arbitrary number, containing registers, OR elements, a calculator, comparison circuits, a multiplexer, a delay element, an adder, a group of blocks of I elements and a read-only memory block with connections (see USSR AS No. 1633495, cl H 03 M 7/18, 1991).

Недостатком известного устройства является низкая надежность, так как для его реализации требуется большой объем оборудования.A disadvantage of the known device is low reliability, since its implementation requires a large amount of equipment.

Известен комбинационный рекуррентный формирователь остатков, содержащий комбинационный формирователь частичных остатков, блок ключей и блок сумматоров по модулю (см. патент РФ №2029435, кл. 6 H 03 M 7/18, 20.02.1995, бюл. №5). Known combinational recurrent shaper, containing a combinational shaper of partial residues, a block of keys and a block of adders modulo (see RF patent No. 2029435, CL 6 H 03 M 7/18, 02/20/1995, bull. No. 5).

Недостатком данного устройства являются его ограниченные функциональные возможности, а именно отсутствие возможности формирования неполного частного.The disadvantage of this device is its limited functionality, namely the lack of the possibility of forming an incomplete quotient.

Наиболее близким по технической сущности к заявляемому изобретению является вычислительное устройство, содержащее сумматоры и мультиплексоры (см. патент РФ № 2348965, МПК G06F 7/72 (2006.01), H03M 7/18 (2006.01), 10.03.2009. Бюл. № 7).The closest in technical essence to the claimed invention is a computing device containing adders and multiplexers (see RF patent No. 2348965, IPC G06F 7/72 (2006.01), H03M 7/18 (2006.01), 03/10/2009. Bull. No. 7) .

Недостатком данного вычислительного устройства является большой объем оборудования.The disadvantage of this computing device is the large amount of equipment.

Техническим результатом изобретения является сокращение объема оборудования и как следствие уменьшения энергопотребления за счет исключения n сумматоров.The technical result of the invention is to reduce the amount of equipment and as a result of reducing energy consumption by eliminating n adders.

Для достижения технического результата в вычислительном устройстве, содержащем (n-1) сумматоров и (n-1) мультиплексоров, где n-разрядность входного числа, образующих (n-1) ступеней преобразования, причем i-я ступень преобразования, где i=2,.., n-1, соединена с (n-i-1)-м разрядом двоичного кода входного числа, а первая ступень преобразования соединена с (n-1)-м и (n-2)-м разрядами двоичного кода входного числа, на первые информационные входы сумматоров подается дополнительный двоичный код модуля, информационные выходы сумматора i-й ступени преобразования, где i=1,.., n-1, соединены с первыми информационными входами мультиплексора этой же ступени преобразования, а выходы переноса соединены с управляющими входами соответствующих мультиплексоров и являются информационными выходами двоичного кода неполного частного устройства, информационный выход мультиплексора (n-1)-й ступени преобразования является информационным выходом двоичного кода остатка устройства, информационные выходы мультиплексоров (1,.., n-2)-й ступеней преобразования соединены со сдвигом на один двоичный разряд в сторону старшего со вторыми информационными входами сумматоров (2,.., n-1)-й ступени преобразования соответственно, также информационные выходы мультиплексоров (1,.., n-2)-й ступени преобразования соединены со сдвигом на один двоичный разряд в сторону старшего со вторыми информационными входами мультиплексоров (2,.., n-1)-й ступени преобразования, i-й разряд двоичного кода входного числа, где i=0,.., n-2, соединен с младшим разрядом вторых информационных входов сумматоров и с младшим разрядом вторых информационных входов мультиплексоров (n-i-1)-й ступени преобразования, (n-1)-й разряд двоичного кода входного числа соединен со вторым разрядом второго информационного входа мультиплексора и со вторым разрядом второго информационного входа сумматора первой ступени преобразования.To achieve a technical result in a computing device containing (n-1) adders and (n-1) multiplexers, where n is the input number of n, forming (n-1) conversion steps, the i-th conversion step, where i = 2 , .., n-1, is connected to the (ni-1) -th bit of the binary code of the input number, and the first stage of the conversion is connected to the (n-1) -th and (n-2) -th bits of the binary code of the input number, an additional binary code of the module is fed to the first information inputs of the adders, information outputs of the adder of the i-th conversion stage, where e i = 1, .., n-1, are connected to the first information inputs of the multiplexer of the same conversion stage, and the transfer outputs are connected to the control inputs of the corresponding multiplexers and are information outputs of the binary code of an incomplete private device, information output of the multiplexer (n-1) of the 1st conversion stage is the information output of the binary code of the remainder of the device, the information outputs of the multiplexers (1, .., n-2) of the 1st conversion stage are connected with a shift of one binary digit in the direction of the senior with the second information inputs of the adders (2, .., n-1) of the conversion stage, respectively, also the information outputs of the multiplexers (1, .., n-2) of the conversion stage are connected with a shift of one binary digit in the direction of the higher the second information inputs of the multiplexers (2, .., n-1) of the conversion stage, the i-th bit of the binary code of the input number, where i = 0, .., n-2, is connected to the low-order bit of the second information inputs of the adders and junior discharge of the second information inputs of the multiplexers of the (ni-1) -th conversion stage, The (n-1) -th bit of the binary code of the input number is connected to the second bit of the second information input of the multiplexer and to the second bit of the second information input of the adder of the first conversion stage.

Сущность изобретения заключается в реализации следующего способа формирования остатка по произвольному модулю.The essence of the invention lies in the implementation of the following method of forming a residue in an arbitrary modulus.

Пусть требуется сформировать остаток R от числа A по модулю P и вычислить частное Q, то есть решить уравнение A=QP+R.Let it be required to form the remainder R of the number A modulo P and calculate the quotient Q, that is, solve the equation A = QP + R.

Число

Figure 00000001
может быть представлено в позиционной двоичной системе счисления в виде:Number
Figure 00000001
can be represented in a positional binary system in the form of:

Figure 00000002
Figure 00000002

где ai,

Figure 00000003
- коэффициенты, принимающие значения 0 или 1;where a i
Figure 00000003
- coefficients taking the values 0 or 1;

Figure 00000004
- количество разрядов в двоичном представлении числа
Figure 00000001
.
Figure 00000004
- the number of bits in the binary representation of a number
Figure 00000001
.

Это выражение может быть представлено в следующем виде:This expression can be represented as follows:

Figure 00000005
.
Figure 00000005
.

Figure 00000006
.
Figure 00000006
.

Из теории чисел известно, что операция приведения по модулю инвариантна к сложению и умножению, т. е. величина остатка не зависит от того, вычислен он от суммы (произведения) или от каждого слагаемого (сомножителя), а затем соответствующие частичные остатки просуммированы (перемножены) и от результата вычислен остаток по модулю.It is known from number theory that the reduction operation is modulo invariant to addition and multiplication, i.e., the remainder value does not depend on whether it is calculated on the sum (product) or on each term (factor), and then the corresponding partial residues are summed (multiplied ) and the remainder is calculated modulo.

В таком виде значительно облегчается задача нахождения остатка R от числа А.In this form, the task of finding the remainder R of the number A. is greatly facilitated.

При проведении вычислений по модулю P на первой ступени преобразования значение выражения (2an-1+an-2) сравнивается с модулем P, где n - количество разрядов числа A. Если значение (2an-1+an-2)≥P, то из числа (2an-1+an-2) вычитается значение модуля P, то есть
t1=(2an-1+an-2)-P. При этом формируется ненулевой старший (n-2)-й разряд неполного частного Q. Если (2an-1+an-2)<P, то число (2an-1+an-2) остается без изменений t1=(2an-1+an-2), а значение старшего (n-2)-го разряда неполного частного Q принимается равным нулю. Полученное на первой ступени преобразования значение t1 на второй ступени преобразования умножается на 2, складывается с an-3 и сравнивается со значением P. Если значение (2t1+an-3) ≥ P, то из (2t1+an-3) вычитается значение модуля P, то есть t2=(2t1+an-3)-P, при этом формируется ненулевой (n-3)-й разряд неполного частного Q. Если (2t1+an-3)<P, то число (2t1+an-3) остается без изменений t2=(2t1+an-3), а значение
(n-3)-го разряда неполного частного Q принимается равным нулю. Полученное в результате значение t2 на третьей ступени преобразования умножается на 2, складывается с an-4 и сравнивается со значением P и т.д. На (n-1)-й ступени преобразования число (2tn-2+a0) сравнивается с модулем P. Если значение (2tn-2+a0) ≥ P, то из (2tn-2+a0) вычитается значение числа P, то есть tn-1=(2tn-2+a0)-P, при этом формируется ненулевой младший разряд неполного частного Q. Если (2tn-2+a0) < P, то число (2tn-2+a0) остается без изменений tn-1=(2tn-2+a0), а значение младшего разряда неполного частного Q принимается равным нулю. Полученное в результате значение R=tn-1 является остатком от деления числа A на число P. Операция умножения на два во всех случаях осуществляется сдвигом всех разрядов множимого на один в сторону старших. Сравнения выполняются на каждой ступени преобразования с использованием сумматора и мультиплексора. Сумматор выполняет операцию вычисления выражения 2xi+a(n-i-1)-P, где xi – результаты вычислений на предыдущей ступени преобразования. Значение модуля P подается на информационный вход сумматора в дополнительном коде, что эквивалентно выполнению вычитания. Значение a(n-i-1) подается на самый младший разряд второго информационного входа сумматора, который в результате сдвига кода xi на один разряд в сторону старших оказывается свободен. Мультиплексор управляется сигналом переноса с сумматора, который при 2xi+a(n-i-1) ≥ P принимает значение «1», при 2xi+a(n-i-1) < P принимает значение «0».When calculating modulo P at the first stage of the transformation, the value of the expression (2a n-1 + a n-2 ) is compared with the module P, where n is the number of bits of the number A. If the value (2a n-1 + a n-2 ) ≥ P, then the value of the module P is subtracted from the number (2a n-1 + a n-2 ), i.e.
t 1 = (2a n-1 + a n-2 ) -P. In this case, a nonzero senior (n-2) -th bit of an incomplete quotient Q is formed. If (2a n-1 + a n-2 ) <P, then the number (2a n-1 + a n-2 ) remains unchanged t 1 = (2a n-1 + a n-2 ), and the value of the senior (n-2) th bit of an incomplete quotient Q is taken to be zero. The value of t 1 obtained at the first stage of conversion is multiplied by 2 at the second stage of conversion, added to a n-3 and compared with P. If (2t 1 + a n-3 ) ≥ P, then from (2t 1 + a n -3 ) the value of the module P is subtracted, that is, t 2 = (2t 1 + a n-3 ) -P, and a nonzero (n-3) -th digit of the incomplete quotient Q is formed. If (2t 1 + a n-3 ) <P, then the number (2t 1 + a n-3 ) remains unchanged t 2 = (2t 1 + a n-3 ), and the value
the (n-3) th digit of an incomplete quotient Q is taken to be zero. The resulting value of t 2 at the third stage of the conversion is multiplied by 2, added to a n-4 and compared with the value of P, etc. At the (n-1) -th stage of conversion, the number (2t n-2 + a 0 ) is compared with the module P. If the value (2t n-2 + a 0 ) ≥ P, then from (2t n-2 + a 0 ) the value of the number P is subtracted, that is, t n-1 = (2t n-2 + a 0 ) -P, while the non-zero least significant bit of the partial quotient Q is formed. If (2t n-2 + a 0 ) <P, then the number ( 2t n-2 + a 0 ) remains unchanged t n-1 = (2t n-2 + a 0 ), and the value of the least significant bit of the partial quotient Q is assumed to be zero. The resulting value R = t n-1 is the remainder of dividing the number A by the number P. The operation of multiplying by two in all cases is carried out by shifting all the digits of the multiplicable by one to the higher ones. Comparisons are performed at each stage of the conversion using an adder and a multiplexer. The adder performs the operation of computing the expression 2x i + a (ni-1) -P, where x i are the results of the calculations at the previous stage of the transformation. The value of the module P is fed to the information input of the adder in an additional code, which is equivalent to performing subtraction. The value a (ni-1) is supplied to the least significant bit of the second information input of the adder, which, as a result of shifting the code x i by one bit towards the higher ones, turns out to be free. The multiplexer is controlled by the transfer signal from the adder, which for 2x i + a (ni-1) ≥ P takes the value “1”, for 2x i + a (ni-1) <P it takes the value “0”.

На фиг.1 представлена схема вычислительного устройства.Figure 1 presents a diagram of a computing device.

Вычислительное устройство содержит (n-1) сумматоров 1 и (n-1) мультиплексоров 2, где n-разрядность входного числа, образующих
(n-1) ступеней преобразования, причем i-я ступень преобразования, где i=1,.., n-2, соединена с (n-i-1)-м разрядом двоичного кода входного числа A, а первая ступень преобразования соединена с
(n-1)-м и (n-2)-м разрядами двоичного кода входного числа A, входы 3 устройства являются входами подачи двоичного кода числа A, входы 4 устройства являются входами подачи дополнительного двоичного кода модуля P, выходы 5 устройства являются выходами кода неполного частного Q, а выходы 6 устройства являются выходами кода остатка R, на первые информационные входы сумматоров 1 со входов 4 устройства подается дополнительный двоичный код модуля P, информационные выходы сумматора 1 i-й ступени преобразования, где i=1,.., n-1, соединены с первыми информационными входами мультиплексора 2 этой же ступени преобразования, а выходы переноса соединены с управляющими входами соответствующих мультиплексоров 2 и соединены с выходами 5 устройства двоичного кода неполного частного Q, информационный выход мультиплексора 2 (n-1)-й ступени преобразования соединен с выходом 6 устройства двоичного кода остатка R, информационные выходы мультиплексоров 2 (1,.., n-2)-й ступеней преобразования соединены со сдвигом на один двоичный разряд в сторону старшего со вторыми информационными входами сумматоров 1 (2,.., n-1)-й ступени преобразования соответственно, информационные выходы мультиплексоров 2 (1,.., n-2)-й ступени преобразования соединены со сдвигом на один двоичный разряд в сторону старшего со вторыми информационными входами мультиплексоров 2 (2,.., n-1)-й ступени преобразования, i-й разряд двоичного кода входного числа A, где i=0,.., n-2, соединен с младшим разрядом вторых информационных входов сумматоров 1 и с младшим разрядом вторых информационных входов мультиплексоров 2
(n-i-1)-й ступени преобразования, (n-1)-й разряд двоичного кода входного числа A соединен со вторым разрядом второго информационного входа мультиплексора 2 и со вторым разрядом второго информационного входа сумматора 1 первой ступени преобразования.The computing device contains (n-1) adders 1 and (n-1) multiplexers 2, where n is the bit depth of the input number forming
(n-1) conversion steps, the i-th conversion step, where i = 1, .., n-2, is connected to the (ni-1) -th bit of the binary code of the input number A, and the first conversion step is connected to
the (n-1) -th and (n-2) -th bits of the binary code of the input number A, inputs 3 of the device are inputs of the binary code of number A, inputs 4 of the device are inputs of the additional binary code of module P, outputs 5 of the device are outputs partial Q code, and the outputs 6 of the device are the outputs of the remainder code R, an additional binary code of module P is fed to the first information inputs of adders 1 from the inputs 4 of the device, information outputs of the adder 1 of the i-th conversion stage, where i = 1, .., n-1, connected to the first information the inputs of multiplexer 2 of the same conversion stage, and the transfer outputs are connected to the control inputs of the corresponding multiplexers 2 and connected to the outputs 5 of the binary partial code device Q, the information output of the multiplexer of the 2 (n-1) -th conversion stage is connected to output 6 of the binary code device of the remainder R, the information outputs of the multiplexers of the 2 (1, .., n-2) th conversion steps are connected with a shift by one binary bit in the direction of the older one with the second information inputs of the adders of the 1 (2, .., n-1) th step P conversions, respectively, the information outputs of the multiplexers of the 2nd (1, .., n-2) -th stage of the conversion are connected with a shift by one binary digit in the direction of the older one with the second information inputs of the multiplexers of the 2nd (2, .., n-1) -th stage transformations, the i-th bit of the binary code of the input number A, where i = 0, .., n-2, is connected to the least significant bit of the second information inputs of the adders 1 and with the least significant bit of the second information inputs of the multiplexers 2
The (ni-1) -th conversion stage, the (n-1) -th bit of the binary code of the input number A is connected to the second bit of the second information input of the multiplexer 2 and to the second bit of the second information input of the adder 1 of the first conversion stage.

Вычислительное устройство работает следующим образом.The computing device operates as follows.

На первые информационные входы сумматоров 1 подается дополнительный код модуля P со входов 4 устройства. На вторые информационные входы сумматора 1 первой ступени преобразования подается код двух старших разрядов числа A an-1 и an-2, причем код разряда an-2 подается на младший разряд сумматора 1, а код разряда an-1 подается на второй разряд. Аналогичным образом подается код двух старших разрядов на второй информационный вход мультиплексора 2 первой ступени преобразования. Сумматор 1 первой ступени преобразования выполняет операцию (2an-1+an-2)-P. Если значение
(2an-1+an-2) окажется ≥P, то на выходе переноса сумматора 1 появится «1», которая подключит к выходу мультиплексора 2 первой ступени преобразования его первый информационный вход и на его выходе появится значение t1=(2an-1+an-2)-P. Если же значение (2an-1+an-2) окажется <P, то на выходе переноса сумматора 1 появится «0» и информационный выход мультиплексора 2 первой ступени преобразования окажется скоммутированным с его вторым информационным выходом. В результате на информационном выходе мультиплексора 2 первой ступени преобразования окажется число t1=(2an-1+an-2). Число t1 с информационного выхода мультиплексора 2 со сдвигом на один двоичный разряд в сторону старшего (что эквивалентно умножению на 2) поступит на вторые информационные входы сумматора 1 и мультиплексора 2 второй ступени преобразования. Значение an-3–го разряда входного числа A поступит на младшие разряды вторых информационных входов сумматора 1 и мультиплексора 2 второй ступени преобразования. В результате на вторых информационных входах сумматора 1 и мультиплексора 2 второй ступени преобразования образуется число (2t1+an-3), а на информационном выходе сумматора 1 второй ступени преобразования образуется число (2t1+an-3)-P, которое поступает на первый информационный вход мультиплексора 2 второй ступени преобразования. Если число (2t1+an-3) окажется ≥ P, то на выходе переноса сумматора 1 второй ступени преобразования появится «1», которая, поступая на управляющий вход мультиплексора 2 второй ступени преобразования подключит к его информационным выходам первые информационные входы. В результате на информационном выходе мультиплексора 2 появится число t2=(2t1+an-3)-P, в противном случае появится число t2=(2t1+an-3).At the first information inputs of adders 1, an additional code of module P is supplied from inputs 4 of the device. The second information inputs of adder 1 of the first conversion stage are supplied with the code of the two most significant bits of the number A a n-1 and a n-2 , and the bit code a n-2 is supplied to the least significant bit of the adder 1, and the bit code a n-1 is fed to the second discharge. Similarly, the code of the two high-order bits is supplied to the second information input of the multiplexer 2 of the first conversion stage. The adder 1 of the first conversion stage performs the operation (2a n-1 + a n-2 ) -P. If the value
(2a n-1 + a n-2 ) is ≥P, then “1” appears on the transfer output of adder 1, which connects its first information input to the output of multiplexer 2 of the first conversion stage and the value t 1 = (2a appears on its output) n-1 + a n-2 ) -P. If the value (2a n-1 + a n-2 ) turns out to be <P, then “0” will appear at the transfer output of adder 1 and the information output of the multiplexer 2 of the first conversion stage will be switched with its second information output. As a result, the information output of the multiplexer 2 of the first stage of the conversion will be the number t 1 = (2a n-1 + a n-2 ). The number t 1 from the information output of the multiplexer 2 with a shift by one binary digit in the direction of the senior (which is equivalent to multiplying by 2) will go to the second information inputs of the adder 1 and multiplexer 2 of the second conversion stage. The value of the n-3rd digit of the input number A will go to the lower bits of the second information inputs of the adder 1 and multiplexer 2 of the second conversion stage. As a result, the number (2t 1 + a n-3 ) is formed at the second information inputs of the adder 1 and the multiplexer 2 of the second conversion stage, and the number (2t 1 + a n-3 ) -P is formed at the information output of the adder 1 of the second conversion stage, which arrives at the first information input of the multiplexer 2 of the second conversion stage. If the number (2t 1 + a n-3 ) turns out to be ≥ P, then “1” will appear at the transfer output of adder 1 of the second conversion stage, which, going to the control input of multiplexer 2 of the second conversion stage, will connect the first information inputs to its information outputs. As a result, t 2 = (2t 1 + a n-3 ) -P appears on the information output of multiplexer 2, otherwise the number t 2 = (2t 1 + a n-3 ) appears.

Аналогично происходит работа устройства и на остальных ступенях преобразования.Similarly, the operation of the device and the remaining stages of conversion.

В результате после выполнения (n-1) таких преобразований на выходе 6 устройства окажется код остатка Q от числа A по модулю P, а на выходах 5 – код неполного частного Q.As a result, after performing (n-1) such transformations, the output code 6 of the device will contain the code of the remainder Q of the number A modulo P, and the outputs 5 - the code of the partial partial Q.

Рассмотрим работу вычислительного устройства на примере.Consider the operation of a computing device as an example.

Пусть входное число A=2710=110112, модуль P=510=001012, дополнительный код модуля Pд=110112, разрядность n=5. Сумматор 1 первой ступени преобразования формирует значение
(2a4+a3)-P =10+1+11011=11110. На его выходе переноса формируется сигнал «0», следовательно на информационном выходе мультиплексора 2 первой ступени преобразования появится число с его второго информационного входа t1=(2a4+a3)=10+1=11. Старший разряд неполного частного будет равен «0». На вторых информационных входах сумматора 1 и мультиплексора 2 второй ступени преобразования образуется число
(2t1+a2)=110+0=110. На информационном выходе сумматора 1 второй ступени преобразования образуется число (2t1+a2)-P=00110+0+11011=00001. На выходе переноса этого сумматора 1 образуется сигнал «1», который является следующим разрядом неполного частного и скоммутирует на информационные выходы мультиплексора 2 второй ступени преобразования сигнал с его первых информационных входов. В результате на информационных выходах мультиплексора 2 второй ступени преобразования окажется сигнал t2=(2t1+a2)-P=00001. На вторых информационных входах сумматора 1 и мультиплексора 2 третьей ступени преобразования образуется число (2t2+a1)=00010+1=00011. На информационном выходе сумматора 1 третьей ступени преобразования образуется число (2t2+a1)-P=00010+1+11011=11110. На его выходе переноса формируется сигнал «0», следовательно на информационном выходе мультиплексора 2 третьей ступени преобразования появится число с его второго информационного входа t3=(2t2+a1)= 00011. На вторых информационных входах сумматора 1 и мультиплексора 2 четвертой ступени преобразования образуется число (2t3+a0) = 00110+1 = 00111. На информационном выходе сумматора 1 четвертой ступени преобразования образуется число (2t3+a0)-P=00110+1+11011=00010. На выходе переноса этого сумматора 1 образуется сигнал «1», который является младшим разрядом неполного частного и скоммутирует на информационные выходы мультиплексора 2 четвертой ступени преобразования сигнал с его первых информационных входов. В результате на информационных выходах мультиплексора 2 четвертой ступени преобразования окажется код числа t4=(2t3+a0)-P=00110+1+11011=00010, который и является вычисленным остатком: 27=5·5+2. На выходах 5 устройства неполного частного образуется двоичный код неполного частного 01012=510.Let the input number A = 27 10 = 11011 2 , the module P = 5 10 = 00101 2 , the additional code of the module P d = 11011 2 , the capacity n = 5. The adder 1 of the first conversion stage generates a value
(2a 4 + a 3 ) -P = 10 + 1 + 11011 = 11110. The signal “0” is generated at its transfer output, therefore, the number from its second information input t 1 = (2a 4 + a 3 ) = 10 + 1 = 11 will appear at the information output of the multiplexer 2 of the first conversion stage The senior rank of an incomplete quotient will be equal to "0". At the second information inputs of the adder 1 and multiplexer 2 of the second conversion stage, a number is formed
(2t 1 + a 2 ) = 110 + 0 = 110. At the information output of the adder 1 of the second conversion stage, the number (2t 1 + a 2 ) -P = 00110 + 0 + 11011 = 00001 is formed. At the transfer output of this adder 1, a signal “1” is formed, which is the next bit of the partial quotient and will switch the signal from its first information inputs to the information outputs of the multiplexer 2 of the second stage of conversion. As a result, at the information outputs of the multiplexer 2 of the second conversion stage, there will be a signal t 2 = (2t 1 + a 2 ) -P = 00001. At the second information inputs of the adder 1 and multiplexer 2 of the third conversion stage, the number (2t 2 + a 1 ) = 00010 + 1 = 00011 is formed. At the information output of the adder 1 of the third conversion stage, the number (2t 2 + a 1 ) -P = 00010 + 1 + 11011 = 11110 is formed. A signal “0” is generated at its transfer output, therefore, the number from its second information input t 3 = (2t 2 + a 1 ) = 00011 will appear at the information output of multiplexer 2 of the third conversion stage. At the second information inputs of adder 1 and fourth stage multiplexer 2 of the conversion, the number (2t 3 + a 0 ) = 00110 + 1 = 00111. is formed. At the information output of the adder 1 of the fourth step of the conversion, the number (2t 3 + a 0 ) -P = 00110 + 1 + 11011 = 00010 is formed. At the transfer output of this adder 1, a signal “1” is formed, which is the least significant bit of the partial quotient and will switch the signal from its first information inputs to the information outputs of the multiplexer 2 of the fourth stage of conversion. As a result, at the information outputs of the multiplexer 2 of the fourth stage of conversion, the code of the number t 4 = (2t 3 + a 0 ) -P = 00110 + 1 + 11011 = 00010, which is the calculated remainder, will be: 27 = 5 · 5 + 2. At the outputs 5 of the partial partial device, a binary code of partial partial 0101 2 = 5 10 is formed .

Claims (1)

Вычислительное устройство, содержащее (n-1) сумматоров и (n-1) мультиплексоров, где n - разрядность входного числа, образующих (n-1) ступеней преобразования, причем i-я ступень преобразования, где i=2,.., n-1, соединена с (n-i-1)-м разрядом двоичного кода входного числа, а первая ступень преобразования соединена с (n-1)-м и (n-2)-м разрядами двоичного кода входного числа, на первые информационные входы сумматоров подается дополнительный двоичный код модуля, информационные выходы сумматора i-й ступени преобразования, где i=1,.., n-1, соединены с первыми информационными входами мультиплексора этой же ступени преобразования, а выходы переноса соединены с управляющими входами соответствующих мультиплексоров и являются информационными выходами двоичного кода неполного частного устройства, информационный выход мультиплексора (n-1)-й ступени преобразования является информационным выходом двоичного кода остатка устройства, информационные выходы мультиплексоров (1,.., n-2)-й ступеней преобразования соединены со сдвигом на один двоичный разряд в сторону старшего со вторыми информационными входами сумматоров (2,.., n-1)-й ступени преобразования соответственно, отличающееся тем, что информационные выходы мультиплексоров (1,.., n-2)-й ступени преобразования соединены со сдвигом на один двоичный разряд в сторону старшего со вторыми информационными входами мультиплексоров (2,.., n-1)-й ступени преобразования, i-й разряд двоичного кода входного числа, где i=0,.., n-2, соединен с младшим разрядом вторых информационных входов сумматоров и с младшим разрядом вторых информационных входов мультиплексоров (n-i-1)-й ступени преобразования, (n-1)-й разряд двоичного кода входного числа соединен со вторым разрядом второго информационного входа мультиплексора и со вторым разрядом второго информационного входа сумматора первой ступени преобразования.A computing device containing (n-1) adders and (n-1) multiplexers, where n is the bit depth of the input number forming (n-1) conversion steps, and the i-th conversion step, where i = 2, .., n -1, connected to the (ni-1) -th bit of the binary code of the input number, and the first stage of the conversion is connected to the (n-1) and (n-2) -th bits of the binary code of the input number, to the first information inputs of the adders an additional binary code of the module is supplied, the information outputs of the adder of the i-th conversion stage, where i = 1, .., n-1, are connected to the first information the input inputs of the multiplexer of the same conversion stage, and the transfer outputs are connected to the control inputs of the corresponding multiplexers and are information outputs of the binary code of an incomplete private device, the information output of the multiplexer of the (n-1) -th conversion stage is the information output of the binary code of the remainder of the device, information outputs of the multiplexers (1, .., n-2) -th conversion steps are connected with a shift of one binary digit in the direction of the senior with the second information inputs the sum Orov (2, .., n-1) -th conversion stage, respectively, characterized in that the information outputs of the multiplexers (1, .., n-2) -th conversion stage are connected with a shift of one binary digit in the direction of the senior with the second information inputs of the multiplexers (2, .., n-1) of the conversion stage, the i-th bit of the binary code of the input number, where i = 0, .., n-2, is connected to the low-order bit of the second information inputs of the adders and to the lower the discharge of the second information inputs of the multiplexers of the (ni-1) -th conversion step, (n-1) -th bit of the binary code Khodnev number connected to a second discharge of the second data input of the multiplexer and to a second discharge of the second data input of the first conversion stage of the adder.
RU2019104863A 2019-02-21 2019-02-21 Computing device RU2717915C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019104863A RU2717915C1 (en) 2019-02-21 2019-02-21 Computing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019104863A RU2717915C1 (en) 2019-02-21 2019-02-21 Computing device

Publications (1)

Publication Number Publication Date
RU2717915C1 true RU2717915C1 (en) 2020-03-26

Family

ID=69943367

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019104863A RU2717915C1 (en) 2019-02-21 2019-02-21 Computing device

Country Status (1)

Country Link
RU (1) RU2717915C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2739338C1 (en) * 2020-05-15 2020-12-23 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Computing device
RU2756408C1 (en) * 2020-07-29 2021-09-30 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Computing apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1018113A1 (en) * 1981-11-03 1983-05-15 Ордена Ленина Институт Кибернетики Ан Усср Computing device
RU2029435C1 (en) * 1992-03-16 1995-02-20 Вячеслав Иванович Петренко Combination recurrent former of remainders
RU2348965C1 (en) * 2007-05-25 2009-03-10 Государственное образовательное учреждение высшего профессионального образования "Ставропольский государственный университет" Computing mechanism
RU2356086C2 (en) * 2007-05-11 2009-05-20 Государственное образовательное учреждение высшего профессионального образования "Ставропольский государственный университет" Computing device
RU131886U1 (en) * 2012-11-16 2013-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Казанский национальный исследовательский технический университет им. А.Н. Туполева - КАИ" (КНИТУ-КАИ) DEVICE FOR CALCULATING DISCRETE POLYNOMIAL TRANSFORMATIONS

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1018113A1 (en) * 1981-11-03 1983-05-15 Ордена Ленина Институт Кибернетики Ан Усср Computing device
RU2029435C1 (en) * 1992-03-16 1995-02-20 Вячеслав Иванович Петренко Combination recurrent former of remainders
RU2356086C2 (en) * 2007-05-11 2009-05-20 Государственное образовательное учреждение высшего профессионального образования "Ставропольский государственный университет" Computing device
RU2348965C1 (en) * 2007-05-25 2009-03-10 Государственное образовательное учреждение высшего профессионального образования "Ставропольский государственный университет" Computing mechanism
RU131886U1 (en) * 2012-11-16 2013-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Казанский национальный исследовательский технический университет им. А.Н. Туполева - КАИ" (КНИТУ-КАИ) DEVICE FOR CALCULATING DISCRETE POLYNOMIAL TRANSFORMATIONS

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2739338C1 (en) * 2020-05-15 2020-12-23 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Computing device
RU2756408C1 (en) * 2020-07-29 2021-09-30 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Computing apparatus

Similar Documents

Publication Publication Date Title
CA2530015C (en) Division and square root arithmetic unit
Gokhale et al. Design of area and delay efficient Vedic multiplier using Carry Select Adder
Gokhale et al. Design of Vedic-multiplier using area-efficient Carry Select Adder
RU2717915C1 (en) Computing device
Kalaiyarasi et al. Design of an efficient high speed radix-4 Booth multiplier for both signed and unsigned numbers
RU2348965C1 (en) Computing mechanism
JPH07234778A (en) Arithmetic circuit
Haritha et al. Design of an enhanced array based approximate arithmetic computing model for multipliers and squarers
JP3660075B2 (en) Dividing device
RU2661797C1 (en) Computing device
Shawl et al. Implementation of Area and Power efficient components of a MAC unit for DSP Processors
Nedjah et al. Fast Less Recursive Hardware for Large Number Multiplication Using Karatsuba-Ofman’s Algorithm
JP4290203B2 (en) Reduction array apparatus and method
RU2804380C1 (en) Pipeline calculator
RU2356086C2 (en) Computing device
RU2797164C1 (en) Pipeline module multiplier
RU2626654C1 (en) Multiplier by module
RU2739338C1 (en) Computing device
RU2751802C1 (en) Modulo multiplier
RU2799035C1 (en) Conveyor totalizer by modulo
Wang et al. A multiplier structure based on a novel real-time CSD recoding
RU2756408C1 (en) Computing apparatus
RU2012137C1 (en) Device for forming remainder on arbitrary modulus
Nithyashree et al. Design of an efficient vedic binary squaring circuit
RU2791440C1 (en) Pipeline generator of remainders by an arbitrary modulus