RU2294008C1

RU2294008C1 - Логический процессор

Info

Publication number: RU2294008C1
Application number: RU2005134187/09A
Authority: RU
Inventors: Дмитрий Васильевич Андреев (RU); Дмитрий Васильевич Андреев
Priority date: 2005-11-03
Filing date: 2005-11-03
Publication date: 2007-02-20

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение настройки на реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов. Устройство содержит мажоритарные элементы, сгруппированные в V+1 группу, при этом i-я группа (i=1,V) содержит m-1 мажоритарных элементов, (V+1)-я группа содержит (V-1) мажоритарных элементов, при этом

(n≠1 есть любое натуральное число, m=0,5(n+1) при n четном, m=0,5n при n нечетном). 1 табл., 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические процессоры (см., например, патент РФ 2248034, кл. G 06 F 7/38, 2005 г.), которые реализуют любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов х₁,..., х₄∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических процессоров, относится ограниченные функциональные возможности, обусловленные тем, что не реализуется любая из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический процессор (патент РФ 2251142, кл. G 06 F 7/38, 2005 г.), который содержит мажоритарные элементы и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов x₁,..., x_n∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложная настройка, обусловленная тем, что для ее выполнения необходимо nV+V-1 управляющих сигналов, где

(n≠1 - произвольное натуральное число, m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно).

Техническим результатом изобретения является упрощение настройки на реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, за счет обеспечения выполнения этой настройки с помощью меньшего количества управляющих сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом процессоре, содержащем мажоритарные элементы, которые имеют по три входа и сгруппированы в V+1 групп так, что (V+1)-я группа содержит V-1 мажоритарных элементов, в каждой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход (V-1)-го мажоритарного элемента (V+1)-й группы является выходом логического процессора, при этом

(n≠1 есть любое натуральное число, m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно), особенность заключается в том, что i-я

группа содержит m-1 мажоритарных элементов, причем выход (m-1)-го мажоритарного элемента первой и выходы (m-1)-х мажоритарных элементов второй, ..., V-й групп соединены соответственно с вторым входом первого и третьими входами первого, ..., (V-1)-го мажоритарных элементов (V+1)-й группы, подключенных первыми входами к m-му настроечному входу логического процессора, j-й

настроечный вход которого образован объединенными первыми входами j-х мажоритарных элементов первой, ..., V-й групп.

На чертеже представлена схема предлагаемого логического процессора.

Логический процессор содержит мажоритарные элементы 1₁₁, ..., 1_(V+1)(V-1), где

, n≠1 есть любое натуральное число, m=0,5(n+1) (m=0,5n) при нечетном (четном) n. Все мажоритарные элементы имеют по три входа и сгруппированы в V+1 групп так, что i-я

и (V+1)-я группы содержат соответственно элементы 1_i1, ..., 1_i(m-1) и 1_(V+1)1, ..., 1_(V+1)(V-1), в каждой группе выход предыдущего мажоритарного элемента подключен к второму входу последующего мажоритарного элемента, а выход элемента 1_1(m-1) и выходы элементов 1_2(m-1), ..., 1_V(m-1) соединены соответственно с вторым входом элемента 1_(V+1)1 и третьими входами элементов 1_(V+1)1, ..., 1_(V+1)(V-1), подключенных первыми входами к m-му настроечному входу логического процессора, выход и j-й

настроечный вход которого образованы соответственно выходом элемента 1_(V+1)(V-1) и объединенными первыми входами элементов 1_1j, ...,1_Vj.

Работа предлагаемого логического процессора осуществляется следующим образом. На его первом, ..., m-м настроечных входах фиксируются соответственно необходимые управляющие сигналы f₁, ..., f_m∈{0, 1} (m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно, n≠1 - любое натуральное число). Когда n>2 на второй вход элемента 1_i1, третьи входы элементов 1_i1, ..., 1_i(m-1)

подается соответственно неповторяющийся набор x_i1, ..., x_im, входных двоичных сигналов (х_i1, ..., х_im∈ {x₁, ..., x_n}, i1≠...≠x_im), причем неповторяющиеся наборы х₁₁, ..., х_1m - x_V1, ..., x_Vm должны быть сформированы с учетом того, что подмножества {х_1u, ..., х_1m}-{х_Nu, ..., х_Nm}

есть сочетания из n переменных (сигналов) x₁, ..., x_n∈ {0, 1} по m+1-u. Примеры упомянутых наборов при n=5 приведены в таблице.

i	x_i1	x_i2	x_i3	i	x_i1	x_i2	x_i3
1	х₃	x₁	x₂	6	x₅	x₂	х₄
2	х₄	x₁	х₃	7	x₁	x₂	x₅
3	x₂	x₁	х₄	8	x₅	х₃	х₄
4	х₃	x₁	x₅	9	x₂	х₃	x₅
5	х₄	x₂	х₃	10	x₁	х₄	x₅

Если n=2,то m=1, V=2 и неповторяющиеся входные двоичные сигналы x₁₁, x₂₁∈ {x₁, x₂} подаются соответственно на второй, третий входы единственного элемента 1₃₁. Сигнал на выходе мажоритарного элемента равен 1 (0) только тогда, когда на двух или на всех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, если на первом входе мажоритарного элемента присутствует 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на его втором и третьем входах. Таким образом, сигнал на выходе предлагаемого логического процессора определяется выражением

где D(·) есть оператор двойственного преобразования, при котором все операции И (обозначены символом ·) заменяются на операции ИЛИ (обозначены символом ∨), а все операции ИЛИ - на операции И; τ₁, ...,τ_n есть простые симметричные булевы функции n аргументов х₁, ..., x_n, (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974.). Правые части (n-m+1)-го, ..., n-го равенств в выражении (1) получены на основе известного свойства двойственности D(τ_а)=τ_n-a+1

простых симметричных булевых функций n аргументов (см. выражение (21) в статье Музыченко О.Н. Однородные и регулярные структуры для реализации симметричных функций алгебры логики // Автоматика и телемеханика. 1988. №4. С.152-165.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический процессор обладает более простой по сравнению с прототипом настройкой на реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, так как эта настройка выполняется с помощью меньшего количества управляющих сигналов.

Claims

Логический процессор для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов, содержащий мажоритарные элементы, которые имеют по три входа и сгруппированы в V+1 групп так, что (V+1)-я группа содержит V-1 мажоритарных элементов, в каждой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход (V-1)-го мажоритарного элемента (V+1)-й группы является выходом логического процессора, при этом
(n≠1 - есть любое натуральное число, m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно), отличающийся тем, что i-я
группа содержит m-1 мажоритарных элементов, причем выход (m-1)-го мажоритарного элемента первой и выходы (m-1)-х мажоритарных элементов второй, ..., V-й групп соединены соответственно с вторым входом первого и третьими входами первого, ..., (V-1)-го мажоритарных элементов (V+1)-й группы, подключенных первыми входами к m-му настроечному входу логического процессора, j-й
настроечный вход которого образован объединенными первыми входами j-х мажоритарных элементов первой, ..., V-й групп.