RU2262740C1

RU2262740C1 - Rank selector

Info

Publication number: RU2262740C1
Application number: RU2004117025/09A
Authority: RU
Inventors: Д.В. Андреев (RU); Д.В. Андреев
Priority date: 2004-06-04
Filing date: 2004-06-04
Publication date: 2005-10-20
Also published as: RU2004117025A

Abstract

FIELD: automatics and analog computing equipment.

SUBSTANCE: device has Boolean inverter, n closing and n opening keys, 2n selection/storage devices and 2 groups of logical cells, each of which contains MIN and MAX elements, while if n is even - number of cells of first group k = 0,5n-1, number of second group cells g = 0,5n; if n is odd - k = 0,5 (n-1), g = 0,5 (n-1).

EFFECT: simplified adjustment due to realization using two control signals.

3 dwg, 1 tbl

Description

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.The invention relates to automation and analog computing, and can be used to build functional units of analog computers, means of automatic regulation and control, analog processors, etc.

Известны ранговые селекторы (см., например, фиг.1 в описании изобретения к патенту РФ 2192044, кл. G 06 G 7/52, 2002 г.), которые выполняют селекцию (выбор) из n(n≥2) аналоговых сигналов х₁,...,х_n сигнала х^(r) любого ранга

Known rank selectors (see, for example, figure 1 in the description of the invention to the patent of the Russian Federation 2192044, CL G 06 G 7/52, 2002), which perform selection (selection) of n (n≥2) analog signals x ₁ , ..., x _{n of a} signal x ^{(r) of} any rank

К причине, препятствующей достижению указанного ниже технического результата при использовании известных ранговых селекторов, относится сложная настройка, обусловленная тем, что для ее реализации необходимо nV+V-1 управляющих сигналов, где

m=0,5(n+1) (m=0,5n)при нечетном (четном) n.The reason that impedes the achievement of the technical result indicated below when using well-known rank selectors is a complicated setting due to the fact that for its implementation nV + V-1 control signals are needed, where

m = 0.5 (n + 1) (m = 0.5n) with odd (even) n.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, ранговый селектор (фиг.1 в описании изобретения к патенту РФ 2172980, кл. G 06 G 7/25, 2001 г.), который содержит n замыкающих и n размыкающих ключей, 2n устройств выборки/хранения, булевый инвертор и может быть использован для выполнения селекции из n(n≥2) аналоговых сигналов сигнала любого ранга r∈{1,...,n}.The closest device of the same purpose to the claimed invention in terms of features is the rank selector adopted in the prototype (Fig. 1 in the description of the invention to RF patent 2172980, class G 06 G 7/25, 2001), which contains n closing and n disconnect keys, 2n sampling / storage devices, a Boolean inverter and can be used to select from n (n≥2) analog signals of a signal of any rank r∈ {1, ..., n}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложная настройка, обусловленная тем, что для ее реализации необходимо два управляющих сигнала и два опорных напряжения.The reason that impedes the achievement of the technical result indicated below when using the prototype is a complicated setting due to the fact that its implementation requires two control signals and two reference voltages.

Техническим результатом изобретения является упрощение настройки за счет обеспечения ее реализации с помощью двух управляющих сигналов.The technical result of the invention is to simplify the configuration by ensuring its implementation using two control signals.

Указанный технический результат при осуществлении изобретения достигается тем, что в ранговом селекторе, содержащем булевый инвертор, n(n≥2) замыкающих и n размыкающих ключей и 2n устройств выборки/хранения, особенность заключается в том, что в него введены логические ячейки, каждая из которых содержит элемент «MIN», подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент «МАХ», подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу, выход и вход i-го

размыкающего ключа соединены соответственно с объединенными выходом i-го замыкающего ключа, информационным входом i-го устройства выборки/хранения и объединенными i-ым выходом рангового селектора, выходом (n+i)-го устройства выборки/хранения, подсоединенного входом записи к выходу булевого инвертора, вход которого соединен с входом записи i-го устройства выборки/хранения и вторым настроечным входом рангового селектора, подсоединенного первым настроечным и i-ым информационным входами соответственно к управляющему входу всех ключей и входу i-го замыкающего ключа, все логические ячейки сгруппированы в две группы так, что первая и вторая группы содержат соответственно g и k логических ячеек, первый и второй входы b-й

логической ячейки первой группы соединены соответственно с выходами (2b-1)-го и (2b)-го устройств выборки/хранения, первый и второй выходы с-й

логической ячейки второй группы подключены соответственно к информационным входам (n+2с)-го и (n+2с +1)-го устройств выборки/хранения, второй выход b-й

предыдущей и первый выход (b+1)-й логических ячеек первой группы соединены соответственно с первым и вторым входами b-й логической ячейки второй группы, а первый выход первой логической ячейки первой группы подключен к информационному входу (n+1)-го устройства выборки/хранения, кроме того при четном n k=0,5n-1 и второй выход g-й (g=0,5n) логической ячейки первой группы соединен с информационным входом (2n)-го устройства выборки/хранения, а при нечетном n первый и второй входы k-й (k=0,5(n-1)) логической ячейки второй группы соединены соответственно с вторым выходом g-й (g=0,5(n-1)) логической ячейки первой группы и выходом n-го устройства выборки/хранения.The specified technical result in the implementation of the invention is achieved by the fact that in a rank selector containing a Boolean inverter, n (n≥2) closing and n opening keys and 2n selection / storage devices, the peculiarity lies in the fact that logical cells are introduced into it, each of which contains the element "MIN" connected to the first, second inputs and output, respectively, to its first, second inputs and the first output, and the element "MAX" connected to the first, second inputs and output, respectively, to its first, second inputs and second Exit, exit and entrance to the i-th

the disconnecting key are connected respectively to the combined output of the i-th locking key, the information input of the i-th sampling / storage device and the combined i-th output of the rank selector, the output of the (n + i) -th sampling / storage device connected to the write input to the Boolean output an inverter, the input of which is connected to the recording input of the i-th sampling / storage device and the second tuning input of a rank selector connected to the control input of all keys by the first tuning and i-th information inputs, respectively, and the input i-th locking key, all logic cells are grouped into two groups so that the first and second groups respectively having g and k logic cells, the first and second inputs of b-d

logical cells of the first group are connected respectively to the outputs of the (2b-1) -th and (2b) -th sampling / storage devices, the first and second outputs of the

logical cells of the second group are connected respectively to the information inputs of the (n + 2s) th and (n + 2s +1) th sampling / storage devices, the second output of the bth

the previous and first output of the (b + 1) th logical cells of the first group are connected respectively to the first and second inputs of the b-th logical cell of the second group, and the first output of the first logical cell of the first group is connected to the information input of the (n + 1) -th device sampling / storage, in addition, with even nk = 0.5n-1 and the second output of the gth (g = 0.5n) logical cell of the first group is connected to the information input of the (2n) th sampling / storage device, and with odd n the first and second inputs of the kth (k = 0.5 (n-1)) logical cell of the second group are connected respectively to the second output house g-th (g = 0,5 (n-1)) of the first group of the logical cell and the n-th output of the sampling / holding device.

На фиг.1 и 2 представлены схемы предлагаемого рангового селектора, например при n=5 и n=4 соответственно; на фиг.3 приведены временные диаграммы сигналов настройки.Figure 1 and 2 presents the scheme of the proposed rank selector, for example, with n = 5 and n = 4, respectively; figure 3 shows the timing diagrams of the tuning signals.

Ранговый селектор содержит замыкающие и размыкающие ключи 1₁,...,1_n и 2₁,...,2_n; устройства выборки/хранения 3₁,...,3_n+n; логические ячейки 4₁₁,...,4_g1, 4₁₂,...4_k2, где g=k=0,5(n-1) либо g=0,5n, k=0,5n-1 при нечетном либо четном n(n>2) соответственно; булевый инвертор 5. Каждая логическая ячейка содержит элемент «MIN» 6, подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент «МАХ» 7, подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу. Выход и вход ключа

соединены соответственно с объединенными выходом ключа 1_i, информационным входом устройства 3_i и объединенными i-ым выходом рангового селектора, выходом устройства 3_n+i, подсоединенного входом записи к выходу инвертора 5, вход которого соединен с входом записи устройства 3_i и вторым настроечным входом рангового селектора, подсоединенного первым настроечным и i-ым информационным входами соответственно к управляющему входу всех ключей и входу ключа 1_i, первый и второй входы ячейки

соединены соответственно с выходами устройств 3_2b-1 и 3_2b,, первый и второй выходы ячейки 4_c2

подключены соответственно к информационным входам устройств 3_n+2с и 3_n+2с+1, второй выход b-й

предыдущей ячейки первой группы и первый выход ячейки 4_(b+1)1 соединены соответственно с первым и вторым входами ячейки 4_b2, а первый выход ячейки 4₁₁ подключен к информационному входу устройства 3_n+1, кроме того при четном n второй выход ячейки 4_g1 соединен с информационным входом устройства 3_n+n, а при нечетном n первый и второй входы ячейки 4_k2 соединены соответственно с вторым выходом ячейки 4_g1 и выходом устройства 3_n.The rank selector contains the closing and opening keys 1 ₁ , ..., 1 _n and 2 ₁ , ..., 2 _n ; sampling / storage devices 3 ₁ , ..., 3 _{n + n} ; logical cells 4 ₁₁ , ..., 4 _g1 , 4 ₁₂ , ... 4 _k2 , where g = k = 0.5 (n-1) or g = 0.5n, k = 0.5n-1 for odd either even n (n> 2), respectively; Boolean inverter 5. Each logic cell contains an element "MIN" 6 connected to the first, second inputs and output, respectively, to its first, second inputs and first output, and an element "MAX" 7, connected to the first, second inputs and output, respectively, to its first , second inputs and second output. Key output and input

connected respectively to the combined output of the key 1 _i , the information input of the device 3 _i and the combined i-th output of the rank selector, the output of the device 3 _{n + i} connected to the recording input to the output of the inverter 5, the input of which is connected to the recording input of the device 3 _i and the second training the input of a rank selector connected to the first tuning and i-th information inputs, respectively, to the control input of all keys and the input of key 1 _i , the first and second inputs of the cell

connected respectively to the outputs of

devices

3 _2b-1 and 3 _2b , the first and second outputs of cell 4 _c2

connected respectively to the information inputs of

devices

3 _{n + 2s} and 3 _{n + 2s + 1} , the second output of the bth

the previous cell of the first group and the first output of cell 4 _{(b + 1) 1 are} connected respectively to the first and second inputs of cell 4 _b2 , and the first output of cell 4 _{11 is} connected to the information input of device 3 _{n + 1} , in addition, for even n, the second output of the cell 4 _{g1 is} connected to the information input of the device 3 _{n + n} , and for odd n, the first and second inputs of the cell 4 _{k2 are} connected respectively to the second output of the cell 4 _g1 and the output of the device 3 _n .

Работа предлагаемого рангового селектора осуществляется следующим образом. На его первый,..., n-й (n≥2) информационные и первый, второй настроечные входы подаются соответственно аналоговые сигналы (напряжения) х₁,...,x_n и управляющие двоичные сигналы у₁,у₂ ∈{0,1} (фиг.3). При у₁=1 либо у₁=0 ключ

соответственно замкнут либо разомкнут, а ключ 2_i соответственно разомкнут либо замкнут. При у₂=1(у₂=0) устройства 3_i и 3_n+i работают соответственно в режимах выборки (хранения) и хранения (выборки). Элементы 6 и 7 воспроизводят базовые операции бесконечнозначной логики (БЛ): соответственно БЛ-конъюнкцию (min) и БЛ-дизъюнкцию (max), то есть осуществляют выбор соответственно наименьшего и наибольшего из двух аналоговых сигналов, действующих на их входах. Тогда напряжения на первом, произвольном четном и произвольном нечетном (кроме первого) выходах предлагаемого селектора будут определяться соответственно рекуррентными выражениямиThe work of the proposed rank selector is as follows. At its first, ..., nth (n≥2) information and first, second tuning inputs, analog signals (voltages) x ₁ , ..., x _n and control binary signals at ₁ , at ₂ ∈ { 0,1} (figure 3). If y ₁ = 1 or y ₁ = 0, the key

respectively closed or open, and key 2 _i respectively open or closed. With y ₂ = 1 (y ₂ = 0),

devices

3 _i and 3 _{n + i} work respectively in the modes of sampling (storage) and storage (sampling). Elements 6 and 7 reproduce the basic operations of infinite-valued logic (BL): respectively, BL-conjunction (min) and BL-disjunction (max), that is, they select the smallest and largest of the two analog signals acting on their inputs. Then, the voltages at the first, arbitrary even and arbitrary odd (except for the first) outputs of the proposed selector will be determined respectively by recurrence expressions

Z_1j=Z_1(j-1)Z_2(j-1),Z _1j = Z _{1 (j-1)} Z _{2 (j-1)} ,

Z_ρj=(Z_(ρ-1)(j-1)∨Z_ρ(j-1)Z_(ρ+1)(j-1)Z_(ρ+2)(j-1))иZ _ρj = (Z _{(ρ-1) (j-1)} ∨Z _{ρ (j-1)} Z _{(ρ + 1) (j-1)} Z _{(ρ + 2) (j-1)} ) and

Z_gj=Z_(g-2)(j-1)∨Z_(g-1)(j-1)∨Z_g(j-1)Z_(j-1)Z_(g+1)(j-1),Z _gj = Z _{(g-2) (j-1)} ∨Z _{(g-1) (j-1)} ∨Z _{g (j-1)} Z _(j-1) Z _{(g + 1) (j-1 )} ,

где символами ∨ и · обозначены операции max и min;

- есть номер момента времени t_j (фиг.3), здесь ν=0,5n(ν=0,5(n+1)) при четном (нечетном) n; Z_i0=х_i. В представленной ниже таблице приведены полученные согласно указанных рекуррентных выражений соотношения, определяющие сигналы на первом,...,n-ом выходах предлагаемого селектора при n=5.where the symbols ∨ and · denote the operations max and min;

- there is the number of time t _j (Fig. 3), here ν = 0.5n (ν = 0.5 (n + 1)) for even (odd) n; Z _i0 = x _i . The table below shows the relationships obtained according to the indicated recurrence expressions that determine the signals at the first, ..., n-th outputs of the proposed selector for n = 5.

С учетом данных, приведенных в таблице, нетрудно вывести непосредственное выражение для Z_iν:Given the data given in the table, it is easy to derive a direct expression for Z _iν :

где x_si≠...≠x_sn ∈{x₁...x_n};

- есть количество неповторяющихся БЛ-конъюнкций x_si,...х_sn, определяемое как число сочетаний из n по n+1-i. При i=r выражение (1) совпадает с видом поисковой функции (функция (6.7) на стр. 117 в книге Левин В.И. Бесконечнозначная логика в задачах кибернетики. М.: Радио и связь, 1982 г.), которая реализует алгоритм поиска (селекции) элемента x^(r) заданного ранга r∈{1,...,n} в множестве {x₁,...,x_n} (x⁽¹⁾ ≤...≤х⁽ⁿ⁾; {x⁽¹⁾}U...U{x⁽ⁿ⁾}={x₁,...,x_n}). Таким образом, предлагаемый селектор будет воспроизводить операцию Z_rν,=x^(r) селекции из n аналоговых сигналов х₁,...,х_n сигнала х^(r) любого ранга r∈{1,...,n}.where x _si ≠ ... ≠ x _sn ∈ {x ₁ ... x _n };

- there is the number of non-repeating BL conjunctions x _si , ... x _sn , defined as the number of combinations of n by n + 1-i. For i = r, expression (1) coincides with the form of the search function (function (6.7) on page 117 in the book of VI Levin. Infinite-valued logic in cybernetics problems. M: Radio and communications, 1982), which implements the algorithm search (selection) of an element x ^{(r) of a} given rank r∈ {1, ..., n} in the set {x ₁ , ..., x _n } (x ⁽¹⁾ ≤ ... ≤х ⁽ⁿ⁾ ; {x ⁽¹⁾ } U ... U {x ⁽ⁿ⁾ } = {x ₁ , ..., x _n }). Thus, the proposed selector will reproduce the operation Z _rν , = x ^{(r) of} selection from n analog signals x ₁ , ..., x _{n of the} signal x ^{(r) of} any rank r∈ {1, ..., n}.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый ранговый селектор обладает более простой по сравнению с прототипом настройкой, так как обеспечивает селекцию из n(n≥2) аналоговых сигналов сигнала любого ранга r∈{1,...,n} с помощью двух управляющих сигналов.The above information allows us to conclude that the proposed rank selector has a simpler setup compared to the prototype, as it provides selection from n (n≥2) analog signals of a signal of any rank r∈ {1, ..., n} using two control signals.

Claims

A rank selector containing a Boolean inverter, n (n≥2) closing and n disconnecting keys, and 2n sampling / storage devices, characterized in that logical cells are introduced into it, each of which contains a MIN element connected to the first, second inputs and output, respectively to its first, second inputs and first output, and the MAX element connected to the first, second inputs and output, respectively, to its first, second inputs and second output, output and input of the i-th

the disconnecting key are connected respectively to the combined output of the i-th locking key, the information input of the i-th sampling / storage device and the combined i-th output of the rank selector, the output of the (n + i) -th sampling / storage device connected to the write input to the Boolean output an inverter, the input of which is connected to the recording input of the i-th sampling / storage device and the second tuning input of a rank selector connected to the control input of all keys by the first tuning and i-th information inputs, respectively, and the input i-th locking key, all logic cells are grouped into two groups so that the first and second groups respectively having g and k logic cells, the first and second inputs of b-th

logical cells of the first group are connected respectively to the outputs of the (2b-1) th and (2b) th sampling / storage devices, the first and second outputs of the th

logical cells of the second group are connected respectively to the information inputs of the (n + 2s) th and (n + 2s + 1) th sampling / storage devices, the second output of the bth

the previous and first output of the (b + 1) th logical cells of the first group are connected respectively to the first and second inputs of the b-th logical cell of the second group, and the first output of the first logical cell of the first group is connected to the information input of the (n + 1) -th device sampling / storage, in addition, with even nk = 0.5n-1 and the second output of the gth (g = 0.5n) logical cell of the first group is connected to the information input of the (2n) th sampling / storage device, and with odd n the first and second inputs of the kth (k = 0.5 (n-1)) logical cell of the second group are connected respectively to the second yield g-th (g = 0,5 (n-1) of the first group of the logical cell and the n-th output of the sampling / holding device.