RU2324223C1

RU2324223C1 - Rank sorter

Info

Publication number: RU2324223C1
Application number: RU2006143674/09A
Authority: RU
Inventors: Дмитрий Васильевич Андреев (RU); Дмитрий Васильевич Андреев
Priority date: 2006-12-08
Filing date: 2006-12-08
Publication date: 2008-05-10

Abstract

FIELD: electricity.

SUBSTANCE: device includes n relators each containing closing and opening switches, two sample/hold devices, two infinite-valued logic elements performing "MIN" and "MAX" operations, respectively, a Boolean inverter.

EFFECT: increase of device operating speed.

2 dwg

Description

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.The invention relates to automation and analog computing and can be used to build functional units of analog computers, means of automatic regulation and control, analog processors, etc.

Известны ранговые сортировщики (см., например, фиг.1 в описании изобретения к патенту РФ 2240598, кл. G06G 7/25, 2004 г.), которые с помощью комбинирования фаз параллельной и последовательной работы n+1 реляторов выполняют сортировку n+1 аналоговых сигналов по их ранговым признакам.Known rank sorters (see, for example, figure 1 in the description of the invention to the patent of the Russian Federation 2240598, CL G06G 7/25, 2004), which, by combining the phases of parallel and sequential operation of n + 1 relators, sort n + 1 analog signals according to their rank characteristics.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных ранговых сортировщиков, относится низкое быстродействие, обусловленное тем, что длительность Δt_Пс фазы последовательной работы реляторов определяется выражением Δt_Пс=(n+1)τ, где τ есть длительность задержки, вносимой элементом бесконечнозначной логики, входящим в состав каждого релятора.The reason that impedes the achievement of the technical result indicated below when using well-known rank sorters is the low speed due to the fact that the duration Δt _{Ps of the} phase of successive operation of the relators is determined by the expression Δt _Ps = (n + 1) τ, where τ is the duration of the delay introduced by the element infinite logic that is part of each relator.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип ранговый сортировщик (фиг.1 в описании изобретения к патенту РФ 2284573, кл. G06G 7/25, 2006 г.), который с помощью комбинирования фаз параллельной и последовательной работы n реляторов выполняет сортировку n+1 аналоговых сигналов по их ранговым признакам.The closest device of the same purpose to the claimed invention in terms of features is the rank sorter adopted for the prototype (Fig. 1 in the description of the invention to RF patent 2284573, class G06G 7/25, 2006), which, by combining the phases of parallel and serial the work of n relators sorts n + 1 analog signals according to their rank characteristics.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что длительность Δt_Пс фазы последовательной работы реляторов определяется выражением Δt_Пс=nτ, где τ есть длительность задержки, вносимой элементом бесконечнозначной логики, входящим в состав каждого релятора.The reason that impedes the achievement of the technical result indicated below when using the prototype is the low speed due to the fact that the duration Δt _{Ps of the} phase of sequential operation of the relators is determined by the expression Δt _Ps = nτ, where τ is the duration of the delay introduced by the element of infinite-valued logic that is part of each relator.

Техническим результатом изобретения является повышение быстродействия за счет уменьшения длительности фазы последовательной работы реляторов.The technical result of the invention is to improve performance by reducing the duration of the phase of sequential operation of the relators.

Указанный технический результат при осуществлении изобретения достигается тем, что в ранговом сортировщике, содержащем n реляторов, каждый из которых содержит объединенные выходами замыкающий и размыкающий ключи, два устройства выборки/хранения, два элемента бесконечнозначной логики и булевый инвертор, подсоединенный выходом и входом соответственно к входу записи первого устройства выборки/хранения и входу записи второго устройства выборки/хранения, второму управляющему входу релятора, первый управляющий вход которого образован входом управления замыкающего, размыкающего ключей, в каждом реляторе первый, второй входы и выход второго элемента бесконечнозначной логики, воспроизводящего операцию «МАХ», соединены соответственно с вторым входом первого элемента бесконечнозначной логики, воспроизводящего операцию «MIN», информационным входом релятора и информационным входом второго устройства выборки/хранения, подключенного выходом к информационному входу первого устройства выборки/хранения, выход которого соединен с входом размыкающего ключа, подсоединенного выходом к второму входу первого элемента бесконечнозначной логики, выход которого соединен с первым выходом релятора, опорный вход и второй выход которого образованы соответственно входом замыкающего ключа и выходом второго устройства выборки/хранения, первый выход каждого предыдущего релятора соединен с информационным входом последующего релятора, а второй выход i-го

и первый выход n-го реляторов подключены соответственно к i-му и (n+1)-му выходам рангового сортировщика, информационный вход и первый, второй настроечные входы которого соединены соответственно с информационным входом первого релятора и объединенными первыми, объединенными вторыми управляющими входами всех реляторов, особенность заключается в том, что в каждом реляторе первый вход первого элемента бесконечнозначной логики образует дополнительный информационный вход релятора, а дополнительные информационные входы всех реляторов соединены с информационным входом первого релятора.The specified technical result in the implementation of the invention is achieved by the fact that in a rank sorter containing n relators, each of which contains closing and opening keys combined by outputs, two sampling / storage devices, two elements of infinite-valued logic and a Boolean inverter connected by an output and an input to the input, respectively recording the first sampling / storage device and the recording input of the second sampling / storage device, the second control input of the relator, the first control input of which is formed in the control house of the closing, disconnecting keys, in each relay the first, second inputs and the output of the second element of infinite-valued logic reproducing the operation “MAX” are connected respectively to the second input of the first element of infinite-valued logic reproducing the operation “MIN”, the information input of the relator and the information input of the second a fetch / store device connected by the output to the information input of the first fetch / store device, the output of which is connected to the input of the disconnect key connected to Ode to the second input of the first element of infinite-valued logic, the output of which is connected to the first output of the relator, the reference input and the second output of which are formed respectively by the input of the closing key and the output of the second sampling / storage device, the first output of each previous relator is connected to the information input of the subsequent relator, and the second i-th output

and the first output of the nth relators are connected respectively to the ith and (n + 1) -th outputs of the rank sorter, the information input and the first and second tuning inputs of which are connected respectively to the information input of the first relator and the combined first, combined second control inputs of all of relators, the peculiarity lies in the fact that in each relator, the first input of the first element of infinite-valued logic forms an additional information input of the relator, and additional information inputs of all relators are connected enes with the first data input relator.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого рангового сортировщика и временные диаграммы сигналов настройки.In Fig.1 and Fig.2 presents respectively a diagram of the proposed rank sorter and timing diagrams of the tuning signals.

Ранговый сортировщик содержит n реляторов 1₁, ..., 1_n. Каждый релятор содержит замыкающий и размыкающий ключи 2₁ и 2₂, первое и второе устройства выборки/хранения 3₁ и 3₂, первый и второй элементы бесконечнозначной логики 4₁ и 4₂, воспроизводящие соответственно операции «MIN» и «МАХ», булевый инвертор 5, причем первый, второй входы и выход элемента 4₂ соединены соответственно с вторым входом элемента 4₁, информационным входом релятора и информационным входом устройства 3₂, подключенного входом записи и выходом соответственно к входу инвертора 5 и информационному входу устройства 3₁, вход записи и выход которого соединены соответственно с выходом инвертора 5 и входом ключа 2₂, подсоединенного выходом к выходу ключа 2₁ и второму входу элемента 4₁, первый вход и выход которого соединены соответственно с дополнительным информационным входом и первым выходом релятора, опорный вход, первый, второй управляющие входы и второй выход которого образованы соответственно входом ключа 2₁, входом управления ключей 2₁, 2₂, входом записи и выходом устройства 3₂. Первый выход каждого предыдущего релятора соединен с информационным входом последующего релятора, а второй выход релятора 1_i

и первый выход релятора 1_n подключены соответственно к i-му и (n+1)-му выходам рангового сортировщика, информационный вход и первый, второй настроечные входы которого образованы соответственно объединенными информационным входом релятора 1_n, дополнительными информационными входами реляторов 1₁, ..., 1_n и объединенными первыми, объединенными вторыми управляющими входами реляторов 1₁, ..., 1_n.Rank sorter contains n relators 1 ₁ , ..., 1 _n . Each relator contains closing and opening keys 2 ₁ and 2 ₂ , the first and second sampling / storage devices 3 ₁ and 3 ₂ , the first and second elements of infinite-valued logic 4 ₁ and 4 ₂ , reproducing the operations “MIN” and “MAX”, respectively, Boolean inverter 5, and the first, second inputs and output of element 4 _{2 are} connected respectively with the second input of element 4 ₁ , the information input of the relator and the information input of the device 3 ₂ connected to the recording input and output, respectively, to the input of the inverter 5 and the information input of the device 3 ₁ , input records whose output is connected respectively to the output of the inverter 5 and the input key 2 _2, connected output to the output switch 2 ₁ and the second input member 4 is _1, the first input and output of which are respectively connected to an additional data input and a first output relator, a reference input, the first, second the control inputs and the second output of which are formed respectively by the input of the key 2 ₁ , the control input of the keys 2 ₁ , 2 ₂ , the recording input and the output of the device 3 ₂ . The first output of each previous relator is connected to the information input of the subsequent relator, and the second output of the relay 1 _i

and the first output of the relator 1 _{n are} connected respectively to the i-th and (n + 1) -th outputs of the rank sorter, the information input and the first, second tuning inputs of which are formed respectively by the combined information input of the relator 1 _n , additional information inputs of the relators 1 ₁ ,. .., 1 _n and the combined first, combined second control inputs of the relators 1 ₁ , ..., 1 _n .

Работа предлагаемого рангового сортировщика осуществляется следующим образом. На его первый, второй настроечные входы подаются соответственно двоичные сигналы у₁, у₂∈{0,1} (фиг.2), причем длительность Δt высокого уровня сигнала у₂ должна удовлетворять условию Δt>>2τ, где τ есть длительность задержки, вносимой элементом бесконечнозначной логики. В течение периода Т_j

сигнала у₂ на информационный вход рангового сортировщика подается аналоговый сигнал (напряжение) х_j>х_min, где х_min - опорное напряжение, фиксируемое на опорных входах реляторов 1₁, ..., 1_n. Если у₁=1 (у₁=0), то ключ 2₁ замкнут (разомкнут), а ключ 2₂ разомкнут (замкнут). При у₂=1 (у₂=0) устройства 3₂ и 3₁ работают соответственно в режимах выборки (хранения) и хранения (выборки). Элементы 4₁ и 4₂ воспроизводят базовые операции бесконечнозначной логики (БЛ): соответственно БЛ-конъюнкцию («MIN») и БЛ-дизъюнкцию («МАХ»), то есть осуществляют выбор соответственно наименьшего и наибольшего из двух аналоговых сигналов, действующих на их входах. Тогда напряжения на первом и втором выходах релятора 1_i

будут определяться рекуррентными выражениямиThe work of the proposed rank sorter is as follows. The binary signals y ₁ , y ₂ ∈ {0,1} are supplied to its first and second tuning inputs, respectively (figure 2), and the duration Δt of a high signal level at ₂ must satisfy the condition Δt >> 2τ, where τ is the delay time, introduced by an element of infinite-valued logic. During the period T _j

signal ₂ at the information input of the rank sorter is fed an analog signal (voltage) x _j > x _min , where x _min is the reference voltage fixed at the reference inputs of the relators 1 ₁ , ..., 1 _n . If y ₁ = 1 (y ₁ = 0), then key 2 ₁ is closed (open), and key 2 _{2 is} open (closed). With y ₂ = 1 (y ₂ = 0), devices 3 ₂ and 3 ₁ operate respectively in the sampling (storage) and storage (sampling) modes. Elements 4 ₁ and 4 ₂ reproduce the basic operations of infinite-valued logic (BL): respectively, BL conjunction (“MIN”) and BL disjunction (“MAX”), that is, they select the smallest and largest of the two analog signals acting on their entrances. Then the voltage at the first and second outputs of the relator 1 _i

will be determined by recurrence expressions

где символами ∨ и · обозначены соответственно операции «МАХ» и «MIN»;

есть номер момента времени t_j (фиг.2); V_i0=x_min; W_0j=х_j. В представленной ниже таблице приведены значения выражений (1) при n=3.where the symbols ∨ and · denote, respectively, the operation "MAX" and "MIN";

there is the number of time t _j (figure 2); V _i0 = x _min ; W _0j = x _j . The table below shows the values of expressions (1) for n = 3.

V₁₁=x₁ V ₁₁ = x ₁ V₁₂=x₁∨x₂ V ₁₂ = x ₁ ∨x ₂ V₁₃=x₁∨x₂∨x₃ V ₁₃ = x ₁ ∨x ₂ ∨x ₃ V₁₄=x₁∨x₂∨x₃∨x₄ V ₁₄ = x ₁ ∨x ₂ ∨x ₃ ∨x ₄ W₁₁=x_min W ₁₁ = x _min W₁₂=x₁x₂ W ₁₂ = x ₁ x ₂ W₁₃=x₁x₃∨x₂x₃ W ₁₃ = x ₁ x ₃ ∨x ₂ x ₃ W₁₄=x₁x₄∨x₂x₄∨x₃x₄ W ₁₄ = x ₁ x ₄ ∨x ₂ x ₄ ∨x ₃ x ₄ V₂₁=x_min V ₂₁ = x _min V₂₂=x₁x₂ V ₂₂ = x ₁ x ₂ V₂₃=x₁x₂∨x₁x₃∨x₂x₃ V ₂₃ = x ₁ x ₂ ∨x ₁ x ₃ ∨x ₂ x ₃ V₂₄=x₁x₂∨x₁x₃∨x₁x₄∨V ₂₄ = x ₁ x ₂ ∨x ₁ x ₃ ∨x ₁ x ₄ ∨ W₂₁=x_min W ₂₁ = x _min W₂₂=x_min W ₂₂ = x _min W₂₃=x₁x₂x₃ W ₂₃ = x ₁ x ₂ x ₃ ∨x₂x₃∨x₂x₄∨x₃x₄ ∨x ₂ x ₃ ∨x ₂ x ₄ ∨x ₃ x ₄ W₂₄=x₁x₂x₄∨x₁x₃x₄∨x₂x₃x₄ W ₂₄ = x ₁ x ₂ x ₄ ∨x ₁ x ₃ x ₄ ∨x ₂ x ₃ x ₄ V₃₁=x_min V ₃₁ = x _min V₃₂=x_min V ₃₂ = x _min V₃₃=x₁x₂x₃ V ₃₃ = x ₁ x ₂ x ₃ V₃₄=x₁x₂x₃∨x₁x₂x₄∨x₁x₃x₄∨x₂x₃x₄ V ₃₄ = x ₁ x ₂ x ₃ ∨x ₁ x ₂ x ₄ ∨x ₁ x ₃ x ₄ ∨x ₂ x ₃ x ₄ W₃₁=x_min W ₃₁ = x _min W₃₂=x_min W ₃₂ = x _min W₃₃=x_min W ₃₃ = x _min W₃₄=x₁x₂x₃x₄ W ₃₄ = x ₁ x ₂ x ₃ x ₄

С учетом данных, приведенных в таблице, нетрудно вывести непосредственное выражение, определяющее сигнал на g-ом

выходе предлагаемого сортировщика при j=n+1:Based on the data given in the table, it is easy to derive a direct expression that defines the signal on the gth

the output of the proposed sorter for j = n + 1:

где x_k(n+2-g)≠...≠x_k(n+1) ∈{x₁,...,x_n+1};

есть количество неповторяющихся БЛ-конъюнкций x_k(n+2-g)...x_k(n+1), определяемое как число сочетаний из n+1 по n+1-g. При g=n+2-r выражение (2) совпадает с видом поисковой функции (функция (6.7) на стр.117 в книге Левин В.И. Бесконечнозначная логика в задачах кибернетики. М.: Радио и связь, 1982 г.), которая реализует алгоритм выделения из множества {x₁, ..., x_n+1} элемента х^(r) заданного ранга r∈{1, ..., n+1} (х⁽¹⁾≤...≤x⁽ⁿ⁺¹⁾; {x⁽¹⁾}U...U{x⁽ⁿ⁺¹⁾}={x₁, ..., x_n+1}). Таким образом, на первом,..., n-ом, (n+1)-ом выходах предлагаемого сортировщика соответственно имеем V_1(n+1)=x^(n+l), ..., V_n(n+1)=x⁽²⁾, W_n(n+1)=x⁽¹⁾ отсортированные аналоговые сигналы х⁽ⁿ⁺¹⁾≥...≥х⁽²⁾≥х⁽¹⁾.where x _{k (n + 2-g)} ≠ ... ≠ x _{k (n + 1)} ∈ {x ₁ , ..., x _{n + 1} };

there is the number of non-repeating BL conjunctions x _{k (n + 2-g)} ... x _{k (n + 1)} , defined as the number of combinations from n + 1 to n + 1-g. For g = n + 2-r, expression (2) coincides with the form of the search function (function (6.7) on page 117 in the book of Levin V.I. Infinite-valued logic in cybernetics problems. M: Radio and communication, 1982) , which implements an algorithm for extracting from the set {x ₁ , ..., x _{n + 1} } an element x ^{(r) of a} given rank r∈ {1, ..., n + 1} (x ⁽¹⁾ ≤ ... ≤ x ^{(n + 1)} ; {x ⁽¹⁾ } U ... U {x ^{(n + 1)} } = {x ₁ , ..., x _{n + 1} }). Thus, at the first, ..., nth, (n + 1) -th outputs of the proposed sorter, respectively, we have V _{1 (n + 1)} = x ^{(n + l)} , ..., V _{n (n + 1)} = x ⁽²⁾ , W _{n (n + 1)} = x ⁽¹⁾ sorted analog signals x ^{(n + 1)} ≥ ... ≥x ⁽²⁾ ≥x ⁽¹⁾ .

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый ранговый сортировщик выполняет сортировку n+1 аналоговых сигналов по их ранговым признакам и обладает более высоким по сравнению с прототипом быстродействием, так как длительность Δt_Пс фазы последовательной работы реляторов предлагаемого рангового сортировщика определяется выражением Δt_Пс=2τ, где τ есть длительность задержки, вносимой элементом бесконечнозначной логики. Отметим, что длительности фаз параллельной работы реляторов прототипа и предлагаемого рангового сортировщика равны.The above information allows us to conclude that the proposed rank sorter sorts n + 1 analog signals according to their rank characteristics and has a higher speed compared to the prototype, since the duration Δt _{Ps of the} phase of sequential operation of the relators of the proposed rank sorter is determined by the expression Δt _Ps = 2τ, where τ is the duration of the delay introduced by the element of infinite-valued logic. Note that the durations of the phases of parallel operation of the prototype relators and the proposed rank sorter are equal.

Claims

Rank sorter containing n relators, each of which contains closing and opening keys combined by outputs, two sampling / storage devices, two infinite-valued logic elements and a Boolean inverter connected by an output and an input respectively to the recording input of the first sampling / storage device and the recording input of the second device selection / storage, the second control input of the relator, the first control input of which is formed by the control input of the closing, opening keys, in each relay the first, second input and the output of the second element of infinite-valued logic reproducing the “MAX” operation is connected respectively to the second input of the first element of infinite-valued logic reproducing the “MIN” operation, the information input of the relator and the information input of the second sampling / storage device, connected by the output to the information input of the first sampling device / storage, the output of which is connected to the input of the disconnecting key connected by the output to the second input of the first element of infinite-valued logic, the output of which is connected n relator to a first output, a reference input and a second output of which is respectively formed by a locking key input and output of the second sampling device / storage, the first output of each previous relator connected to data input subsequent relator, and a second output i-th

and the first output of the nth relators are connected respectively to the ith and (n + 1) -th outputs of the rank sorter, the information input and the first and second tuning inputs of which are connected respectively to the information input of the first relator and the combined first, combined second control inputs of all relators, characterized in that in each relator, the first input of the first element of infinite-valued logic forms an additional information input of the relator, and additional information inputs of all relators are connected to inform insulating input of the first relator.