RU2260836C1 - Сумматор единичных сигналов - Google Patents
Сумматор единичных сигналов Download PDFInfo
- Publication number
- RU2260836C1 RU2260836C1 RU2004109755/09A RU2004109755A RU2260836C1 RU 2260836 C1 RU2260836 C1 RU 2260836C1 RU 2004109755/09 A RU2004109755/09 A RU 2004109755/09A RU 2004109755 A RU2004109755 A RU 2004109755A RU 2260836 C1 RU2260836 C1 RU 2260836C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- adder
- inputs
- cell
- Prior art date
Links
Images
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода числа единичных сигналов кортежа (x1,..., xn), хj∈{0,1}. Устройство содержит n вычислительных ячеек, каждая из которых состоит из элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, n элементов И, n D-триггеров. 2 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны сумматоры единичных сигналов (см., например, рис.1.36в на стр.58 в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. М.: Радио и связь, 1988), которые формируют младший разряд двоичного кода числа единичных сигналов входного кортежа (х1,..., х8), где хi∈{0,1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных сумматоров единичных сигналов, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка кортежа (х1,..., xn) и не формируются остальные разряды двоичного кода числа единичных сигналов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип сумматор единичных сигналов (см. рис.1.34б на стр.56 в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. М.: Радио и связь, 1988.), который содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И и формирует двоичный код числа единичных сигналов входного кортежа (х1, х2), где хi∈{0,1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится ограниченные функциональные возможности, обусловленные тем, что не допускается обработка кортежа (x1,..., хn).
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода числа единичных сигналов входного кортежа (х1,..., хn), хi∈{0,1}.
Указанный технический результат при осуществлении изобретения достигается тем, что в сумматоре единичных сигналов, содержащем вычислительную ячейку, которая содержит элемент И, подключенный первым, вторым входами и выходом соответственно к первому, второму входам и первому выходу вычислительной ячейки, и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, подключенный первым, вторым входами и выходом соответственно к первому, второму входам и второму выходу вычислительной ячейки, особенность заключается в том, что в него введены n элементов И, n D-триггеров и n-1 аналогичных упомянутой вычислительных ячеек, причем второй вход и выход i-го () элемента И соединены соответственно с i-ым информационным входом сумматора единичных сигналов и первым входом i-ой вычислительной ячейки, подключенной первым выходом к входу данных i-го D-триггера, вход установки, тактовый вход и неинвертирующий выход которого соединены соответственно с первым, вторым управляющими входами сумматора единичных сигналов и первым входом i-го элемента И, второй выход каждой предыдущей вычислительной ячейки подключен к второму входу последующей вычислительной ячейки, а второй вход первой и второй выход n-ой вычислительных ячеек соединены соответственно с шиной нулевого потенциала и выходом сумматора единичных сигналов.
На фиг.1 и 2 представлены соответственно схема предлагаемого сумматора единичных сигналов и временные диаграммы сигналов настройки.
Сумматор единичных сигналов содержит вычислительные ячейки 11,..., 1n, элементы И 21,..., 2n, D-триггеры 31,..., 3n. Каждая вычислительная ячейка содержит элемент И 4, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу. Причем второй вход и выход элемента 2i() соединены соответственно с i-ым информационным входом сумматора единичных сигналов и первым входом ячейки 1i подключенной первым выходом к входу данных D-триггера 3i вход установки, тактовый вход и неинвертирующий выход которого соединены соответственно с первым, вторым управляющими входами сумматора единичных сигналов и первым входом элемента 2 второй выход каждой предыдущей ячейки подключен к второму входу последующей ячейки, а второй вход ячейки 11 и второй выход ячейки 1n соединены соответственно с шиной нулевого потенциала и выходом сумматора единичных сигналов.
Работа предлагаемого сумматора единичных сигналов осуществляется следующим образом.
На его первый,...,n-ый информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы x1,..., xn∈{0,1} и импульсные сигналы y1, y2∈{0,1} (фиг.2). Тогда сигналы на первом и втором выходах вычислительной ячейки 1i() будут определяться соответственно рекуррентными выражениями
и
где есть номер момента времени tj (фиг.2), k - разрядность двоичного кода числа n; Vi0=1; W0j=0. Период Т сигнала у2 должен удовлетворять условию Т>Δt, где Δt=nΔt1+Δt2+Δt3, а Δt1, Δt2 и Δt3 есть длительности задержек, вносимых соответственно ячейкой 1i элементом 2i и D-триггером 3i. Поскольку согласно (1.1) имеем
то с учетом (1.2) получим
В представленной ниже таблице приведены значения выражения (2) при n=4.
Таким образом, предлагаемый сумматор единичных сигналов на своем выходе реализует операцию
где τk-1...τ1τ0 есть k-разрядный двоичный код числа единичных сигналов в кортеже (x1,..., xn). Согласно (3) и фиг.2 настройка сумматора (фиг.1) на вычисление разряда τm() осуществляется соответствующим количеством m импульсов сигнала у2.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый сумматор единичных сигналов обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает формирование двоичного кода числа единичных сигналов входного кортежа (x1,..., xn).
Claims (1)
- Сумматор единичных сигналов, содержащий вычислительную ячейку, которая содержит элемент "И", подключенный первым, вторым входами и выходом соответственно к первому, второму входам и первому выходу вычислительной ячейки, и элемент "исключающее ИЛИ", подключенный первым, вторым входами и выходом соответственно к первому, второму входам и второму выходу вычислительной ячейки, отличающийся тем, что в него введены n элементов "И", n D-триггеров и n-1 аналогичных упомянутой вычислительных ячеек, причем второй вход и выход i-го () элемента "И" соединены соответственно с i-м информационным входом сумматора единичных сигналов и первым входом i-й вычислительной ячейки, подключенной первым выходом к входу данных i-го D-триггера, вход установки, тактовый вход и неинвертирующий выход которого соединены соответственно с первым, вторым управляющими входами сумматора единичных сигналов и первым входом i-го элемента "И", второй выход каждой предыдущей вычислительной ячейки подключен к второму входу последующей вычислительной ячейки, а второй вход первой и второй выход n-й вычислительных ячеек соединены соответственно с шиной нулевого потенциала и выходом сумматора единичных сигналов.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2004109755/09A RU2260836C1 (ru) | 2004-03-30 | 2004-03-30 | Сумматор единичных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2004109755/09A RU2260836C1 (ru) | 2004-03-30 | 2004-03-30 | Сумматор единичных сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2260836C1 true RU2260836C1 (ru) | 2005-09-20 |
Family
ID=35849102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2004109755/09A RU2260836C1 (ru) | 2004-03-30 | 2004-03-30 | Сумматор единичных сигналов |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2260836C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2533078C1 (ru) * | 2013-07-09 | 2014-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Двоичный сумматор |
-
2004
- 2004-03-30 RU RU2004109755/09A patent/RU2260836C1/ru not_active IP Right Cessation
Non-Patent Citations (1)
Title |
---|
ШИЛО В.Л. Популярные цифровые микросхемы. Справочник, М.:. Радио и связь, 1988, с.56, рис.1.34б. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2533078C1 (ru) * | 2013-07-09 | 2014-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Двоичный сумматор |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN115461712A (zh) | 用于存储器内计算的可缩放阵列架构 | |
RU2260836C1 (ru) | Сумматор единичных сигналов | |
CN111626399B (zh) | 卷积神经网络计算装置、数据计算方法 | |
RU2641446C2 (ru) | Логический вычислитель | |
RU2300138C1 (ru) | Логический вычислитель | |
RU2642366C1 (ru) | Накапливающий сумматор | |
RU2282234C1 (ru) | Логический вычислитель | |
RU2330322C1 (ru) | Устройство сравнения двоичных чисел | |
RU2757823C1 (ru) | Устройство сравнения двоичных чисел | |
Gavali et al. | A parallel pipelined adder suitable for FPGA implementation | |
RU2785032C1 (ru) | Накапливающий сумматор для синтезаторов частот | |
RU2248036C1 (ru) | Логический вычислитель | |
RU2262734C1 (ru) | Логический вычислитель | |
RU2381547C2 (ru) | Устройство суммирования двоичных кодов | |
RU2736704C1 (ru) | Счетчик групповой структуры с сохранением количества единиц в группах | |
RU2211481C2 (ru) | Генератор случайных чисел | |
US20240201987A1 (en) | Neural network hardware acceleration via sequentially connected computation modules | |
RU2335797C1 (ru) | Логический вычислитель | |
RU2324219C1 (ru) | Логический вычислитель | |
USRE37335E1 (en) | Ripple carry logic and method | |
RU2251144C1 (ru) | Устройство для умножения чисел в коде "1 из 4" | |
JP3155026B2 (ja) | 累算器 | |
WO2011000799A1 (en) | Multi-bit carry chain | |
RU2284567C1 (ru) | Логический вычислитель | |
RU2219597C1 (ru) | Регистр сдвига |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060331 |