RU2251209C2

RU2251209C2 - Backup double-channel analog-to-digital converter

Info

Publication number: RU2251209C2
Application number: RU2003116089/09A
Authority: RU
Inventors: нов М.Н. Селу (RU); М.Н. Селуянов; А.П. Ежов (RU); А.П. Ежов
Original assignee: Открытое акционерное общество "Морской научно-исследовательский институт радиоэлектроники "Альтаир"
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2005-04-27

Abstract

FIELD: computer engineering.

SUBSTANCE: proposed device that can be used in high-reliability computer-aided monitoring, data processing and acquisition systems has two analog-to-digital converters, two switching units, two sensors, and control unit. This device is characterized in low failure probability, reliability of conversion when implementing structure of analog-to-digital computer capable of operation in two modes of parallel and/or serial polling of sensors, and in ability of its on-line reconfiguration in the event of failure by self-check results of each analog-to-digital converter.

EFFECT: enlarged functional capabilities, extended mean time between failures, reduced maintenance charges.

4 cl, 6 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в системах автоматизированного контроля, сбора и обработки информации повышенной надежности.The invention relates to computer technology and can be used in automated control systems, collection and processing of information of high reliability.

Известен аналого-цифровой преобразователь - АЦП (авт. св. СССР №1529454, кл. Н 03 К 1/48, 1987), содержащий три компаратора, реверсивный счетчик, преобразователь кода в напряжение, элементы И, ИСКЛЮЧАЮЩЕЕ ИЛИ, коммутатор, генератор импульсов, триггер, источники опорных напряжений.Known analog-to-digital Converter - ADC (ed. St. USSR No. 1529454, class N 03 K 1/48, 1987), containing three comparators, a reversible counter, a code-to-voltage converter, AND elements, EXCLUSIVE OR, switch, pulse generator , trigger, voltage reference sources.

Недостатками АЦП являются низкие точность и быстродействие преобразования, большое количество компараторов, а также невозможность нормального функционирования при возникновении отказов его отдельных узлов.The disadvantages of the ADC are low accuracy and speed of conversion, a large number of comparators, as well as the impossibility of normal operation in the event of failure of its individual nodes.

Известно устройство аналого-цифрового преобразования (авт. св. СССР №809554, кл. Н 03 К 13/17, 1979), содержащее два компаратора, регистр, узел разрядных переключателей, две резистивные матрицы R-2R, элементы И, ИЛИ, задержки, два триггера, переключатели, генератор импульсов, распределитель тактов, логический блок.A device for analog-to-digital conversion (ed. St. USSR No. 809554, class N 03 K 13/17, 1979), containing two comparators, a register, a node of the discharge switches, two resistive matrix R-2R, elements AND, OR, delay , two triggers, switches, pulse generator, clock distributor, logic block.

Недостатками устройства являются низкая точность преобразования, большой объем контрольных средств, низкое быстродействие контроля, а также невозможность нормального функционирования при возникновении отказов его отдельных узлов и элементов.The disadvantages of the device are low conversion accuracy, a large amount of control tools, low speed control, as well as the impossibility of normal operation in the event of failure of its individual nodes and elements.

Известно устройство аналого-цифрового преобразования (патент РФ №2020751, кл. Н 03 М 1/46, 1991), содержащее регистр последовательного приближения, двуматричный преобразователь кода в напряжение, генератор импульсов, элементы И, ИЛИ, НЕ, триггеры, элементы задержки, источники эталонных напряжений.A device for analog-to-digital conversion (RF patent No. 2020751, class N 03 M 1/46, 1991), containing a sequential approximation register, a two-matrix code to voltage converter, a pulse generator, AND, OR, NOT elements, triggers, delay elements, reference voltage sources.

Недостатками устройства являются реконфигурация устройства только при отказах в аппаратуре, относящейся к младшему разряду устройства, а также при условии, что разность между компенсирующими и измеряемым напряжениями больше величины младшего разряда или меньше удвоенной величины младшего разряда, а также невозможность функционировать при возникновении отказов в других разрядах, кроме младшего, например, при отказе компаратора.The disadvantages of the device are reconfiguration of the device only in case of failures in the equipment related to the least significant bit of the device, and also provided that the difference between the compensating and measured voltages is greater than the value of the least significant bit or less than twice the value of the least significant bit, as well as the inability to function in the event of failures in other bits except minor, for example, when the comparator fails.

Наиболее близким по технической сущности к предлагаемому устройству является резервированный аналого-цифровой преобразователь - АЦП (авт. св. СССР №1510084, кл. Н 03 М 1/46, 1986), содержащий два АЦП, блок формирования выходного кода (коммутатор), два дифференциальных усилителя, два компаратора и элемент И.The closest in technical essence to the proposed device is a redundant analog-to-digital converter - ADC (ed. St. USSR No. 1510084, class N 03 M 1/46, 1986), containing two ADCs, an output code generation unit (switch), two differential amplifier, two comparators and element I.

Недостатками резервированного АЦП являются большой объем прецизионных элементов: дифференциальных усилителей, компараторов, невозможность работы каждого АЦП с двумя датчиками с одинаковой точностью, невозможность переключения на резерв при отказах элементов одной, общей схемы самоконтроля, отсутствие самоконтроля каждого АЦП в процессе его функционирования, невозможность работы устройства в случае отказа компараторов в двух АЦП одновременно.The disadvantages of the redundant ADCs are the large amount of precision elements: differential amplifiers, comparators, the inability of each ADC to work with two sensors with the same accuracy, the inability to switch to the reserve in case of failures of the elements of one, general self-monitoring circuit, the lack of self-control of each ADC during its operation, the impossibility of the device in case of failure of the comparators in two ADCs simultaneously.

Задача предлагаемого устройства состоит в повышении отказоустойчивости и, как следствие, повышении надежности и достоверности преобразования предлагаемого АЦП, который с целью расширения функциональных возможностей осуществляет преобразование напряжения в код при работе в режимах параллельного и (или) последовательного опроса двух датчиков и позволяет оперативно производить реконфигурацию устройства при отказах по результатам самоконтроля в процессе функционирования каждого АЦП.The objective of the proposed device is to increase fault tolerance and, as a result, increase the reliability and reliability of the conversion of the proposed ADC, which, in order to expand the functionality, converts voltage to code when operating in parallel and (or) sequential polling modes of two sensors and allows you to quickly reconfigure the device in case of failures according to the results of self-monitoring during the operation of each ADC.

Поставленная задача решается тем, что в предлагаемый двухканальный резервированный АЦП, содержащий первый и второй АЦП, выполненные идентично, со средствами самоконтроля, имеющие выходную шину "не годен", первые аналоговые входы двух АЦП соответственно подсоединены к выходам первого, второго датчиков входных сигналов, выходы двух АЦП соответственно соединены с первым и вторым входом первого коммутатора, выходы которого являются выходными шинами, первые и вторые входы управления АЦП соответственно соединены с входными шинами "сброс" и "начало преобразования", введены второй коммутатор, идентичный первому, блок управления, первые и вторые входы которого соответственно соединены с входными шинами "сброс" и "начало преобразования", третий, четвертый, пятый и шестой входы блока управления соответственно подсоединены к выходным шинам "нулевых, единичных выходов двух триггеров памяти неисправности в последовательном режиме первого и второго АЦП", седьмой и восьмой входы блока управления соответственно соединены с выходными шинами "не годен-1" и "не годен-2" первого и второго АЦП и вторыми входами соответственно первого и второго коммутаторов, первый выход блока управления соединен с третьими входами управления АЦП и коммутаторов, второй выход блока управления соединен с четвертыми входами управления первого АЦП и второго коммутатора, третий выход блока управления соединен с четвертыми входами управления второго АЦП и первого коммутатора, выходы первого и второго АЦП соответственно соединены с пятыми входами второго и первого коммутаторов, а вторые аналоговые входы первого, второго АЦП соответственно соединены с выходами второго и первого датчиков входных сигналов.The problem is solved in that in the proposed two-channel redundant ADC containing the first and second ADCs, executed identically, with self-monitoring means having the output bus "not suitable", the first analog inputs of two ADCs are respectively connected to the outputs of the first, second input signal sensors, outputs two ADCs respectively connected to the first and second input of the first switch, the outputs of which are output buses, the first and second inputs of the ADC control are respectively connected to the input buses "reset" and "n start of conversion ", a second switch identical to the first one is introduced, a control unit, the first and second inputs of which are respectively connected to the input buses" reset "and" start of conversion ", the third, fourth, fifth and sixth inputs of the control unit are respectively connected to the output buses" zero , single outputs of two triggers of fault memory in sequential mode of the first and second ADCs, the seventh and eighth inputs of the control unit are respectively connected to the output buses "not good-1" and "not good-2" of the first and second ADCs and second inputs of the first and second switches, the first output of the control unit is connected to the third control inputs of the ADC and the switches, the second output of the control unit is connected to the fourth control inputs of the first ADC and the second switch, the third output of the control unit is connected to the fourth control inputs of the second ADC and the first switch, the outputs of the first and second ADCs are respectively connected to the fifth inputs of the second and first switches, and the second analog inputs of the first, second ADCs are respectively connected with the outputs of the second and first sensors of the input signals.

Блок управления в предлагаемом АЦП содержит первый и второй элементы И, первые входы которых соединены с входной шиной "начало преобразования", вторые входы соответственно соединены с единичным и нулевым выходами первого триггера, выход первого элемента И соединен с первым входом третьего элемента И, первым входом первого элемента ИЛИ, первыми входами четвертого, пятого элементов И, выход второго элемента И соединен с единичным входом первого триггера и первым входом второго элемента ИЛИ, второй вход которого подсоединен к выходу третьего элемента И, второй и третий входы которого соответственно соединены с нулевыми выходами второго и третьего триггеров, единичные выходы которых соответственно соединены с выходными шинами "последовательный режим №1", "последовательный режим №2", выход второго элемента ИЛИ подсоединен к единичному входу четвертого триггера, единичный выход которого соединен с выходной шиной "параллельный режим", второй вход первого элемента ИЛИ соединен с входной шиной "сброс", с нулевыми входами второго, третьего триггеров и первым входом третьего элемента ИЛИ, второй вход которого соединен с единичным входом второго триггера и с выходом четвертого элемента И, третий вход третьего элемента ИЛИ соединен с единичным входом третьего триггера и с выходом пятого элемента И, выход третьего элемента ИЛИ подсоединен к нулевому входу четвертого триггера, вторые входы четвертого, пятого элементов И соответственно соединены с входными шинами "нулевые выходы триггеров памяти неисправности последовательных режимов первого и второго АЦП", третьи входы четвертого, пятого элементов И соответственно соединены с выходами четвертого, пятого элементов ИЛИ, первые входы которых соединены с выходом шестого элемента И и первым входом седьмого элемента И, вторые входы соответственно соединены с входными шинами "не годен-1", "не годен-2", первым, вторым входами шестого элемента И, второй и третий входы седьмого элемента И соответственно соединены с входными шинами "единичные выходы триггеров памяти неисправности последовательных режимов первого и второго АЦП", а выход седьмого элемента И соединен с выходной шиной "отказ".The control unit in the proposed ADC contains the first and second elements And, the first inputs of which are connected to the input bus "start conversion", the second inputs are respectively connected to the unit and zero outputs of the first trigger, the output of the first element And is connected to the first input of the third element And, the first input the first OR element, the first inputs of the fourth, fifth AND elements, the output of the second AND element is connected to a single input of the first trigger and the first input of the second OR element, the second input of which is connected to the third output about the And element, the second and third inputs of which are respectively connected to the zero outputs of the second and third flip-flops, the unit outputs of which are respectively connected to the output buses "sequential mode No. 1", "serial mode No. 2", the output of the second element OR is connected to a single input of the fourth trigger, the single output of which is connected to the output bus "parallel mode", the second input of the first element OR is connected to the input bus "reset", with zero inputs of the second, third triggers and the first input of the third element nt OR, the second input of which is connected to the single input of the second trigger and the output of the fourth AND element, the third input of the third element is connected to the single input of the third trigger and the output of the fifth AND element, the output of the third OR element is connected to the zero input of the fourth trigger, the second inputs the fourth, fifth elements And, respectively, are connected to the input buses "zero outputs of the triggers of memory faults in sequential modes of the first and second ADCs", the third inputs of the fourth, fifth elements And, respectively connected to the outputs of the fourth, fifth elements OR, the first inputs of which are connected to the output of the sixth element And and the first input of the seventh element And, the second inputs are respectively connected to the input buses "unfit-1", "unfit-2", the first, second inputs of the sixth element And, the second and third inputs of the seventh element And, respectively, are connected to the input buses "single outputs of the flip-flops of the fault memory of sequential modes of the first and second ADCs", and the output of the seventh element And is connected to the output bus "failure".

Первый АЦП содержит четыре компаратора, первые входы которых попарно соответственно соединены с первой и второй входными шинами, вторые входы первого и третьего компараторов соединены с выходом первой m-разрядной резистивной матрицы R-2R, (m+1)-ый резистор 2R которой подсоединен к источнику эталонного напряжения положительной полярности, вторые входы второго и четвертого компараторов соединены с выходом второй m-разрядной резистивной матрицы R-2R, (m+1)-ый резистор 2R которой подсоединен к источнику эталонного напряжения отрицательной полярности, входы m-разрядных резистивных матриц R-2R с первого по m через электронные ключи подсоединены к выходам регистра последовательных приближений с первого по n, а входы коммутации электронных ключей соответственно подсоединены к корпусной шине и источнику эталонного напряжения положительной полярности, выходы четырех компараторов соответственно соединены с первыми входами первых четырех элементов И, при этом вторые входы первого и второго элементов И соединены с входной шиной "параллельный режим", вторые входы третьего и четвертого элементов И соединены с входной шиной "последовательный режим №1", выходы второго и четвертого элементов И соответственно соединены с соответствующими входами первого элемента ИЛИ, выход которого подсоединен к первому входу пятого элемента И, а через первый элемент НЕ к первому входу второго элемента ИЛИ, второй и третий входы которого соответственно подсоединены к выходам первого и третьего элементов И, выход второго элемента ИЛИ подсоединен ко второму входу пятого элемента И, к первым входам шестого и седьмого элементов И, а через второй элемент НЕ подсоединен к первому входу третьего элемента ИЛИ, вторые входы шестого и седьмого элементов И соответственно подсоединены ко вторым входам первого, второго и третьего, четвертого элементов И, третьи входы шестого и седьмого элементов И подсоединены к выходу элемента задержки, вход которого подсоединен к n-выходу регистра последовательных приближений, С вход которого подсоединен к выходу генератора импульсов, D вход - к выходу пятого элемента И, вход

- к корпусной шине, a

вход - к нулевому выходу первого триггера, единичный вход которого подсоединен к выходу восьмого элемента И, первый вход которого подсоединен к входной шине "начало преобразования", второй вход - к нулевому выходу второго триггера, первым входам группы девятых элементов И и выходной шине "нулевой выход триггера памяти неисправности последовательного режима №1", выход шестого элемента И подсоединен ко второму входу третьего элемента ИЛИ и единичному входу третьего триггера, выход седьмого элемента И подсоединен к единичному входу второго триггера и третьему входу третьего элемента ИЛИ, выход которого подсоединен к нулевому входу первого триггера, входная шина "сброс" соединена с нулевыми входами второго и третьего триггеров, единичные входы которых соответственно соединены с выходными шинами "единичный выход триггера памяти неисправности последовательного режима №1", "не годен-1", вторые входы группы девятых элементов И соединены с нулевым выходом второго триггера, третьи входы соединены соответственно с выходами регистра последовательных приближений с первого по n, а выходы группы девятых элементов И являются выходами АЦП.The first ADC contains four comparators, the first inputs of which are connected in pairs to the first and second input buses, the second inputs of the first and third comparators are connected to the output of the first m-bit resistive matrix R-2R, whose (m + 1) -th resistor 2R is connected to a positive polarity reference voltage source, the second inputs of the second and fourth comparators are connected to the output of the second m-bit resistive matrix R-2R, the (m + 1) -th resistor 2R of which is connected to a negative polarity reference voltage source and, the inputs of the m-bit resistive matrices R-2R from first to m are connected via electronic keys to the outputs of the sequential approximation register from first to n, and the switching inputs of electronic keys are respectively connected to the chassis bus and the reference voltage source of positive polarity, the outputs of the four comparators, respectively connected to the first inputs of the first four elements And, while the second inputs of the first and second elements And are connected to the input bus "parallel mode", the second inputs of the third and fourth elements ntov AND are connected to the input bus "serial mode No. 1", the outputs of the second and fourth elements AND are respectively connected to the corresponding inputs of the first OR element, the output of which is connected to the first input of the fifth AND element, and through the first element NOT to the first input of the second OR element, the second and third inputs of which are respectively connected to the outputs of the first and third AND elements, the output of the second OR element is connected to the second input of the fifth AND element, to the first inputs of the sixth and seventh AND elements, and through the second the moment is NOT connected to the first input of the third OR element, the second inputs of the sixth and seventh AND elements are respectively connected to the second inputs of the first, second and third, fourth AND elements, the third inputs of the sixth and seventh elements AND are connected to the output of the delay element, the input of which is connected to n - the output of the register of successive approximations, With the input of which is connected to the output of the pulse generator, D input - to the output of the fifth element And, the input

- to the chassis bus, a

the input is to the zero output of the first trigger, the single input of which is connected to the output of the eighth element And, the first input of which is connected to the input bus "start conversion", the second input to the zero output of the second trigger, the first inputs of the group of ninth AND elements and the output bus "zero the output of the trigger memory fault serial mode No. 1 ", the output of the sixth element And is connected to the second input of the third element OR and the single input of the third trigger, the output of the seventh element And is connected to the single input of the second of the trigger and the third input of the third OR element, the output of which is connected to the zero input of the first trigger, the input reset bus is connected to the zero inputs of the second and third triggers, the individual inputs of which are respectively connected to the output buses "single output of the trigger for the memory of the serial mode fault No. 1" , "not good-1", the second inputs of the group of ninth elements AND are connected to the zero output of the second trigger, the third inputs are connected respectively to the outputs of the register of successive approximations from the first to n, and you ode ninth group of AND gates are outputs of the ADC.

Первый коммутатор выполнен на элементе НЕ, группе из n элементов ИЛИ, двух группах из n элементов И каждая, где n - число разрядов АЦП, первые входы элементов И первой группы соединены с первой входной шиной блока, вторая шина которого "не годен-1" через элемент НЕ подсоединена ко вторым входам элементов И первой группы, третьи входы которых соединены с третьей шиной блока, выход - с первыми входами n элементов ИЛИ, вторые входы которых соединены с выходами n элементов И второй группы, входы которых соответственно соединены со второй, четвертой и пятой шинами блока, а выходы n элементов ИЛИ являются выходной шиной устройства.The first switch is made on the element NOT, a group of n elements OR, two groups of n elements AND each, where n is the number of bits of the ADC, the first inputs of the elements of the first group are connected to the first input bus of the block, the second bus of which is "unfit-1" through the element is NOT connected to the second inputs of the AND elements of the first group, the third inputs of which are connected to the third bus of the block, the output is to the first inputs of n OR elements, the second inputs of which are connected to the outputs of n elements of the second group, the inputs of which are respectively connected to the second, fourth and n washed by the block buses, and the outputs of the n elements OR are the output bus of the device.

Сущность предлагаемого изобретения поясняется чертежами.The essence of the invention is illustrated by drawings.

На фиг.1 представлена структурная схема устройства двухканального резервированного аналого-цифрового преобразования, фиг.2 - схема АЦП, фиг.3 - схема блока управления, фиг.4 - схема первого коммутатора, фиг.5 - схема второго коммутатора, фиг.6 - схема m-разрядной резистивной матрицы R-2R.Figure 1 presents the structural diagram of a device for two-channel redundant analog-to-digital conversion, figure 2 is a diagram of the ADC, figure 3 is a diagram of the control unit, figure 4 is a diagram of the first switch, figure 5 is a diagram of the second switch, figure 6 - circuit of the m-bit resistive matrix R-2R.

На фиг.1-5 изображены:Figure 1-5 shows:

1, 2 - первый, второй датчики входных сигналов,1, 2 - first, second sensors of input signals,

3 - блок управления,3 - control unit,

4 - первый АЦП,4 - the first ADC,

5 - первый коммутатор,5 - the first switch

6 - второй АЦП,6 - second ADC,

7 - второй коммутатор,7 - the second switch,

8...11 - блоки сравнения,8 ... 11 - comparison blocks,

12 - первая m-разрядная резистивная матрица R-2R,12 - the first m-bit resistive matrix R-2R,

13 - источник эталонного напряжения положительной полярности,13 is a source of reference voltage of positive polarity,

14 - вторая m-разрядная резистивная матрица R-2R,14 - the second m-bit resistive matrix R-2R,

15 - источник эталонного напряжения отрицательной полярности,15 is a source of a reference voltage of negative polarity,

16...19 - элементы И,16 ... 19 - elements of And,

20 - аналоговый электронный ключ,20 - analog electronic key,

21 - элементы И,21 - elements And

22 - элемент ИЛИ,22 is an OR element,

23 - генератор импульсов,23 - pulse generator

24 - регистр последовательных приближений,24 - register of successive approximations,

25 - элемент И,25 - element And,

26 - элемент НЕ,26 - element NOT

27 - элемент ИЛИ,27 is an OR element,

28 - элемент задержки,28 is a delay element,

29, 30 - элементы И,29, 30 - And elements,

31 - элемент НЕ,31 - element NOT

32...34 - триггеры,32 ... 34 - triggers,

35 - элемент ИЛИ,35 - element OR,

36 - элемент И,36 - element And,

37..39 - элементы И,37..39 - And elements,

40..43 - триггеры,40..43 - triggers,

44, 45 - элементы ИЛИ,44, 45 - OR elements,

46...50 элементы И,46 ... 50 elements And,

51, 52 - элементы ИЛИ,51, 52 - OR elements,

53 - первая группа из n элементов И,53 - the first group of n elements And,

54 - группа из n элементов ИЛИ,54 is a group of n elements OR,

55 - элемент НЕ,55 - element NOT

56 - вторая группа из n элементов И,56 - the second group of n elements And,

57 - третья группа из n элементов И,57 - the third group of n elements And,

58 - группа из n элементов ИЛИ,58 is a group of n elements OR,

59 - элемент НЕ,59 - element NOT

60 - четвертая группа из n элементов И.60 - the fourth group of n elements I.

Устройство (фиг.1) содержит датчики измеряемых сигналов 1, 2, блок управления 3, первый АЦП 4, первый коммутатор 5, второй АЦП 6, второй коммутатор 7.The device (figure 1) contains the sensors of the measured signals 1, 2, the control unit 3, the first ADC 4, the first switch 5, the second ADC 6, the second switch 7.

Первый и второй АЦП выполнены идентично (фиг.2), каждый из них содержит блоки сравнения 8...11, первую m-разрядную резистивную матрицу R-2R 12, источник эталонного напряжения положительной полярности 13, вторую m-разрядную резистивную матрицу R-2R 14, источник эталонного напряжения отрицательной полярности 15, элементы И 16..19, аналоговый электронный ключ 20, элемент И 21, элемент ИЛИ 22, генератор импульсов 23, регистр последовательных приближений 24, элемент И 25, элемент НЕ 26, элемент ИЛИ 27, элемент задержки 28, элементы И 29, 30, элемент НЕ 31, триггеры 32..34, элемент ИЛИ 35, элемент И 36. Резистивные матрицы R-2R 12 и 14 идентичны, и их схема приведена на фиг.6.The first and second ADCs are identical (Fig. 2), each of them contains comparison blocks 8 ... 11, the first m-bit resistive matrix R-2R 12, the reference voltage source of positive polarity 13, the second m-bit resistive matrix R- 2R 14, negative polarity reference voltage source 15, AND elements 16..19, analog electronic key 20, AND element 21, OR element 22, pulse generator 23, sequential approximation register 24, AND element 25, NOT 26 element, OR 27 element , delay element 28, AND elements 29, 30, element NOT 31, triggers 32..34, element OR 35, element AND 36. Resistive arrays R-2R 12 and 14 are identical, and their circuit is shown in Fig.6.

Блок управления (фиг.3) содержит элементы И 37...39, триггеры 40...43, элементы ИЛИ 44, 45, элементы И 46...50, элементы ИЛИ 51, 52.The control unit (figure 3) contains AND elements 37 ... 39, triggers 40 ... 43, OR elements 44, 45, AND elements 46 ... 50, OR elements 51, 52.

Первый коммутатор (фиг.4) содержит первую группу из n элементов И 53, группу из n элементов ИЛИ 54, элемент НЕ 55, вторую группу из n элементов И 56.The first switch (figure 4) contains a first group of n elements AND 53, a group of n elements OR 54, an element NOT 55, a second group of n elements AND 56.

Второй коммутатор (фиг.5) содержит первую группу из n элементов И 57, группу из n элементов ИЛИ 58, элемент НЕ 59, вторую группу из n элементов И 60.The second switch (figure 5) contains a first group of n elements AND 57, a group of n elements OR 58, an element NOT 59, a second group of n elements AND 60.

Устройство работает следующим образом. По сигналу "сброс", формируемому при включении электропитания устройства, производится установка в "0" триггеров блоков 3, 4 и 6. Сигнал "начало преобразования" (НП), поступающий на входы блоков 3, 4 и 6, устанавливает параллельный режим опроса датчиков 1, 2 (когда блоки 4, 6 в одно время производят кодирование напряжения соответственно от датчиков 1, 2), и в блоках 4 и 6 начинается процесс преобразования измеряемого сигнала в двоичный код с сокращенным циклом кодирования и самоконтролем. Блоки 4 и 6 формируют сигнал "конец преобразования", как только разность между компенсирующим и измеряемым сигналами становится меньше, чем напряжение младшего разряда. По окончании преобразования коды от блоков 4, 6 через соответствующие коммутаторы 5, 7 поступают на выходы устройства и запоминаются в буферных регистрах двух внешних устройств (ВУ), которые на фиг.1 не показаны. В случае, если в процессе преобразования, например, в блоке 4 сформируется сигнал "не годен" (НГ-1), который сформируется в случае выхода за пределы установленного допуска измеряемого сигнала, то есть при U_изм<U_комп-U_мл.р или U_изм>U_комп+U_мл.р, где U_изм- напряжение измеряемого сигнала, U_комп- напряжение компенсирующего сигнала, а U_мл.р- напряжение младшего разряда, то этот сигнал установит в блоке 3 триггер 42 в состояние "1". По этому сигналу блок 6 перейдет в режим последовательного опроса датчика 1 вторым АЦП (Пс.р 2). При этом в каждом АЦП последовательный режим выполняется по времени всегда после параллельного режима (Пр.р). Так как сигнал единичного выхода триггера (T_п1-1) 33 в блоке 4 блокирует сигнал НП, то сигнал от датчика 1 поступит на второй вход U вх.2 блока 6. После преобразования этого сигнала в код он записывается через коммутатор 5 в буферный регистр ВУ1. При этом блок 6 уже произвел преобразование сигнала от датчика 2 в код в параллельном режиме, и он запомнился в буферном регистре ВУ2. Аналогично работает в режиме последовательного опроса датчика 2 блок 4 в случае формирования в блоке 6 сигнала "не годен" (НГ-2). Тогда блок 4 переходит в режим последовательного опроса датчика 2 первым АЦП (Пс.р1), в то время как блок 4 уже произвел преобразование сигнала от датчика 1 в код в параллельном режиме и он запомнился в буферном регистре ВУ 1.The device operates as follows. The “reset” signal generated when the device’s power is turned on, the triggers of blocks 3, 4 and 6 are set to “0”. The “start of conversion” (NP) signal supplied to the inputs of blocks 3, 4, and 6 sets up a parallel mode for polling sensors 1, 2 (when blocks 4, 6 at the same time produce voltage coding from sensors 1, 2, respectively), and in blocks 4 and 6, the process of converting the measured signal into a binary code with a reduced coding cycle and self-monitoring begins. Blocks 4 and 6 form the signal "end of conversion" as soon as the difference between the compensating and measured signals becomes less than the voltage of the least significant bit. At the end of the conversion, the codes from blocks 4, 6, through the corresponding switches 5, 7, are supplied to the device outputs and stored in the buffer registers of two external devices (WUs), which are not shown in Fig. 1. In the event that during the conversion, for example, in block 4 a “bad” signal is generated (NG-1), which will be generated if the measured signal _exceeds the established tolerance, that is, when U _meas <U _comp -U _ml.r or _edited U> U _comp + U _ml.r where U _rev - measured voltage signal U _{a computer} - the offset voltage signal, and U _ml.r - LSB voltage, the signal will set the trigger 3 in block 42 to "1 " By this signal, block 6 will switch to the sequential polling of sensor 1 by the second ADC (Ps. P 2). Moreover, in each ADC, the serial mode is always executed in time after the parallel mode (Pr. Since the signal of the single output of the trigger (T _p1-1 ) 33 in block 4 blocks the NP signal, the signal from sensor 1 will go to the second input U input 2 of block 6. After converting this signal to code, it is written through switch 5 to the buffer register VU1. At the same time, block 6 has already converted the signal from sensor 2 into a code in parallel mode, and it is remembered in the buffer register VU2. Similarly, the block 4 works in the sequential polling mode of the sensor 2 in the case of the formation of a “not good" signal in block 6 (NG-2). Then block 4 goes into the sequential polling mode of sensor 2 with the first ADC (Ps.p1), while block 4 has already converted the signal from sensor 1 to code in parallel mode and it is remembered in the buffer register of VU 1.

Рассмотрим работу одного блока 4, блок-схема которого приведена на фиг.2. Сигнал "сброс", поступающий в блок 4, устанавливает триггеры 33, 34 в состояние "0", а сигнал НП через элемент 36 устанавливает триггер 32 в состояние "1". От блока 3 в блок 4 поступает разрешающий уровень сигнала режима Пр.р. При уровнях "0" на входах регистра 24

и

триггеры регистра 24 устанавливаются в начальное состояние и на их входах 1...m будет код 0111..1. Управление работой регистра 24 будет осуществляться от блоков 9, 10 элементов 16, 17, 22, 24, 25, 26 и 27. Как только на втором входе элемента 25 сформируется уровень "0", процесс преобразования закончится, и триггер 32 через элементы 31 и 35 установится в состояние "0". Уровень "0" на выходе элемента 27 формируется при условии U_комп-U_мл.р<U_изм<U_комп+U_мл.р. Выходной код снимается с регистра 24 и через элементы 21 и соответствующие блоки 5, 7 поступает в заданное ВУ.Consider the operation of one block 4, a block diagram of which is shown in figure 2. The “reset” signal entering block 4 sets the

triggers

33, 34 to the state “0”, and the NP signal through the element 36 sets the trigger 32 to the state “1”. From block 3, block 4 receives the resolving signal level of the Pr.R. At levels "0" at the inputs of the register 24

and

the triggers of register 24 are set to the initial state and at their inputs 1 ... m there will be code 0111..1. The operation of the register 24 will be carried out from

blocks

9, 10 of the

elements

16, 17, 22, 24, 25, 26 and 27. As soon as the level "0" is formed at the second input of the element 25, the conversion process will end, and the trigger 32 through the

elements

31 and 35 is set to state "0". Level "0" at the output of element 27 is formed by _{a computer} provided U -U _ml.r <U _rev <U _comp + U _ml.r. The output code is removed from the register 24 and through the elements 21 and the corresponding blocks 5, 7 enters the specified slave.

В случае, если в процессе преобразования уравновешивание измеряемого сигнала компенсирующим не произошло, элемент 29 на n-ом такте с необходимой задержкой по времени, определяемой элементом 28, сформирует сигнал " не годен" (НГ-1 или НГ-2), который установит триггер 34 в состояние "1", а триггер 32 в состояние "0". При этом с блока 3 режим Пр.р снимается, а устанавливается режим Пс.р 2. В блоке 4 разрешающие уровни подаются на входы элементов 8, 11, а на входы элементов 9, 10 - запрещающие уровни "0". Управление работой блока 4 будет осуществляться от блоков 8, 11, элементов 18, 19, 22, 25, 26 и 27 аналогично режиму Пр.р. В случае, если в этом режиме работы уравновешивание измеряемого сигнала компенсирующим не произошло, элемент 30 на n-ом такте с необходимой задержкой, определяемой элементом 28, установит триггер 33 в состояние "1". При этом сигнал с единичного выхода триггера 33 (T_ПС1-1) поступает в блок 3 для управления работой устройства. При работоспособном блоке 4 в последовательном режиме выходной код снимается с регистра 24 через элементы 21 и поступает во внешнее устройство.If during the conversion process the balancing of the measured signal by the compensating one did not occur, element 29 at the nth clock with the necessary time delay determined by element 28 will generate a “not good” signal (NG-1 or NG-2), which will set the trigger 34 to state “1”, and trigger 32 to state “0”. At the same time, the Pr.p mode is removed from block 3, and the Ps.p 2. mode is set. In block 4, the enable levels are applied to the inputs of the elements 8, 11, and the inhibit levels "0" are sent to the inputs of the elements 9, 10. The operation of block 4 will be controlled from blocks 8, 11, elements 18, 19, 22, 25, 26, and 27 similarly to the Pr. If in this mode of operation the balancing of the measured signal by the compensating one did not occur, element 30 at the nth step with the necessary delay determined by element 28 will set the trigger 33 to state "1". In this case, the signal from the single output of the trigger 33 (T _PS1-1 ) enters block 3 to control the operation of the device. When a working block 4 in serial mode, the output code is removed from the register 24 through the elements 21 and enters an external device.

Блок-схема устройства управления 3 приведена на фиг.3. Сигнал "сброс", поступивший в блок 3, устанавливает триггеры 40.....43 в состояние "0", а сигнал НП (первый импульс) с необходимой задержкой относительно сигнала "сброс" через элемент 39 установит триггер 43 в состояние "1", a триггер 40 через элементы 38, 44 установится в состояние "1", т.е. в режим Пр.р. Второй импульс сигнала НП устанавливает триггер 41 или 42 в режим Пс.р1 или Пс.р 2 в зависимости от отказа блока 4 или 6 в режиме Пр.р. В случае формирования в блоке 4 сигнала НГ-1 при условии, что в блоке 6 триггер 33 находится в состоянии "0", в блоке 4 устанавливается режим Пс.р 2. В случае формирования в блоке 6 сигнала НГ-2 при условии, что в блоке 4 триггер 33 находится в состоянии "0", в блоке 3 устанавливается режим Пс.р1. В случае отказа одного из блоков 4 или 6 в режиме Пс.р 1 или Пс.р 2 один из работоспособных блоков 4 или 6 продолжает работать, при этом сигнал ОТКАЗ формируется при условии наличия всех сигналов НГ-1, НГ-2, T_пс1-1, T_пс2-1 (означающий, что триггер памяти неисправности 33 второго АЦП находится в состоянии "1").The block diagram of the control device 3 is shown in figure 3. The “reset” signal received in block 3 sets the triggers 40 ..... 43 to the state “0”, and the NP signal (first pulse) with the necessary delay relative to the “reset” signal through element 39 sets the trigger 43 to the “1” state ", a trigger 40 through elements 38, 44 is set to state" 1 ", i.e. to Pr. The second pulse of the NP signal sets the trigger 41 or 42 in the mode Ps.r1 or Ps.p 2 depending on the failure of unit 4 or 6 in the mode Pr. In the event that the NG-1 signal is generated in block 4, provided that in block 6 the trigger 33 is in the “0” state, the PSR 2 mode is set in block 4. In the case of the formation of the NG-2 signal in block 6, provided that in block 4, the trigger 33 is in the state "0", in block 3 the Ps.p1 mode is set. In the event of a failure of one of blocks 4 or 6 in the Ps.p 1 or Ps.p 2 mode, one of the workable blocks 4 or 6 continues to work, while the FAILURE signal is generated provided that all signals NG-1, NG-2, T _{ps1 are present -1} , T _ps2-1 (meaning that the memory trigger of the malfunction 33 of the second ADC is in state "1").

Блок-схема двух идентичных цифровых коммутаторов 5 и 7 приведена на фиг.4, 5. Рассмотрим работу одного из них - блока 5 по фиг.4. В режиме Пр.р выходной код от блока 4 (КОД 1) поступает на элементы 53 ( их количество определяется разрядностью выходного кода m, причем разрядность АЦП m равна разрядности выходного регистра n). На указанной схеме n элементов 53 представлено в виде одного элемента 53, связанного с кодовой шиной (знак /). При наличии разрешающих уровней " 1" на вторых входах элементов 53 (при отсутствии сигнала НГ-1 и наличия сигнала Пр.р) КОД-1 через элементы 53, 54 поступает в буферный регистр ВУ1. В режиме Пс.р 2 при формировании в блоке 4 сигнала НГ-1 на элементы 56 поступят разрешающие уровни "1" (при наличии сигналов НГ-1 и Пс.р 2). КОД-2 от блока 6, пропорциональный аналоговому сигналу от датчика 1, через элементы 56, 54 поступает в буферный регистр ВУ1. Аналогично работает второй коммутатор 7.The block diagram of two identical digital switches 5 and 7 is shown in FIGS. 4, 5. Consider the operation of one of them - unit 5 of FIG. 4. In Pr. R mode, the output code from block 4 (CODE 1) is sent to elements 53 (their number is determined by the bit depth of the output code m, and the bit depth of the ADC m is equal to the bit width of the output register n). In this diagram, n elements 53 are represented as a single element 53 associated with a code bus (sign /). In the presence of enabling levels "1" at the second inputs of the elements 53 (in the absence of the NG-1 signal and the presence of the signal Rp) KOD-1 through the elements 53, 54 enters the buffer register VU1. In the PS.r 2 mode, when the NG-1 signal is generated in block 4, the resolving levels "1" will arrive at elements 56 (in the presence of the NG-1 and PS.r 2 signals). KOD-2 from block 6, proportional to the analog signal from sensor 1, through elements 56, 54 enters the buffer register VU1. The second switch 7 works similarly.

Таким образом, предлагаемый АЦП является отказоустойчивым, позволяет повысить надежность и достоверность преобразования за счет организации работы АЦП в двух режимах: параллельном и последовательном и оперативной их смены по результатам самоконтроля каждого АЦП. Структура предложенного АЦП основана на замещении любого одного неработоспособного АЦП на работоспособный по результатам самоконтроля (в процессе его функционирования) с соответствующим переходом от опроса датчика в параллельном режиме на опрос датчика в последовательном режиме в случае неисправности другого параллельного канала. Например, если первый АЦП в параллельном режиме сформирует сигнал "НГ-1", то по этому сигналу второй АЦП перейдет в режим последовательного опроса датчика Д1 (при сохранении опроса в параллельном режиме датчика Д2). В случае, если, например, второй АЦП в параллельном режиме сформирует сигнал "НГ-2", то по этому сигналу первый АЦП перейдет в режим последовательного опроса датчика Д2 (при сохранении опроса в параллельном канале датчика Д1). В случае, если откажут два АЦП в параллельном режиме, то тогда в последовательных режимах первый АЦП будет преобразовывать информацию от датчика Д2, а второй АЦП - от датчика Д1. При этом при указанных выше реконфигурациях не снижается точность преобразования, выигрыш в использовании оборудования будет примерно в 1,5 раза выше, чем в методе с дублированием АЦП (с учетом усложнения АЦП за счет введения дополнительно двух компараторов, четырех схем И, триггера и введения блока управления).Thus, the proposed ADC is fault tolerant, it allows to increase the reliability and reliability of the conversion by organizing the operation of the ADC in two modes: parallel and sequential and their rapid change according to the results of the self-monitoring of each ADC. The structure of the proposed ADC is based on the replacement of any one inoperable ADC with a workable one based on the results of self-monitoring (in the process of its functioning) with a corresponding transition from polling the sensor in parallel mode to polling the sensor in serial mode in case of failure of another parallel channel. For example, if the first ADC in parallel mode generates the “NG-1” signal, then the second ADC will go into the sequential polling mode of the D1 sensor using this signal (while saving the poll in parallel mode of the D2 sensor). In the event that, for example, the second ADC in parallel generates an “NG-2” signal, then the first ADC will go into the sequential polling mode of the D2 sensor using this signal (while saving the poll in the parallel channel of the D1 sensor). If two ADCs fail in parallel mode, then in sequential modes, the first ADC will convert information from the D2 sensor, and the second ADC from the D1 sensor. At the same time, with the above reconfigurations, the conversion accuracy does not decrease, the gain in the use of equipment will be approximately 1.5 times higher than in the method with duplication of the ADC (taking into account the complexity of the ADC due to the introduction of two additional comparators, four I circuits, a trigger and a block introduction management).

Например, для худшего случая, когда 10-разрядный АЦП выполняется на функциональных элементах в соответствии с фиг.2, 3 (без учета степени интеграции микросхем) и учитывая, что два блока формирования выходного блока дублирующих АЦП ( АЦП - Д) по составу элементов примерно одинаковы двум коммутаторам двухканального резервированного АЦП (АЦП-Р), количество элементов у 4-х АЦП-Д равно 39×4=156, а у 2-х АЦП-Р равно 44×2=88 (учитывая, что 4-е компаратора размещаются в одном корпусе, например, микросхема 1401СА2), а количество элементов блока управления равно 16-ти элементам, тогда выигрыш (В) в использовании оборудования от применения предлагаемого устройства по сравнению с методом дублирования АЦП составит:For example, for the worst case, when a 10-bit ADC is performed on functional elements in accordance with Fig.2, 3 (without taking into account the degree of integration of microcircuits) and taking into account that the two blocks for generating the output block of duplicate ADCs (ADC-D) are approximately equal in composition are identical to the two switches of a two-channel redundant ADC (ADC-R), the number of elements in 4 ADC-Ds is 39 × 4 = 156, and in 2 ADC-Rs it is 44 × 2 = 88 (given that the 4th comparator are placed in one case, for example, chip 1401CA2), and the number of elements of the control unit is 16 e elements, then the gain (B) in the use of equipment from the use of the proposed device in comparison with the method of duplication of the ADC will be:

В=156/88+16=1,5.B = 156/88 + 16 = 1.5.

В каждом АЦП как в параллельном, так и последовательных режимах имеется самоконтроль работы АЦП, который совмещен с процессом преобразования, а не выполняется дополнительной операцией после преобразования сигналов в код в общем блоке самоконтроля для двух АЦП как в прототипе. Кроме того, в независимости от неисправностей код от каждого АЦП всегда поступает через коммутатор в "свой" буферный регистр. В то же время при мажоритарном резервировании по принципу голосования "к из n" отказ наступает при к-1 исправных АЦП.Each ADC in both parallel and serial modes has ADC self-control, which is combined with the conversion process, and is not performed by an additional operation after converting signals to code in a common self-monitoring unit for two ADCs as in the prototype. In addition, regardless of the malfunctions, the code from each ADC always arrives through the switch in its own buffer register. At the same time, in case of majority reservation on the basis of the “to from n” voting principle, the refusal occurs with k-1 operational ADCs.

Внедрение предлагаемого АЦП в различные радиоэлектронные системы позволит существенно (примерно вдвое) увеличить среднее время наработки на отказ и снизить затраты на техническое обслуживание.The implementation of the proposed ADC in various electronic systems will significantly (approximately double) increase the mean time between failures and reduce maintenance costs.

Claims

1. A two-channel redundant analog-to-digital converter containing the first and second ADCs executed identically, the first analog inputs of two ADCs are respectively connected to the outputs of the first and second input signal sensors, the output of the first ADC is connected to the first input of the first switch, the outputs of which are output buses, the first and second control inputs of two ADCs are respectively connected to the input buses “reset” and “start of conversion”, characterized in that a second switch and a control unit are introduced into it, the first and second inputs of which are respectively connected to the input buses “reset” and “start of conversion”, the third and fourth inputs of the control unit are respectively connected to the zero and single output buses of the first ADC, the fifth and sixth inputs of the control unit are respectively connected to the zero and single output buses the second ADC, the seventh input of the control unit is connected to the output bus “unsuitable-1” of the first ADC, the eighth input of the control unit is connected to the output bus “unsuitable-2” of the second ADC, the mentioned buses are also connected s with the second inputs of the first and second switches respectively, the first output of the control unit is connected to the third control inputs of both ADCs and switches, the second output of the control unit is connected to the fourth control inputs of the first ADC and second switch, the third output of the control unit is connected to the fourth control inputs of the second ADC and the first switch, the output of the second ADC is connected to the first input of the second switch and the fifth input of the first switch, the output of the first ADC connected to the first input of the first comm an amplifier connected to the fifth input of the second switch, the outputs of which are output buses, the second analog inputs of the first and second ADCs are respectively connected to the outputs of the second and first input signal sensors.

2. The Converter according to claim 1, characterized in that the control unit contains the first and second elements AND, the first inputs of which are connected to the input bus “start conversion”, the second inputs are respectively connected to the unit and zero outputs of the first trigger, the output of the first element And is connected with the first input of the third AND element, the first input of the first OR element, the first inputs of the fourth, fifth AND elements, the output of the second AND element is connected to a single input of the first trigger and the first input of the second OR element, the second input of which connected to the output of the third element And, the second and third inputs of which are respectively connected to the zero outputs of the second and third triggers, the unit outputs of which are respectively connected to the output buses “serial mode No. 1”, “serial mode No. 2”, the output of the second element OR is connected to the single input of the fourth trigger, the single output of which is connected to the output bus “parallel mode”, the second input of the first element OR is connected to the input bus “reset”, with zero inputs of the second, third igers and the first input of the third OR element, the second input of which is connected to the single input of the second trigger and the output of the fourth AND element, the third input of the third OR element is connected to the single input of the third trigger and the output of the fifth AND element, the output of the third OR element is connected to the zero input the fourth trigger, the second inputs of the fourth, fifth elements And, respectively, are connected to the input buses “zero outputs of the triggers of memory faults in sequential modes of the first and second ADCs”, the third inputs are four of the fifth AND element, respectively, are connected to the outputs of the fourth, fifth OR element, the first inputs of which are connected to the output of the sixth AND element and the first input of the seventh AND element, the second inputs are respectively connected to the input buses “not good-1”, “not good-2 ”, The first, second inputs of the sixth element AND, the second and third inputs of the seventh element AND, respectively, are connected to the input buses“ the individual outputs of the triggers for memory faults in sequential modes of the first and second ADCs ”, and the output of the seventh element And connect n with output bus “failure”.

3. The converter according to claim 1, characterized in that the first ADC contains four comparators, the first inputs of which are connected in pairs to the first and second input buses, the second inputs of the first and third comparators are connected to the output of the first m-bit resistive matrix R-2R, ( m + 1) -th resistor 2R of which is connected to a positive polarity reference voltage source, the second inputs of the second and fourth comparators are connected to the output of the second m-bit resistor matrix R-2R, (m + 1) -th resistor 2R of which is connected to a source of e coupon voltage of negative polarity, the inputs of the m-bit resistive matrices R-2R from first to m are connected via electronic keys to the outputs of the sequential approximation register from first to n, and the switching inputs of electronic keys are respectively connected to the chassis bus and a reference voltage source of positive polarity, outputs four comparators, respectively, are connected to the first inputs of the first four elements And, while the second inputs of the first and second elements And are connected to the input bus “parallel hedgehog ”, the second inputs of the third and fourth elements AND are connected to the input bus“ sequential mode No. 1 ”, the outputs of the second and fourth elements AND are respectively connected to the corresponding inputs of the first element OR, the output of which is connected to the first input of the fifth element And, and through the first element NOT to the first input of the second OR element, the second and third inputs of which are respectively connected to the outputs of the first and third AND elements, the output of the second OR element is connected to the second input of the fifth AND element, to the first input of the sixth and seventh elements AND, and through the second element is NOT connected to the first input of the third OR element, the second inputs of the sixth and seventh elements And, respectively, are connected to the second inputs of the first, second and third, fourth elements And, the third inputs of the sixth and seventh elements And are connected to the output of the delay element, the input of which is connected to the n-output of the sequential approximation register, whose input is connected to the output of the pulse generator, D input - to the output of the fifth element And, the input

- to the chassis bus, a

input - to the zero output of the first trigger, the single input of which is connected to the output of the eighth AND element, the first input of which is connected to the input bus “start of conversion”, the second input - to the zero output of the second trigger, the first inputs of the group of ninth AND elements and the output bus “zero the output of the trigger memory fault serial mode No. 1 ", the output of the sixth element And is connected to the second input of the third element OR and the single input of the third trigger, the output of the seventh element And is connected to the single input second of the trigger and the third input of the third OR element, the output of which is connected to the zero input of the first trigger, the input reset bus is connected to the zero inputs of the second and third triggers, the unit outputs of which are respectively connected to the output buses ”And“ unsuitable-1 ”, the second inputs of the group of ninth elements AND are connected to the zero output of the second trigger, the third inputs are connected respectively to the outputs of the register of successive approximations with th to n, and the outputs of the ninth group of AND gates are outputs of the ADC.

4. The Converter according to claim 1, characterized in that the first switch is made on an element NOT, a group of n elements OR, two groups of n elements AND each, the first inputs of the elements AND of the first group are connected to the first input bus of the unit, the second bus of which unsuitable-1 ”through the element is NOT connected to the second inputs of the AND elements of the first group, the third inputs of which are connected to the third bus of the block, the output is to the first inputs of n OR elements, the second inputs of which are connected to the outputs of n AND elements of the second group, whose inputs respectively connected of the second, fourth and fifth unit tires, and outputs of n elements are OR output bus of the device.