RU2230391C2 - Process of manufacture of self-aligned built-in copper metallization of in tegrated circuits - Google Patents

Process of manufacture of self-aligned built-in copper metallization of in tegrated circuits Download PDF

Info

Publication number
RU2230391C2
RU2230391C2 RU2002107049/28A RU2002107049A RU2230391C2 RU 2230391 C2 RU2230391 C2 RU 2230391C2 RU 2002107049/28 A RU2002107049/28 A RU 2002107049/28A RU 2002107049 A RU2002107049 A RU 2002107049A RU 2230391 C2 RU2230391 C2 RU 2230391C2
Authority
RU
Russia
Prior art keywords
copper
layer
barrier film
film
grooves
Prior art date
Application number
RU2002107049/28A
Other languages
Russian (ru)
Other versions
RU2002107049A (en
Inventor
А.С. Валеев (RU)
А.С. Валеев
С.Н. Орлов (RU)
С.Н. Орлов
Original Assignee
Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" filed Critical Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон"
Priority to RU2002107049/28A priority Critical patent/RU2230391C2/en
Publication of RU2002107049A publication Critical patent/RU2002107049A/en
Application granted granted Critical
Publication of RU2230391C2 publication Critical patent/RU2230391C2/en

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

FIELD: technology of production of multilevel interconnection of integrated circuits. SUBSTANCE: process of manufacture of self-aligned built-in copper metallization of integrated circuits includes deposition of dielectric film on substrate, formation of grooves of various shape in dielectric film, application of barrier film comprising several conducting layers, deposition of planar layer from liquid phase, stripping of planar layer with solvent in such manner that it remains in areas of grooves only, pickling of upper layer of barrier film in areas free from planar layer, stripping of planar layer from grooves with solvent, selective deposition of copper on surface of upper layer of barrier film till volumes of grooves are completely filled with copper, selective deposition of protective conducting layer on surface of grown film, selective removal of barrier film in areas free from copper, deposition of second dielectric film and repetition of above-mentioned operations for formation of next level of connecting conductors. EFFECT: diminished assortment of operations, reduced presence of flaws in manufactured structure, decreased usage of copper. 2 cl, 9 dwg

Description

Областью применения изобретения является технология получения многоуровневой разводки интегральных схем. Этот способ может быть использован для получения многоуровневой медной металлизации.The scope of the invention is the technology for multi-level wiring of integrated circuits. This method can be used to obtain multilevel copper metallization.

В настоящее время для формирования проводников и контактных переходов в многоуровневых системах межсоединений интегральных схем широко используются методы заполнения канавок и контактных окон в слоях диэлектрика алюминием и медью.Currently, methods for filling the grooves and contact windows in dielectric layers with aluminum and copper are widely used to form conductors and contact junctions in multilevel systems of interconnects of integrated circuits.

Недостатками алюминиевой металлизации являются более низкая, чем у медных проводников, проводимость и возникновение технологических трудностей при заполнении узких канавок.The disadvantages of aluminum metallization are lower conductivity and the occurrence of technological difficulties when filling narrow grooves than copper conductors.

Медные проводники имеют ряд преимуществ перед алюминиевыми проводниками: меньшее электрическое сопротивление, значительное увеличение устойчивости к электромиграционным отказам, позволяющее повысить надежность микросхем, более простая технология формирования проводников, более надежная технология заполнения узких канавок шириной менее 1 мкм.Copper conductors have several advantages over aluminum conductors: lower electrical resistance, a significant increase in resistance to electromigration failures, which allows to increase the reliability of microcircuits, a simpler technology for forming conductors, a more reliable technology for filling narrow grooves with a width of less than 1 μm.

В настоящее время известны различные методы получения медной разводки. В патенте США US 5747360A от 05.05.98 показан способ формирования металлического слоя на полупроводниковой пластине. Существенными признаками данного способа являются нанесение на подложку диэлектрической пленки, формирование контактных окон в диэлектрической пленке, нанесение слоя, содержащего медь и сплав другого металла, нанесение на поверхность этого слоя пленки меди до полного заполнения медью объема внутри контактных окон, формирование медных проводников на поверхности диэлектрического слоя. Недостатком данного способа является то, что в этом методе внутри диэлектрического слоя формируют только контактные окна, заполненные медью, и не формируют внутри диэлектрического слоя проводящие дорожки.Currently, various methods for producing copper wiring are known. US Pat. No. 5,747,360A dated 05/05/98 shows a method for forming a metal layer on a semiconductor wafer. The essential features of this method are the deposition of a dielectric film on the substrate, the formation of contact windows in a dielectric film, the deposition of a layer containing copper and an alloy of another metal, the deposition of a copper film on the surface of this layer until the copper inside the contact windows is completely filled with copper, the formation of copper conductors on the surface of the dielectric layer. The disadvantage of this method is that in this method only contact windows filled with copper are formed inside the dielectric layer, and conductive tracks are not formed inside the dielectric layer.

Наиболее близким к предлагаемому изобретению является способ создания медных соединительных микропроводников на полупроводниковых подложках, отраженный в патенте США US 5723387A от 03.03.98. Существенными признаками данного способа являются: нанесение на подложку диэлектрической пленки, формирование канавок в диэлектрической пленке, нанесение проводящей барьерной пленки, нанесение на ее поверхность пленки меди до полного заполнения медью объема внутри канавок, формирование внутри диэлектрического слоя медных контактных переходов и проводящих дорожек. Недостатком данного способа является то, что этот метод требует удаления осевшего на поверхности слоя меди. В данном патенте для удаления слоя меди с поверхности используется процесс химико-механической полировки. Это дорогостоящая и дефектообразующая операция.Closest to the proposed invention is a method of creating a copper connecting microconductors on semiconductor substrates, reflected in US patent US 5723387A from 03.03.98. The essential features of this method are: applying a dielectric film to the substrate, forming grooves in the dielectric film, applying a conductive barrier film, applying a copper film to its surface until the copper inside the grooves is completely filled with copper, forming copper contact junctions and conducting tracks inside the dielectric layer. The disadvantage of this method is that this method requires the removal of a copper layer deposited on the surface. In this patent, a chemical-mechanical polishing process is used to remove the copper layer from the surface. This is an expensive and defect-forming operation.

Задачей, на решение которой направлено предлагаемое изобретение, является достижение технического результата, заключающегося в уменьшении номенклатуры операций в технологическим цикле получения металлической разводки, в уменьшении дефектности структур с медной металлизацией, в уменьшении расхода меди при формировании медных проводников.The problem to which the invention is directed, is to achieve a technical result, which consists in reducing the range of operations in the technological cycle of obtaining metal wiring, in reducing the defectiveness of structures with copper metallization, in reducing the consumption of copper during the formation of copper conductors.

Поставленная задача решается в способе изготовления встраиваемой в канавки медной металлизации, включающем: нанесение на подложку диэлектрической пленки; формирование канавок различной формы в диэлектрической пленке; нанесение проводящей барьерной пленки, состоящей из нескольких проводящих слоев (например, Та/N1, Та/TaN/Ni, Та/TaN/Сu, Ti/TiSiN/Ni, Ti/TiSiN/Сu), подобранных таким образом, что при проведении процесса осаждения слой меди образуется только на поверхности верхнего слоя барьерной пленки, а на вскрытых участках нижележащего слоя барьерной пленки медь не осаждается, нанесение на поверхность полученной структуры планаризующего слоя из жидкой фазы, стравливание планаризующего слоя таким образом, чтобы он оставался только в области канавок до уровня, расположенного ниже уровня поверхности подложки, стравливание верхнего слоя барьерной пленки в открытых от планаризующего слоя областях селективно к нижележащему слою барьерной пленки и к планаризующему слою, удаление планаризующего слоя из канавок селективно к верхнему и нижележащему слоям барьерной пленки, селективное электрохимическое или химическое осаждение меди на поверхность верхнего слоя барьерной пленки до полного заполнения медью объема внутри канавок, избирательное удаление нижней части барьерной пленки в открытых от слоев меди областях селективно к диэлектрической пленке и к слою меди, нанесение второй диэлектрической пленки, повторение перечисленных операций для создания следующего уровня соединительных проводников.The problem is solved in a method of manufacturing embedded in the grooves of copper metallization, including: applying a dielectric film to the substrate; the formation of grooves of various shapes in a dielectric film; application of a conductive barrier film consisting of several conductive layers (for example, Ta / N1, Ta / TaN / Ni, Ta / TaN / Cu, Ti / TiSiN / Ni, Ti / TiSiN / Cu), selected in such a way that during the process a copper layer is formed only on the surface of the upper layer of the barrier film, and copper is not deposited on the exposed areas of the underlying layer of the barrier film, applying a planarizing layer from the liquid phase to the surface of the resulting structure, etching the planarizing layer so that it remains only in the groove area to the level , situated below the surface level of the substrate, etching the upper layer of the barrier film in the regions open from the planarizing layer selectively to the underlying layer of the barrier film and to the planarizing layer, removing the planarizing layer from the grooves selectively to the upper and lower layers of the barrier film, selective electrochemical or chemical deposition of copper on the surface the upper layer of the barrier film until the copper is completely filled in the volume inside the grooves, selective removal of the lower part of the barrier film in open from the layers of copper about domains selectively to the dielectric film and a copper layer, applying the second dielectric film, repeating the foregoing steps for creating the next level of interconnection conductors.

Таким образом, отличительными признаками данного изобретения является то, что барьерную пленку формируют из нескольких проводящих слоев, подобранных таким образом, что при проведении процесса осаждения меди медь осаждается только на верхний слой барьерной пленки, а на вскрытых участках нижележащего слоя медь не осаждается, затем наносят на поверхность полученной структуры планаризующий слой из жидкой фазы, стравливают планаризующий слой таким образом, чтобы он оставался только в области канавок до уровня, расположенного ниже уровня поверхности подложки, стравливают верхний слой барьерной пленки в открытых от планаризующего слоя областях селективно к нижележащему слою барьерной пленки и к планаризующему слою, удаляют планаризующий слой из канавок селективно к верхнему и нижележащему слоям барьерной пленки, селективно осаждают электрохимическим или химическим способом слой меди на верхний слой барьерной пленки внутри канавок до полного их заполнения, избирательно стравливают нижнюю часть барьерной пленки в открытых от слоев меди областях селективно к диэлектрической пленке и к слою меди.Thus, the distinguishing features of this invention is that the barrier film is formed from several conductive layers, selected in such a way that when the copper deposition process is carried out, copper is deposited only on the upper layer of the barrier film, and copper is not deposited on exposed areas of the underlying layer, then applied the planarizing layer from the liquid phase is etched onto the surface of the obtained structure, the planarizing layer is etched so that it remains only in the groove region to a level below the level n the surface of the substrate, etch the upper layer of the barrier film in areas open from the planarizing layer selectively to the underlying layer of the barrier film and to the planarizing layer, remove the planarizing layer from the grooves selectively to the upper and lower layers of the barrier film, selectively deposit a copper layer on the upper layer by electrochemical or chemical method of the barrier film inside the grooves until they are completely filled, selectively etch the lower part of the barrier film in the regions open from the copper layers selectively to the dielectric film and to the copper layer.

Использование совокупности перечисленных отличительных признаков изобретения позволяет осаждать на поверхность структуры медной слой, полностью заполняющий пространство внутри канавок и не выходящей выше уровня поверхности подложки, за счет чего исключается операция удаления осевшего на поверхность структуры слоя меди, тем самым уменьшается дефектность получаемых структур и уменьшается расход меди при формировании медных проводников.Using the combination of the above distinguishing features of the invention allows to deposit a copper layer on the structure surface that completely fills the space inside the grooves and does not extend above the surface level of the substrate, thereby eliminating the operation of removing the copper layer deposited on the surface of the structure, thereby reducing the defectiveness of the resulting structures and reducing copper consumption when forming copper conductors.

Медный слой не выходит выше уровня поверхности подложки, вследствие того, что при травлении планаризующего слоя он остается только в области канавок до уровня, расположенного ниже уровня поверхности подложки. В результате этого после стравливания верхнего слоя барьерной пленки с участков, открытых от планаризующего слоя, верхний слой барьерной пленки, оставшийся в канавках, располагается ниже уровня поверхности подложки на глубине, позволяющей осаждать на него медный слой, полностью заполняющий пространство внутри канавки и не выходящей выше уровня поверхности подложки.The copper layer does not extend above the surface level of the substrate, due to the fact that when etching the planarizing layer, it remains only in the grooves to a level below the surface level of the substrate. As a result, after etching the upper layer of the barrier film from areas open from the planarizing layer, the upper layer of the barrier film remaining in the grooves is located below the surface of the substrate at a depth that allows it to deposit a copper layer that completely fills the space inside the groove and does not extend above surface level of the substrate.

После осаждения слоя меди на ее поверхность может селективно осаждаться электрохимическим или химическим методом защитная проводящая пленка, в качестве которой могут использоваться слои Ni, Au или Pt.After deposition of a layer of copper on its surface, a protective conductive film can be selectively deposited by electrochemical or chemical method, which can be used as layers of Ni, Au or Pt.

Предлагаемое изобретение поясняется чертежами, показывающими маршрут получения самосовмещенной встроенной медной металлизации интегральных схем (фиг. 1-9), где цифрами обозначены следующие структуры: 1 - подложка; 2 - диэлектрический слой; 3 - нижняя часть барьерной пленки; 4 - верхний слой барьерной пленки; 5 - планаризующий слой; 6 - медный слой.The present invention is illustrated by drawings, showing the route for obtaining self-integrated embedded copper metallization of integrated circuits (Fig. 1-9), where the numbers indicate the following structures: 1 - substrate; 2 - dielectric layer; 3 - the lower part of the barrier film; 4 - the upper layer of the barrier film; 5 - planarizing layer; 6 - copper layer.

На фиг.1-9 показаны этапы формирования самосовмещенной встроенной медной металлизации интегральных схем следующим образом.Figure 1-9 shows the steps of forming a self-integrated integrated copper metallization of integrated circuits as follows.

Фиг.1. На подложку наносят диэлектрический слой.Figure 1. A dielectric layer is applied to the substrate.

Фиг.2. В диэлектрическом слое методами фотолитографии формируют структуру канавок.Figure 2. In the dielectric layer photolithography methods form the structure of the grooves.

Фиг.3. На поверхность полученных структур напыляют тонкий нижний слой барьерной пленки, после чего напыляют тонкий верхний слой барьерной пленки.Figure 3. A thin lower layer of the barrier film is sprayed onto the surface of the resulting structures, after which a thin upper layer of the barrier film is sprayed.

Фиг.4. На поверхность полученных структур наносят планаризующий слой.Figure 4. A planarizing layer is applied to the surface of the resulting structures.

Фиг.5. При проведении плазмохимического травления планаризующий слой стравливают с поверхности, оставляя его внутри канавок.Figure 5. When conducting plasma chemical etching, the planarizing layer is etched off the surface, leaving it inside the grooves.

Фиг.6. Верхний слой барьерной пленки удаляют с поверхности, открытой от планаризующего слоя.6. The top layer of the barrier film is removed from the surface exposed from the planarizing layer.

Фиг.7. Планаризующий слой удаляют из канавок.7. The planarizing layer is removed from the grooves.

Фиг.8. На поверхность верхнего слоя барьерной пленки, находящейся внутри канавок, электрохимическим или химическим методом осаждают слой меди.Fig. 8. A layer of copper is deposited onto the surface of the upper layer of the barrier film inside the grooves by an electrochemical or chemical method.

Фиг.9. Нижний слой барьерной пленки удаляют с поверхности диэлектрического слоя.Fig.9. The lower layer of the barrier film is removed from the surface of the dielectric layer.

Далее повторяют перечисленные операции для создания следующего слоя соединительных проводников.Next, the above operations are repeated to create the next layer of connecting conductors.

В качестве примера изготовления самосовмещенной встроенной медной металлизации интегральных схем можно предложить следующую технологию. На подложку наносят методом плазмохимического осаждения диэлектрический слой SiO2 толщиной 1,0 мкм при температуре осаждения 215-225°С. В диэлектрическом слое SiO2 методами проекционной фотолитографии формируют структуру канавок разной формы с проекционными размерами 0,5-1,0 мкм. На поверхность полученных структур методом магнетронного распыления напыляют слой Та толщиной 0,05-0,1 мкм в качестве нижней части барьерной пленки, после чего методом магнетронного распыления наносят слой Ni толщиной 0,05-0,1 мкм в качестве верхнего слоя барьерной пленки. Напыление проводят при температуре 200-250°С. На поверхность полученных структур наносят планаризующий слой фоторезиста. При проведении плазмохимического травления планаризующий слой стравливают с поверхности, оставляя его внутри канавок. Слой Ni удаляют с поверхности, открытой от планаризующего слоя, химическим травлением. Планаризующий слой удаляют из канавок методом плазмохимического травления. На поверхность никелевого слоя, находящегося внутри канавок, электрохимическим методом осаждают слой меди до полного заполнения канавок. Осаждение проводят из раствора, содержащего сернокислую медь при напряжении на электродах 2 В и при температуре 15-25°С. Слой Та удаляют с поверхности диэлектрического слоя методом химического травления. Далее повторяют перечисленные операции для создания следующего слоя соединительных проводников.The following technology can be proposed as an example of the manufacture of self-integrated embedded copper metallization of integrated circuits. A plasma die deposition method is applied by plasma-chemical deposition using a dielectric layer of SiO 2 1.0 μm thick at a deposition temperature of 215-225 ° C. In the dielectric layer of SiO 2, projection photolithography methods form the structure of grooves of various shapes with projection sizes of 0.5-1.0 μm. A Ta layer 0.05-0.1 μm thick as the lower part of the barrier film is sprayed onto the surface of the obtained structures by magnetron sputtering, after which a Ni layer 0.05-0.1 μm thick as the top layer of the barrier film is applied by magnetron sputtering. Spraying is carried out at a temperature of 200-250 ° C. A planarizing layer of photoresist is applied to the surface of the resulting structures. When conducting plasma chemical etching, the planarizing layer is etched off the surface, leaving it inside the grooves. The Ni layer is removed from the surface open from the planarizing layer by chemical etching. The planarizing layer is removed from the grooves by plasma chemical etching. A copper layer is deposited onto the surface of the nickel layer inside the grooves by the electrochemical method until the grooves are completely filled. Precipitation is carried out from a solution containing copper sulfate at a voltage of 2 V at the electrodes and at a temperature of 15-25 ° C. The Ta layer is removed from the surface of the dielectric layer by chemical etching. Next, the above operations are repeated to create the next layer of connecting conductors.

Claims (3)

1. Способ изготовления самосовмещенной встроенной медной металлизации интегральных микросхем, включающий нанесение на подложку диэлектрической пленки, формирование канавок различной формы в диэлектрической пленке, нанесение проводящей барьерной пленки, осаждение на ее поверхность пленки меди до полного заполнения медью объема внутри канавок, избирательное удаление открытых участков барьерной пленки, нанесение второй диэлектрической пленки, отличающийся тем, что барьерную пленку формируют из нескольких проводящих слоев, подобранных таким образом, что при проведении процесса осаждения слой меди образуется только на поверхности верхнего слоя барьерной пленки, а на вскрытых участках нижележащего слоя барьерной пленки медь не осаждается, затем наносят на поверхность полученной структуры планаризующий слой из жидкой фазы, стравливают планаризующий слой таким образом, чтобы он оставался только в области канавок до уровня, расположенного ниже уровня поверхности подложки, стравливают верхний слой барьерной пленки в открытых от планаризующего слоя областях селективно к нижележащему слою барьерной пленки и к планаризующему слою, удаляют планаризующий слой из канавок селективно к верхнему и нижележащему слоям барьерной пленки, селективно осаждают электрохимическим или химическим способом слой меди на верхний слой барьерной пленки внутри канавок до полного их заполнения, избирательно стравливают нижнюю часть барьерной пленки в открытых от слоев меди областях селективно к диэлектрической пленке и к слою меди, наносят вторую диэлектрическую пленку.1. A method of manufacturing a self-integrated embedded copper metallization of integrated circuits, including applying a dielectric film to a substrate, forming grooves of various shapes in a dielectric film, applying a conductive barrier film, depositing a copper film on its surface until the copper inside the grooves is completely filled with copper, selectively removing open areas of the barrier films, applying a second dielectric film, characterized in that the barrier film is formed from several conductive layers, selected x so that during the deposition process a copper layer is formed only on the surface of the upper layer of the barrier film, and copper is not deposited on the exposed areas of the underlying layer of the barrier film, then a planarizing layer is applied to the surface of the obtained structure from the liquid phase, etching the planarizing layer in this way so that it remains only in the groove region to a level below the surface level of the substrate, etch the upper layer of the barrier film in selectively open areas from the planarizing layer to the underlying layer of the barrier film and to the planarizing layer, remove the planarizing layer from the grooves selectively to the upper and underlying layers of the barrier film, selectively electrochemically or chemically deposit a copper layer on the upper layer of the barrier film inside the grooves until they are completely filled, selectively etch the lower part of the barrier film in areas open from copper layers, a second dielectric film is applied selectively to the dielectric film and to the copper layer. 2. Способ по п.1, отличающийся тем, что в качестве слоев многослойной барьерной пленки могут использоваться Та/Ni, или Та/TaN/Ni, или Та/TaN/Cu, или Ti/TiSiN/Ni, или Ti/TiSiN/Cu.2. The method according to claim 1, characterized in that as the layers of the multilayer barrier film can be used Ta / Ni, or Ta / TaN / Ni, or Ta / TaN / Cu, or Ti / TiSiN / Ni, or Ti / TiSiN / Cu. 3. Способ по п.1, отличающийся тем, что после осаждения электрохимическим или химическим способом слоя меди на поверхность слоя меди также селективным электрохимическим или химическим способом наносят защитную проводящую пленку из никеля, или золота, или платины.3. The method according to claim 1, characterized in that after electrochemical or chemical deposition of the copper layer, a protective conductive film of nickel, or gold, or platinum is also applied on the surface of the copper layer by the selective electrochemical or chemical method.
RU2002107049/28A 2002-03-21 2002-03-21 Process of manufacture of self-aligned built-in copper metallization of in tegrated circuits RU2230391C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2002107049/28A RU2230391C2 (en) 2002-03-21 2002-03-21 Process of manufacture of self-aligned built-in copper metallization of in tegrated circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2002107049/28A RU2230391C2 (en) 2002-03-21 2002-03-21 Process of manufacture of self-aligned built-in copper metallization of in tegrated circuits

Publications (2)

Publication Number Publication Date
RU2002107049A RU2002107049A (en) 2003-11-27
RU2230391C2 true RU2230391C2 (en) 2004-06-10

Family

ID=32845510

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2002107049/28A RU2230391C2 (en) 2002-03-21 2002-03-21 Process of manufacture of self-aligned built-in copper metallization of in tegrated circuits

Country Status (1)

Country Link
RU (1) RU2230391C2 (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010002519A1 (en) 2008-06-30 2010-01-07 3M Innovative Properties Company Method of forming a patterned substrate
RU2459313C1 (en) * 2011-03-21 2012-08-20 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Method of making multilevel metallisation of integrated microcircuits with porous dielectric layer in gaps between conductors
RU2486632C2 (en) * 2011-07-20 2013-06-27 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Method for manufacturing of improved multilevel copper metallisation using dielectrics with ultra low dielectric constant (ultra low-k)
US8703232B2 (en) 2008-06-30 2014-04-22 3M Innovative Properties Company Method of forming a microstructure
RU2523064C1 (en) * 2013-01-23 2014-07-20 Открытое акционерное общество "Научно-исследовательский институт молекулярной электроники" (ОАО "НИИМЭ"), Российская Федерация Forming of multilevel copper interconnections of micro ic with application of tungsten rigid mask
RU2548523C1 (en) * 2013-12-17 2015-04-20 Акционерное общество "Научно-исследовательский институт молекулярной электроники (АО "НИИМЭ") Method for manufacturing of multilevel copper metallisation with ultralow value of dielectric constant for intralayer insulation
RU2694289C1 (en) * 2018-09-28 2019-07-11 Общество с ограниченной ответственностью "КРОКУС НАНОЭЛЕКТРОНИКА" Method of forming copper distribution with a thick cobalt-containing insert in the structure of devices operating based on magnetic tunnel junction
RU2723233C1 (en) * 2019-12-26 2020-06-09 Общество С Ограниченной Ответственностью "Крокус Наноэлектроника" (Ооо "Крокус Наноэлектроника") Method of forming a fixed distribution of induced magnetic field in a magnetic structure formed in an integrated circuit, and an integrated circuit comprising a magnetic structure

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010002519A1 (en) 2008-06-30 2010-01-07 3M Innovative Properties Company Method of forming a patterned substrate
US8652345B2 (en) 2008-06-30 2014-02-18 3M Innovative Properties Company Method of forming a patterned substrate
US8703232B2 (en) 2008-06-30 2014-04-22 3M Innovative Properties Company Method of forming a microstructure
CN102124825B (en) * 2008-06-30 2014-04-30 3M创新有限公司 Method of forming a patterned substrate
RU2459313C1 (en) * 2011-03-21 2012-08-20 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Method of making multilevel metallisation of integrated microcircuits with porous dielectric layer in gaps between conductors
RU2486632C2 (en) * 2011-07-20 2013-06-27 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Method for manufacturing of improved multilevel copper metallisation using dielectrics with ultra low dielectric constant (ultra low-k)
RU2523064C1 (en) * 2013-01-23 2014-07-20 Открытое акционерное общество "Научно-исследовательский институт молекулярной электроники" (ОАО "НИИМЭ"), Российская Федерация Forming of multilevel copper interconnections of micro ic with application of tungsten rigid mask
RU2548523C1 (en) * 2013-12-17 2015-04-20 Акционерное общество "Научно-исследовательский институт молекулярной электроники (АО "НИИМЭ") Method for manufacturing of multilevel copper metallisation with ultralow value of dielectric constant for intralayer insulation
RU2694289C1 (en) * 2018-09-28 2019-07-11 Общество с ограниченной ответственностью "КРОКУС НАНОЭЛЕКТРОНИКА" Method of forming copper distribution with a thick cobalt-containing insert in the structure of devices operating based on magnetic tunnel junction
RU2723233C1 (en) * 2019-12-26 2020-06-09 Общество С Ограниченной Ответственностью "Крокус Наноэлектроника" (Ооо "Крокус Наноэлектроника") Method of forming a fixed distribution of induced magnetic field in a magnetic structure formed in an integrated circuit, and an integrated circuit comprising a magnetic structure

Similar Documents

Publication Publication Date Title
US6610596B1 (en) Method of forming metal interconnection using plating and semiconductor device manufactured by the method
US6492722B1 (en) Metallized interconnection structure
US5436504A (en) Interconnect structures having tantalum/tantalum oxide layers
JP3075533B2 (en) Method for selectively filling recess with conductive metal and semiconductor structure having the recess
JP3245122B2 (en) Method of plating C4 into copper studs
US6020266A (en) Single step electroplating process for interconnect via fill and metal line patterning
US6440289B1 (en) Method for improving seed layer electroplating for semiconductor
US6815354B2 (en) Method and structure for thru-mask contact electrodeposition
US8247905B2 (en) Formation of vertical devices by electroplating
JP2001313373A (en) Capacitor structure and its manufacturing method
US6340633B1 (en) Method for ramped current density plating of semiconductor vias and trenches
US20020142581A1 (en) Interconnection structure and method for fabricating same
US6297157B1 (en) Time ramped method for plating of high aspect ratio semiconductor vias and channels
RU2230391C2 (en) Process of manufacture of self-aligned built-in copper metallization of in tegrated circuits
US6583051B2 (en) Method of manufacturing an amorphized barrier layer for integrated circuit interconnects
KR100396878B1 (en) Method of forming metal interconnection using plating and semiconductor device manufactured by the method
KR100431086B1 (en) Method of forming a copper wiring in a semiconductor device
KR100628213B1 (en) method for forming metal line of semiconductor device
KR0155826B1 (en) Manufacturing method for metal wire and apparatus of the same
KR19990002519A (en) How to Form Metal Wiring
KR100470197B1 (en) Damascene method for reducing resistance of metal line
KR100588376B1 (en) Methods for forming pad of semiconductor devices
KR100396687B1 (en) Method for forming metal interconnection of semiconductor device
TW457682B (en) Method for forming copper damascene structure on semiconductor substrate
JP2001274159A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20040322

NF4A Reinstatement of patent
QB4A Licence on use of patent

Free format text: LICENCE

Effective date: 20130801