KR100396878B1 - Method of forming metal interconnection using plating and semiconductor device manufactured by the method - Google Patents
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Abstract
화학기계적 연마공정의 연마량을 줄여 반도체소자의 생산성 및 신뢰성을 향상시킬 수 있는 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된 반도체소자가 개시된다. 본 발명의 금속배선 형성방법은, 기판 상에 형성된 절연층에 금속배선층이 형성될 부분에 리세스영역을 형성하고, 기판의 전면에 확산방지층을 형성한 후, 리세스영역 내의 확산방지층 상에만 도금을 위한 씨드층을 화학기계적 연마공정 또는 에치백공정을 이용하여 형성한다. 상기 씨드층이 형성된 리세스영역내에만 도전성의 도금층을 형성한 후, 표면 평탄화 공정을 수행하여 리세스영역내에 금속배선층을 형성한다. 또한 리세스영역 내의 바닥에만 씨드층을 형성한 후 도금층을 형성할 수도 있다.Disclosed are a metal wiring forming method using plating which can reduce the amount of polishing in a chemical mechanical polishing process to improve productivity and reliability of a semiconductor device, and a semiconductor device manufactured accordingly. In the metal wiring forming method of the present invention, a recess region is formed in a portion where a metal wiring layer is to be formed on an insulating layer formed on a substrate, and a diffusion barrier layer is formed on the entire surface of the substrate, and then plating only on the diffusion barrier layer in the recess region. The seed layer is formed using a chemical mechanical polishing process or an etch back process. After the conductive plating layer is formed only in the recess region in which the seed layer is formed, a surface planarization process is performed to form a metal wiring layer in the recess region. In addition, the seed layer may be formed only on the bottom of the recess region, and then the plating layer may be formed.
Description
본 발명은 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된 반도체소자에 관한 것으로서, 보다 상세하게는 도금층을 배선금속층으로 사용하는 금속배선 형성방법 및 그에 따라 제조된 반도체소자에 관한 것이다.The present invention relates to a metal wiring forming method using a plating and a semiconductor device manufactured according to the above, and more particularly to a metal wiring forming method using a plating layer as a wiring metal layer and a semiconductor device manufactured accordingly.
일반적으로, 반도체소자 중에서 높은 동작속도가 요구되는 로직(logic) 소자를 중심으로 해서 알씨(RC) 지연시간을 줄이기 위해 구리(Cu)와 같이 비저항이 낮은 금속을 배선금속층으로 이용하는 방법이 연구되고 있다. 그런데, 알루미늄 등과 같이 배선금속물질을 기판의 전면에 형성한 후 통상의 사진식각공정에 따라 패터닝하여 금속배선층을 형성하는 것과 달리, 구리(Cu)는 패터닝공정의 어려움으로 인하여 다른 방법으로 금속배선층을 형성하게 된다. 즉, 기판상의 절연층내에 미리 금속배선이 형성될 영역을 형성한 후, 이 영역에 금속배선물질을 매립하여 금속배선층을 형성하게 되며, 이를 실현하기 위해 소위 "다마신(Damascene)" 공정이 주로 사용된다.In general, a method of using a low resistivity metal such as copper (Cu) as a wiring metal layer in order to reduce RC delay time centering on a logic device requiring a high operating speed among semiconductor devices has been studied. . However, unlike forming a metal wiring layer by forming a wiring metal material such as aluminum on the entire surface of the substrate and patterning the same according to a general photolithography process, copper (Cu) forms a metal wiring layer in another way due to the difficulty of the patterning process. To form. That is, after forming a region in which the metal wiring is to be formed in the insulating layer on the substrate in advance, a metal wiring layer is formed by embedding the metal wiring material in this region, so that a so-called "Damascene" process is mainly performed. Used.
도 1 내지 도 3은 종래의 라인 다마신(line damascene) 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다. 라인 다마신 구조는 절연층의 표면으로부터 소정 깊이의 트랜치가 라인상으로 형성되며, 이 트랜치내에 배선금속층이 형성된 구조를 말하며, 이하 도면을 참조하여 라인 다마신 구조의 금속배선 형성방법을 살펴본다.1 to 3 are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device having a conventional line damascene structure. The line damascene structure refers to a structure in which a trench having a predetermined depth is formed in a line shape from the surface of the insulating layer, and a wiring metal layer is formed in the trench. Hereinafter, a method of forming a metal wiring of the line damascene structure will be described with reference to the accompanying drawings.
도 1을 참조하면, 기판(도시되지 않음) 상에 형성된 절연층(10)에 사진식각 공정을 이용하여 라인형상의 트랜치영역(11)를 형성한다. 이어서, 트랜치영역(11)이 형성된 절연층(10)의 전면에 확산방지층(12)을 형성한다. 다음에, 상기 확산방지층(12) 상에 스퍼터링과 같은 물리기상증착(Physical Vapor Deposition: PVD)법을 이용하여 구리(Cu)를 증착하여 씨드층(14)을 형성한다.Referring to FIG. 1, the trench region 11 in a line shape is formed on the insulating layer 10 formed on a substrate (not shown) by using a photolithography process. Subsequently, the diffusion barrier layer 12 is formed on the entire surface of the insulating layer 10 on which the trench regions 11 are formed. Next, copper (Cu) is deposited on the diffusion barrier layer 12 using physical vapor deposition (PVD), such as sputtering, to form the seed layer 14.
도 2를 참조하면, 상기 씨드층(14)이 형성된 결과물 상에 전기도금 (electroplating) 방식을 이용하여 구리로 된 도금층(16)을 형성한다. 이 때, 상기 도금층(16)은 트랜치가 완전히 매립될 정도로 두껍게 형성한다.Referring to FIG. 2, the plating layer 16 made of copper is formed on the resultant on which the seed layer 14 is formed by using an electroplating method. At this time, the plating layer 16 is formed so thick that the trench is completely embedded.
도 3을 참조하면, 화학기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 함)공정으로 도금층(16)을 상기 절연층(10)이 노출될 때까지 식각한다. 따라서, 절연층(10)의 표면근방에 형성된 트랜치영역(11) 내에만 확산방지층(12), 씨드층(14) 및 도금층(16)이 잔류하여 이루어지는 금속배선층(16a)을 형성할 수 있다.Referring to FIG. 3, the plating layer 16 is etched until the insulating layer 10 is exposed by chemical mechanical polishing (hereinafter, referred to as “CMP”). Therefore, the metal wiring layer 16a in which the diffusion barrier layer 12, the seed layer 14 and the plating layer 16 remain in the trench region 11 formed near the surface of the insulating layer 10 can be formed.
도 4 내지 도 7은 종래의 듀얼 다마신(dual damascene) 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 평면도 및 단면도들이다. 듀얼 다마신 구조는 트랜치영역내에 라인 형상으로 매립되어 형성되는 금속배선과 하부의도전층과의 연결을 위해 콘택홀 또는 비어홀을 매립하는 형상의 콘택과의 결합된 구조를 말한다. 이하 듀얼 다마신 구조의 금속배선 형성방법을 살펴본다.4 to 7 are plan views and cross-sectional views illustrating a method of forming metal wirings in a semiconductor device having a conventional dual damascene structure. The dual damascene structure refers to a structure in which a metal wiring formed by filling a line in the trench region and a contact having a contact hole or a via hole are embedded to connect the lower conductive layer. Hereinafter, a method of forming metal wirings having a dual damascene structure will be described.
도 4를 참조하면, 기판(도시안됨)상에 일정한 간격을 두고 하부도전층(28)이 형성되며, 하부도전층(28)의 상측으로는 절연층을 개재하여 금속배선층(26a)이 일정한 간격을 두고 형성된다. 상기 하부도전층(28)과 금속배선층(26a)은 콘택홀영역(30)을 통하여 상호 전기적으로 연결된다. 도 5 내지 도 7은 각 공정단계별로 도 4의 VII-VII'선을 자른 단면도를 나타낸다.Referring to FIG. 4, the lower conductive layer 28 is formed on the substrate (not shown) at regular intervals, and the upper portion of the lower conductive layer 28 is spaced apart from the metal wiring layer 26a through an insulating layer. Is formed. The lower conductive layer 28 and the metal wiring layer 26a are electrically connected to each other through the contact hole region 30. 5 to 7 are cross-sectional views taken along the line VII-VII ′ of FIG. 4 for each process step.
도 5를 참조하면, 기판(도시안됨)상에 도전물질을 증착한 후 패터닝하여 일정한 간격을 갖는 하부도전층(28)을 형성한다. 이어서, 전면에 절연층(20)을 형성한 후 통상의 사진식각공정에 의해 콘택홀영역(30)과 상기 콘택홀영역(30)을 포함하도록 결합된 트랜치 형상의 트랜치영역을 형성한다. 이어서, 전면에 확산방지층(22) 및 씨드층(24)을 차례로 형성한다.Referring to FIG. 5, a conductive material is deposited on a substrate (not shown) and then patterned to form a lower conductive layer 28 having a predetermined gap. Subsequently, after forming the insulating layer 20 on the front surface, a trench-shaped trench region coupled to include the contact hole region 30 and the contact hole region 30 is formed by a general photolithography process. Subsequently, the diffusion barrier layer 22 and the seed layer 24 are sequentially formed on the entire surface.
도 6을 참조하면, 상기 씨드층(24)이 형성된 기판을 전기도금장치내로 로딩한 후, 전기도금(Electroplating)에 의해 구리로 이루어진 도금층(26)을 형성한다. 이어서, 상기 도금층(26)이 형성된 기판에 대하여 화학기계적 연마공정을 이용하여 표면 평탄화공정을 수행한다. 상기 표면 평탄화 공정은 절연층(20)의 표면이 노출될 때까지 도금층(26), 씨드층(24) 및 확산방지층(22)에 대하여 수행하며, 도 7에 도시된 바와 같이, 표면이 평탄화된 듀얼 다마신 구조의 금속배선층(26a)이 형성된다.Referring to FIG. 6, after loading the substrate on which the seed layer 24 is formed into an electroplating apparatus, a plating layer 26 made of copper is formed by electroplating. Subsequently, a surface planarization process is performed on the substrate on which the plating layer 26 is formed by using a chemical mechanical polishing process. The surface planarization process is performed on the plating layer 26, the seed layer 24, and the diffusion barrier layer 22 until the surface of the insulating layer 20 is exposed. As shown in FIG. 7, the surface is planarized. The metal wiring layer 26a of the dual damascene structure is formed.
그러나, 상술한 라인 또는 듀얼 다마신 구조를 갖는 금속배선 형성방법에 의하면, 다음과 같은 몇가지 문제점이 발생한다.However, according to the metal wiring forming method having the above-described line or dual damascene structure, several problems occur as follows.
첫째, 트랜치영역의 깊이와 화학기계적 연마공정을 고려하여 트랜치영역의 내부를 완전히 채우고 절연층 상으로도 일정 두께 이상이 되도록 구리(Cu)막을 증착해야 하므로 구리(Cu)를 증착하는 두께를 두껍게 해야 하기 때문에 연마량이 늘어난다. 따라서, 생산성(through-put)이 감소하고, 공정비용이 증가한다.First, in consideration of the depth of the trench region and the chemical mechanical polishing process, the copper (Cu) film should be deposited to completely fill the inside of the trench region and to have a predetermined thickness or more on the insulating layer. Therefore, the amount of polishing increases. Thus, productivity is reduced and process costs are increased.
둘째, 연마량이 많아짐에 따라 기판상에서 화학기계적 연마공정의 균일도의 악화에 의해 최종적으로 형성되는 기판내 금속배선층의 두께가 위치에 따라 변하는 단점이 있다. 이는 소자의 신뢰성 및 생산성에 직접적으로 영향을 주는 요인이 된다.Second, as the amount of polishing increases, the thickness of the metallization layer in the substrate, which is finally formed by the deterioration of the uniformity of the chemical mechanical polishing process on the substrate, varies depending on the position. This is a factor directly affecting the reliability and productivity of the device.
셋째, 화학기계적 연마공정으로 구리(Cu)막을 제거할 때 금속배선층 패턴의 밀도 차이에 따라 절연층의 침식 현상이 발생하여 기판내 금속배선층간의 두께를 변화시켜 제품의 불량을 유발하게 된다.Third, when the copper (Cu) film is removed by a chemical mechanical polishing process, erosion of the insulating layer occurs according to the difference in density of the metal wiring layer pattern, thereby changing the thickness between the metal wiring layers in the substrate, causing product defects.
넷째, 씨드층과 확산방지층의 연마속도가 다를 경우, 씨드층과 확산방지층 각각 다른 슬러리를 사용하여 연마하여야 하는데, 이는 화학기계적 연마공정을 매우 복잡하게 만들고 제조비용을 증가시키게 된다.Fourth, when the polishing rate of the seed layer and the diffusion barrier layer is different, the seed layer and the diffusion barrier layer should be polished using different slurries, which greatly complicates the chemical mechanical polishing process and increases the manufacturing cost.
다섯째, 특히 듀얼 다마신 구조에 있어서 도 6에서 보여지듯이, 콘택홀영역에서는 어스펙트비가 매우 크기 때문에 전기도금시 보이드(32)가 발생하기 쉬우며, 이러한 보이드(32)는 도 7에 나타나듯이, 표면 평탄화 공정을 수행한 후에 금속배선층(26a)의 표면에 그대로 보이드결함(32a)으로 남게 되어 소자의 신뢰성을 저하시키는 요인이 된다.Fifth, particularly in the dual damascene structure, since the aspect ratio is very large in the contact hole region, voids 32 are likely to occur during electroplating, and such voids 32 are shown in FIG. After performing the surface planarization process, the void defects 32a remain on the surface of the metallization layer 26a as it is, which causes deterioration of the reliability of the device.
본 발명의 목적은, 상기 문제점들을 해결하기 위한 것으로서, 화학기계적 연마공정의 연마량을 줄여 반도체소자의 생산성 및 신뢰성을 향상시킬 수 있는 도금을 이용한 금속배선 형성방법을 제공하는 데 있다.An object of the present invention, to solve the above problems, to provide a metal wiring forming method using a plating which can improve the productivity and reliability of the semiconductor device by reducing the amount of polishing in the chemical mechanical polishing process.
본 발명의 다른 목적은, 동일 기판내에서 금속배선층간의 두께 변화가 감소하고 보이드결함이 제거되어 신뢰성이 향상된 반도체소자를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor device having improved reliability by reducing the thickness variation between the metal wiring layers and removing void defects in the same substrate.
도 1 내지 도 3은 종래의 라인 다마신(line damascene) 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device having a conventional line damascene structure.
도 4 내지 도 7은 종래의 듀얼 다마신(dual damascene) 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 평면도 및 단면도들이다.4 to 7 are plan views and cross-sectional views illustrating a method of forming metal wirings in a semiconductor device having a conventional dual damascene structure.
도 8 내지 도 10은 본 발명의 제1 실시예에 의한 라인 다마신 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.8 to 10 are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device having a line damascene structure according to a first embodiment of the present invention.
도 11 내지 도 13은 본 발명의 제2 실시예에 의한 라인 다마신 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.11 to 13 are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device having a line damascene structure according to a second embodiment of the present invention.
도 14 내지 도 16은 본 발명의 제3 실시예에 의한 듀얼 다마신 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.14 to 16 are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device having a dual damascene structure according to a third embodiment of the present invention.
도 17 내지 도 19는 본 발명의 제4 실시예에 의한 듀얼 다마신 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.17 to 19 are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device having a dual damascene structure according to a fourth embodiment of the present invention.
※ 도면의 주요 부분에 대한 부호의 설명※ Explanation of codes for main parts of drawing
10, 20 ; 절연층 11 ; 트랜치영역10, 20; Insulating layer 11; Trench area
12, 22 ; 확산방지층 14, 24 ; 씨드층12, 22; Diffusion barrier layers 14, 24; Seed layer
28 ; 하부도전층 16, 18, 19, 26, 27 ; 도금층28; Lower conductive layers 16, 18, 19, 26, 27; Plating layer
30 ; 콘택홀영역 32 ; 보이드(void)30; Contact hole region 32; Void
16a, 18a, 19a, 26a, 27a ; 금속배선층16a, 18a, 19a, 26a, 27a; Metal wiring layer
상기 목적을 달성하기 위하여 본 발명에 따른 도금을 이용한 금속배선 형성방법은, 먼저 기판 상에 형성된 절연층에 금속배선층이 형성될 부분에 리세스영역을 형성한다. 이어서, 기판의 전면에 확산방지층을 형성한 후, 리세스영역 내의 확산방지층 상에만 도금을 위한 씨드층을 형성한다. 이어서, 상기 씨드층이 형성된 리세스영역내에만 도전성의 도금층을 형성한다. 이어서, 표면 평탄화 공정을 수행하여 리세스영역내에 소정의 금속배선층을 형성한다.In order to achieve the above object, the metal wiring forming method using plating according to the present invention first forms a recessed region in a portion in which the metal wiring layer is to be formed on the insulating layer formed on the substrate. Subsequently, after forming the diffusion barrier layer on the entire surface of the substrate, the seed layer for plating is formed only on the diffusion barrier layer in the recess region. Subsequently, a conductive plating layer is formed only in the recess region in which the seed layer is formed. Subsequently, a surface planarization process is performed to form a predetermined metallization layer in the recess region.
상기 리세스영역은 상기 절연층의 표면으로부터 일정 깊이로 리세스된 라인형상의 트랜치영역을 포함하거나, 상기 라인형상의 트랜치영역과 상기 절연층을 관통하는 콘택홀영역이 결합된 것일 수 있다.The recess region may include a line trench region recessed to a predetermined depth from the surface of the insulating layer, or the line trench region and a contact hole region penetrating the insulating layer may be combined.
상기 리세스영역 내의 상기 확산방지층 상에만 상기 씨드층을 형성하기 위해서, 상기 확산방지층 상의 전면에 상기 씨드층을 물리적 기상증착(PVD)법 또는 화학적 기상증착(CVD)법에 의해 형성한 후, 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거한다.In order to form the seed layer only on the diffusion barrier layer in the recess region, the seed layer is formed on the entire surface of the diffusion barrier layer by physical vapor deposition (PVD) or chemical vapor deposition (CVD). The seed layer outside the recess region is removed so that the seed layer remains only in the recess region.
상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하기 위해, 화학기계적 연마공정을 수행할 수 있으며, 이때 사용되는 슬러리는 연마제가 포함되지 않는 것이 바람직하다.In order to remove the seed layer outside the recess region so that the seed layer remains only in the recess region, a chemical mechanical polishing process may be performed, and the slurry used preferably does not contain an abrasive.
한편, 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하는 다른 방법으로서, 상기 리세스영역이 매립되도록 상기 씨드층상의 전면에 매개물질층, 예를 들어 포토레지스트층을 형성한 후, 상기 리세스영역 외측의 상기 확산방지층이 노출될 때까지 상기 매개물질층 및 씨드층의 일부를 에치백하여 제거하고, 이어서 상기 리세스영역내에 잔류하는 매개물질층을 제거하는 방법을 사용할 수도 있다.On the other hand, as another method of removing the seed layer outside the recess region so that the seed layer remains only in the recess region, an intermediate material layer, for example, on the entire surface of the seed layer so that the recess region is buried. After the photoresist layer is formed, a portion of the intermediate material layer and the seed layer are etched back and removed until the diffusion barrier layer outside the recess area is exposed, and then the intermediate material layer remaining in the recess area is removed. You can also use the removal method.
한편, 리세스영역의 어스펙트비를 낮게 하기 위해 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하는 단계를 수행한 후, 상기 리세스영역 내에 잔류하는 씨드층에 대하여 적어도 일부가 잔류하도록 습식 식각 단계를 더 수행할 수도 있다. 상기 습식 식각 단계는 리세스영역의 바닥에서는 적어도 상기 씨드층이 잔류하도록 시간제어되며, 상기 리세스영역의 측벽에 잔류하는 씨드층이 전부 제거될 때까지 수행하는 것이 바람직하다.On the other hand, in order to lower the aspect ratio of the recessed region, the step of removing the seed layer outside the recessed region so that the seed layer remains only in the recessed region is performed. The wet etching step may be further performed such that at least some of the seed layer remains. The wet etching step may be time-controlled such that at least the seed layer remains at the bottom of the recess region, and is preferably performed until all of the seed layer remaining on the sidewall of the recess region is removed.
본 발명의 상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체소자는, 기판 상에 형성되며, 리세스영역이 형성된 절연층, 상기 리세스영역내의 상기 절연층 표면에 형성된 확산방지층, 상기 리세스영역 내의 측벽을 제외한 상기 확산방지층 상에 형성된 도금을 위한 씨드층 및 상기 씨드층이 형성된 리세스영역내를 매립하는 금속배선층을 포함한다.In order to achieve the above another object of the present invention, a semiconductor device according to the present invention, an insulating layer formed on a substrate, a recess region is formed, a diffusion barrier layer formed on the surface of the insulating layer in the recess region, the recess And a seed layer for plating formed on the diffusion barrier layer except for sidewalls in the region, and a metal wiring layer filling the inside of the recess region in which the seed layer is formed.
상기 리세스영역은 상기 절연층의 표면으로부터 일정 깊이로 리세스된 라인형상의 트랜치영역을 포함하며, 상기 씨드층은 상기 트랜치영역의 바닥에만 형성된 것일 수 있으며, 상기 기판상에는 도전성의 하부도전층이 더 형성되어 있으며, 상기 리세스영역은 상기 절연층을 관통하여 상기 하부도전층상의 확산방지층을 노출시키는 콘택홀영역을 포함하며, 상기 씨드층은 상기 콘택홀영역의 바닥에만 형성된 것일 수 있으며, 또한 상기 트랜치영역과 콘택홀영역이 결합된 것일 수 있다.The recess region may include a line-shaped trench region recessed to a predetermined depth from the surface of the insulating layer, and the seed layer may be formed only at the bottom of the trench region, and a conductive lower conductive layer may be formed on the substrate. The recess region may further include a contact hole region penetrating the insulating layer to expose the diffusion barrier layer on the lower conductive layer, and the seed layer may be formed only at the bottom of the contact hole region. The trench region and the contact hole region may be combined.
본 발명에 의하면, 금속배선층이 형성될 리세스영역 내에만 도금층이 형성되므로, 도금층을 필요 이상으로 두껍게 형성하지 않아도 되기 때문에 후속하는 화학기계적 연마공정시 연마량을 크게 감소시킬 수 있다. 따라서, 생산성과 제조비용을 크게 줄일 수 있다.According to the present invention, since the plating layer is formed only in the recess region where the metal wiring layer is to be formed, the amount of polishing can be greatly reduced in the subsequent chemical mechanical polishing process because the plating layer does not have to be formed thicker than necessary. Thus, productivity and manufacturing cost can be greatly reduced.
또한, 적은 양의 도금층을 연마하기 때문에 화학기계적 연마공정의 균일도가 우수하고, 동일 기판내에서 금속배선층간의 두께 변화량을 줄일 수 있으며, 과도한 연마공정을 진행하지 않아도 되므로 디슁이나 절연층의 침식과 같은 현상을 방지할 수 있다.In addition, because the small amount of plating layer is polished, the uniformity of chemical mechanical polishing process is excellent, and the thickness variation between metal wiring layers can be reduced in the same substrate. The phenomenon can be prevented.
또한, 리세스영역 내에만 도금층을 형성하기 위하여 도금층과 확산방지층을 연마할 때, 도금층과 확산방지층에 대해 거의 동일한 연마속도를 갖는 슬러리를 사용하여 공정을 단순화할 수 있다.In addition, when polishing the plating layer and the diffusion barrier layer to form the plating layer only in the recess region, the process can be simplified by using a slurry having almost the same polishing rate for the plating layer and the diffusion barrier layer.
나아가, 리세스영역내의 측벽의 씨드층을 습식 식각하여 제거함으로써 리세스영역의 어스펙트비를 줄여 갭필(gap-fill)능력이 향상되어 보이드결함등이 방지되어 소자의 신뢰성이 향상될 수 있다.In addition, by removing the seed layer on the sidewall of the recess by wet etching, the aspect ratio of the recess may be reduced, thereby improving gap-fill capability, preventing void defects, and the like, thereby improving reliability of the device.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 보다 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention in more detail. The present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only the embodiments are to make the disclosure of the present invention complete, the scope of the invention to those skilled in the art It is provided to inform you more completely.
< 제1 실시예 ><First Embodiment>
도 8 내지 도 10은 본 발명의 제1 실시예에 의한 금속배선 형성방법을 설명하기 위한 단면도들이다. 제1 실시예는 도 1 내지 도 3에서 설명한 종래의 라인 다마신 구조에서의 금속배선 형성방법과 관련 있는 것으로서, 도 1의 공정단계까지는 동일한 공정에 의해 형성되며, 도면들에서 동일부재는 동일 참조번호를 사용한다.8 to 10 are cross-sectional views illustrating a method for forming metal wirings according to a first embodiment of the present invention. The first embodiment relates to the metallization method of the conventional line damascene structure described with reference to FIGS. 1 to 3, and is formed by the same process until the process step of FIG. 1, in which the same members refer to the same. Use a number.
도 8을 참조하면, 도 1에서 도시된 바와 같이 기판(도시되지 않음) 상에 형성된 절연층(10)에 리세스영역으로서 트랜치영역(11)을 형성하며, 트랜치영역(11)이 형성된 기판의 전면에 확산방지층(12) 및 씨드층(14)을 차례로 형성한 후, 트랜치영역(11)을 제외한 부분의 씨드층(14)을 제거한 것을 나타낸다.Referring to FIG. 8, as shown in FIG. 1, a trench region 11 is formed in an insulating layer 10 formed on a substrate (not shown), and a trench region 11 is formed. After the diffusion barrier layer 12 and the seed layer 14 are sequentially formed on the entire surface, the seed layer 14 in the portion except for the trench region 11 is removed.
비록 도면에서는 도시하지 않았지만 상기 절연층(10)은 기판상에 직접 형성된 것일 수 있으며, 반도체소자를 구성하는 도전성 또는 절연성을 갖는 소정의 하지층상에 형성된 것일 수도 있음은 물론이다.Although not shown in the drawings, the insulating layer 10 may be formed directly on the substrate, or may be formed on a predetermined base layer having conductive or insulating properties constituting the semiconductor device.
보다 구체적으로 살펴보면, 기판(도시안됨) 상에 절연층(10), 예를 들어 실리콘산화막을 형성한 후, 통상의 사진식각공정을 이용하여 리세스영역으로서 트랜치영역(11)을 형성한다. 트랜치영역(11)을 형성하는 방법은, 상기 절연층(10)에 식각마스크층으로서 실리콘산화막과 식각선택성이 있는 실리콘질화막을 증착한 후 포토레지스트층을 코팅하여 사진식각공정에 의해 포토레지스트 패턴 및 실리콘질화막 패턴을 형성한 후, 이를 이용하여 트랜치영역(11)을 형성할 수 있으며, 다른 방법으로서 절연층(10) 상에 직접 포토레지스트층을 형성한 후 사진식각공정에 의해 트랜치영역(11)을 형성할 수도 있다. 이때 상기 트랜치영역(11)의 깊이는 1000 내지 30,000Å의 범위가 되도록 한다.More specifically, after forming the insulating layer 10, for example, a silicon oxide film on the substrate (not shown), the trench region 11 is formed as a recess region using a conventional photolithography process. The trench region 11 may be formed by depositing a silicon oxide film and an etch selectivity silicon nitride film as an etch mask layer on the insulating layer 10, and then coating a photoresist layer to form a photoresist pattern and a photoetch process. After forming the silicon nitride layer pattern, the trench region 11 may be formed using the silicon nitride layer pattern. Alternatively, the trench region 11 may be formed by directly etching the photoresist layer on the insulating layer 10. May be formed. At this time, the depth of the trench region 11 is in the range of 1000 to 30,000 3.
이어서, 트랜치영역(11)이 형성된 절연층(10) 상에 후속되는 배선금속과의 접착력을 향상시키는 동시에 금속의 확산을 방지해주는 확산방지층(12)을 형성한다. 상기 확산방지층의 재질은, 탄탈륨(Ta), 탄탈륨질화막(TaN), 탄탈륨알루미늄질화막(TaAlN), 탄탈륨실리콘질화막(TaSiN), 탄탈륨실리사이드(TaSi2), 티타늄(Ti), 티타늄질화막(TiN), 티타늄실리콘질화막(TiSiN), 텅스텐질화막(WN), 코발트(Co), 및 코발트실리사이드(CoSi2) 등이 단일막으로 또는 이들 가운데 둘 이상의 복합막으로 형성할 수 있다. 상기 확산방지층(12)의 두께는 100 내지 1000 Å의 범위가 되도록 형성한다.Subsequently, a diffusion barrier layer 12 is formed on the insulating layer 10 on which the trench region 11 is formed to improve adhesion to subsequent wiring metals and to prevent metal diffusion. The diffusion barrier layer may be made of tantalum (Ta), tantalum nitride (TaN), tantalum aluminum nitride (TaAlN), tantalum silicon nitride (TaSiN), tantalum silicide (TaSi 2 ), titanium (Ti), titanium nitride (TiN), A titanium silicon nitride film (TiSiN), a tungsten nitride film (WN), cobalt (Co), cobalt silicide (CoSi 2 ), or the like may be formed as a single film or two or more composite films thereof. The diffusion barrier layer 12 is formed to have a thickness in the range of 100 to 1000 kPa.
이어서, 상기 확산방지층(12)상의 전면에 도금(plating)을 위한 씨드층(14)을 형성한다. 상기 씨드층(14)은 구리(Cupper) 외에도 플래티늄(Platinum), 팔라듐(Palladium), 루비듐(Rubidium), 스토론튬(Strontium), 로듐(Rhodium) 및 코발트(Cobalt) 등의 전이금속을 이용할 수 있으며, 그 두께는 500 내지 5,000 Å의범위가 되도록 형성한다. 상기 씨드층(14)을 형성하는 방법은 스퍼터링 등의 물리적 화학기상증착(Physical Vapor Deposition; PVD)법 또는 화학적 기상증착(Chemical Vapor Deposition; CVD)법 등이 있다. 일반적으로 상기 화학적 기상증착법에 의하면 물리적 기상증착법에 비하여 증착물질이 피증착층의 표면, 즉 수직면 및 수평면에 상대적으로 균일하게 증착되는 데 비하여, 물리적 기상증착법에 의하면 증착물질의 방향성으로 인하여 증착물질의 이동방향에 수직한 수직면 보다 수평면에 보다 두껍게 형성된다는 특성이 있다.Subsequently, a seed layer 14 for plating is formed on the entire surface of the diffusion barrier layer 12. The seed layer 14 may use transition metals such as platinum, palladium, rubidium, strontium, rhodium, and cobalt in addition to copper. The thickness is formed to be in the range of 500 to 5,000 kPa. The seed layer 14 may be formed by a physical vapor deposition (PVD) method or a chemical vapor deposition (CVD) method, such as sputtering. In general, according to the chemical vapor deposition method, the deposition material is deposited relatively uniformly on the surface of the deposition layer, that is, the vertical plane and the horizontal plane, as compared with the physical vapor deposition method, but according to the physical vapor deposition method, It is characterized in that it is formed thicker in the horizontal plane than the vertical plane perpendicular to the moving direction.
이어서, 도 8에 도시된 바와 같이 트랜치영역(11)에만 잔류하도록 트랜치영역(11) 외측의 씨드층(14)을 선택적으로 제거하여 확산방지층(12)을 노출시킨다. 상기 씨드층(14)을 선택적으로 제거하기 위한 방법으로서 다음 두가지 방법이 사용될 수 있다.Subsequently, as shown in FIG. 8, the seed layer 14 outside the trench region 11 is selectively removed so as to remain only in the trench region 11 to expose the diffusion barrier layer 12. As a method for selectively removing the seed layer 14, two methods may be used.
첫째, 화학기계적 연마(Chemical Mechanical Polishing ; CMP) 공정에 의한 것이다. 화학기계적 연마공정은 연마장치 내로 작업하려고 하는 기판을 로딩시킨 후, 기판의 피연마면과 연마장치 내에 설치된 패드를 접촉시킨 후 이들 사이로 슬러리를 공급하면서 서로 상대적으로 회전시키면서 연마공정을 수행하는 것으로써, 피연마면의 표면으로부터 거의 동일한 높이를 유지하면서 연마가 되게 하는 것이다. 따라서, 화학기계적 연마공정을 본 실시예에 적용하는 경우 연마장치내의 패드와 트랜치영역(11) 외측의 씨드층(14)이 서로 접촉하면서 연마되기 때문에 트랜치영역(11) 내의 씨드층(14)만 선택적으로 잔류하게 되는 것이다. 한편, 상기 화학기계적 연마공정에 사용되는 슬러리는 연마공정 후 슬러리의 찌꺼기들이트랜치영역(11)내에 잔류하는 것을 방지하기 위해 연마제가 포함되지 않은 슬러리를 사용하는 것이 바람직하며, 상기 화학기계적 연마공정은 상기 씨드층과 상기 확산방지층의 연마선택비가 10:1 ∼1000:1인 슬러리를 사용하여 수행한다.First, by chemical mechanical polishing (CMP) process. The chemical mechanical polishing process is performed by loading a substrate to be worked into the polishing apparatus, then contacting the surface to be polished of the substrate with a pad installed in the polishing apparatus, and performing a polishing process while rotating relative to each other while supplying a slurry therebetween. In this case, polishing is performed while maintaining almost the same height from the surface of the surface to be polished. Therefore, when the chemical mechanical polishing process is applied to this embodiment, only the seed layer 14 in the trench region 11 is polished while the pad in the polishing apparatus and the seed layer 14 outside the trench region 11 are polished in contact with each other. It will remain optional. On the other hand, as the slurry used in the chemical mechanical polishing process, it is preferable to use a slurry containing no abrasive in order to prevent residues of the slurry from remaining in the trench region 11 after the polishing process. The polishing layer and the diffusion barrier layer is performed using a slurry having a polishing selectivity of 10: 1 to 1000: 1.
둘째, 에치백(etch back) 공정에 의한 것이다. 에치백 공정은 기판의 전면에 대하여 식각분위기에 노출된 피식각층의 표면으로부터 거의 일정한 식각속도로 제거되는 것이기 때문에 선택적으로 씨드층(14)을 제거하기 위해, 본 실시예에서는 매개물질층을 이용할 수 있다. 즉, 트랜치영역(11)을 포함한 기판의 전면에 리플로우 특성이 우수한 매개물질층, 예를 들어 포토레지스트층을 두껍게 형성한 후 에치백공정을 수행한다. 에치백공정에 의해 기판의 표면에 형성된 포토레지스트층 및 상기 트랜치영역(11) 외측의 씨드층(14)이 차례로 식각되어지며, 상기 트랜치영역(11) 외측의 확산방지층(12)이 노출될 때까지 수행한다. 이어서, 트랜치영역(11) 내에 잔류하는 포토레지스트층을 애싱(ashing) 등의 방법으로 제거하면, 도 8과 같이 트랜치영역(11) 내에만 씨드층(14)이 잔류하게 된다.Second, it is by an etch back process. Since the etch back process removes the seed layer 14 selectively from the surface of the etched layer exposed to the etch atmosphere with respect to the front surface of the substrate, in order to selectively remove the seed layer 14, in this embodiment, an intermediate material layer may be used. have. In other words, an intermediate material layer having excellent reflow characteristics, for example, a photoresist layer, is formed on the entire surface of the substrate including the trench region 11, and then an etch back process is performed. When the photoresist layer formed on the surface of the substrate and the seed layer 14 outside the trench region 11 are sequentially etched by the etch back process, and the diffusion barrier layer 12 outside the trench region 11 is exposed. Do until. Subsequently, when the photoresist layer remaining in the trench region 11 is removed by ashing or the like, the seed layer 14 remains only in the trench region 11 as shown in FIG. 8.
계속하여 도 9를 참조하면, 도금액을 담을 수 있는 도금장치(도시안됨) 내로 도 8에 도시된 기판을 로딩한 후, 도금공정을 수행하여 상기 씨드층(14)이 존재하는 트랜치영역(11)내에 도금층(18)을 형성한다. 상기 도금층(18)의 재질은 본발명의 도금공정에 의해 도금이 이루어질 수 있는 도전성의 금속물질이면 족하며, 본 실시예에서는 대표적으로 구리를 사용하였다. 본 발명에서의 도금공정은 전해도금법 및 무전해도금법을 모두 사용할 수 있다. 예를 들어, 구리에 대한 전해도금(electroplating)은 구리이온이 포함된 전해용액내로 씨드층(14)이 형성된기판을 넣은 후 이를 음극(cathode)으로 하여 전압을 인가하면 구리 도금층(18)이 씨드층(14)상에만 선택적으로 형성되는 것을 이용한 것이다. 한편, 무전해도금은 씨드층(14)이 형성된 기판에 대해 전처리, 예를 들어 팔라듐처리를 수행한 후 구리이온을 포함한 도금액에 집어넣으면 구리 도금층이 씨드층(14) 상에만 선택적으로 형성되는 것을 이용한 것이다. 상기 도금층(18)은 트랜치영역(11)이 충분히 매립될 정도로 충분히 수행한다.9, after loading the substrate shown in FIG. 8 into a plating apparatus (not shown) capable of containing a plating solution, the trench region 11 in which the seed layer 14 exists is performed by performing a plating process. The plating layer 18 is formed in it. The material of the plating layer 18 is sufficient as long as it is a conductive metal material which can be plated by the plating process of the present invention, and copper is typically used in this embodiment. The plating process in this invention can use both an electroplating method and an electroless plating method. For example, electroplating of copper involves placing a substrate on which the seed layer 14 is formed into an electrolytic solution containing copper ions, and then applying a voltage using the cathode as a cathode to seed the copper plating layer 18. It is used to selectively form only on the layer (14). On the other hand, in the electroless plating, after pretreatment, for example, palladium treatment, is performed on the substrate on which the seed layer 14 is formed, the electroplating layer is selectively formed only on the seed layer 14 when placed in a plating solution containing copper ions. It is used. The plating layer 18 is sufficiently performed so that the trench region 11 is sufficiently buried.
이어서 도 10을 참조하면, 기판의 전면에 대하여 표면 평탄화공정을 수행하여, 트랜치영역(11) 내에만 표면이 평탄화된 금속배선층(18a)을 형성한다. 표면 평탄화공정은 전술한 바와 같이 화학기계적 연마공정 또는 에치백공정을 통하여 수행될 수 있다. 이때 화학기계적 연마공정을 수행하는 경우 상기 도금층(18)과 확산방지층(12)에 대한 연마선택비가 거의 동일한 슬러리를 사용하여 동시에 표면 평탄화를 수행할 수도 있으며, 도금층(18)과 확산방지층(12)에 대하여 별개의 공정을 적용할 수도 있다.Next, referring to FIG. 10, a surface planarization process is performed on the entire surface of the substrate to form the metallization layer 18a having the planarized surface only in the trench region 11. As described above, the surface planarization process may be performed through a chemical mechanical polishing process or an etch back process. In this case, when the chemical mechanical polishing process is performed, surface planarization may be simultaneously performed using a slurry having substantially the same polishing selectivity for the plating layer 18 and the diffusion barrier layer 12, and the plating layer 18 and the diffusion barrier layer 12 may be used. It is also possible to apply a separate process for.
< 제2 실시예 >Second Embodiment
도 11 내지 도 13은 본 발명의 제2 실시예에 의한 금속배선 형성방법을 설명하기 위한 단면도들이다. 제2 실시예도 제1 실시예와 같이 도 1 내지 도 3에서 설명한 라인 다마신 구조에서의 금속배선 형성방법과 관련 있는 것으로서, 제1 실시예에서 참조한 도 8의 공정단계까지는 동일한 공정에 의해 형성되며, 도면들에서 동일부재는 동일 참조번호를 사용한다.11 to 13 are cross-sectional views illustrating a method for forming metal wirings according to a second embodiment of the present invention. Like the first embodiment, the second embodiment is related to the method for forming metal wirings in the line damascene structure described with reference to FIGS. 1 to 3, and the process steps of FIG. 8 referred to in the first embodiment are formed by the same process. In the drawings, the same member uses the same reference numeral.
도 11을 참조하면, 기판(도시되지 않음) 상에 형성된 절연층(10)에 리세스영역으로서 트랜치영역(11)을 형성하며, 트랜치영역(11)이 형성된 기판의 전면에 확산방지층(12) 및 씨드층(14)을 차례로 형성한 후, 트랜치영역(11)의 바닥부분을 제외한 부분의 씨드층(14)을 제거한 것을 나타낸다.Referring to FIG. 11, the trench region 11 is formed in the insulating layer 10 formed on the substrate (not shown), and the diffusion barrier layer 12 is formed on the entire surface of the substrate on which the trench region 11 is formed. And the seed layer 14 are formed one after another, and the seed layer 14 in the portion except the bottom portion of the trench region 11 is removed.
본 실시예에서는, 씨드층(14)이 트랜치영역(11)의 바닥부분에만 잔류한다는 것을 제외하고는 기본적으로 제1 실시예와 동일한 공정이 적용된다. 특히, 본 실시예에서는 상기 씨드층(14)을 형성하는 방법이 전술한 스퍼터링 등의 물리적 화학기상증착(PVD)법을 사용하는 것이 바람직하다. 이는 물리적 기상증착법에 의하면 증착물질의 방향성으로 인하여 증착물질의 이동방향에 수직한 수직면 보다 수평면에 보다 두껍게 형성된다는 특성을 이용할 수 있기 때문이다.In this embodiment, basically the same process as in the first embodiment is applied except that the seed layer 14 remains only at the bottom of the trench region 11. In particular, in the present embodiment, it is preferable to use the above-described physical chemical vapor deposition (PVD) method such as sputtering as the method for forming the seed layer 14. This is because the physical vapor deposition method is able to take advantage of the fact that due to the orientation of the deposited material is formed thicker on the horizontal plane than the vertical plane perpendicular to the moving direction of the deposition material.
보다 구체적으로는, 도 8에 도시된 바와 같이 트랜치영역(11)의 바닥 및 측벽에만 씨드층(14)이 잔류하는 기판에 대하여 습식 식각공정을 수행하게 되면, 일정한 시간이 경과한 후 상대적으로 씨드층(14)이 얇게 형성된 트랜치영역(11)의 측벽에서는 씨드층(14)이 모두 제거되며, 상대적으로 두껍게 씨드층(14)이 형성된 바닥부분에서는 여전히 씨드층(14)이 남아 있게 된다. 상기 습식 식각공정은 씨드층(14)의 재질에 적합한 식각액을 선택하여 사용할 수 있으며, 예를 들어 구리를 씨드층(14)으로 사용한 경우 황산과 과수가 초순수에 희석된 식각액을 사용한다. 상기 습식 식각공정은 시간제어(time control)적으로 수행되며, 적어도 트랜치영역(11)의 바닥부분에는 씨드층(14)이 남아있도록 제어되며, 트랜치영역(11)의 측벽에 존재하는 씨드층(14)이 전부 제거될 때까지 수행될 수 있다.More specifically, as shown in FIG. 8, when the wet etching process is performed on a substrate in which the seed layer 14 remains only on the bottom and sidewalls of the trench region 11, the seed is relatively relatively after a predetermined time has elapsed. All of the seed layer 14 is removed from the sidewall of the trench region 11 in which the layer 14 is thin, and the seed layer 14 remains in the bottom portion where the seed layer 14 is formed relatively thick. The wet etching process may select and use an etching solution suitable for the material of the seed layer 14. For example, when copper is used as the seed layer 14, an etching solution in which sulfuric acid and fruit water are diluted in ultrapure water is used. The wet etching process is performed by time control, and the seed layer 14 is controlled so that the seed layer 14 remains at least at the bottom of the trench region 11, and the seed layer exists on the sidewall of the trench region 11. 14) may be performed until all are removed.
도 12를 참조하면, 제1 실시예에서와 같이 도금액을 담을 수 있는 도금장치(도시안됨) 내로 도 11에 도시된 기판을 로딩한 후, 도금공정을 수행하여 상기 씨드층(14)이 존재하는 트랜치영역(11)내에 도금층(19)을 형성한다. 본 실시예에서는 제1 실시예와 달리 트랜치영역(11)의 측벽에 씨드층(14)이 존재하지 않기 때문에 트랜치영역(11)의 어스펙트비가 낮아 보이드의 형성없이 도금층(19)이 매우 양호하게 형성된다. 상기 도금층(19)은 트랜치영역(11)이 충분히 매립될 정도로 충분히 수행한다.Referring to FIG. 12, after loading the substrate shown in FIG. 11 into a plating apparatus (not shown) capable of containing a plating solution as in the first embodiment, the seed layer 14 is present by performing a plating process. The plating layer 19 is formed in the trench region 11. In the present embodiment, unlike the first embodiment, since the seed layer 14 does not exist on the sidewalls of the trench region 11, the aspect ratio of the trench region 11 is low, so that the plating layer 19 is very good without forming voids. Is formed. The plating layer 19 is sufficiently performed to sufficiently fill the trench region 11.
이어서 도 13을 참조하면, 기판의 전면에 대하여 표면 평탄화공정을 수행하여, 트랜치영역(11) 내에만 표면이 평탄화된 금속배선층(19a)을 형성한다. 표면 평탄화공정은 전술한 바와 같이 화학기계적 연마공정 또는 에치백공정을 통하여 수행될 수 있다. 이때 화학기계적 연마공정을 수행하는 경우 상기 도금층(19)과 확산방지층(12)에 대한 연마선택비가 거의 동일한 슬러리를 사용하여 동시에 표면 평탄화를 수행하는 것이 바람직하다.Next, referring to FIG. 13, a surface planarization process is performed on the entire surface of the substrate to form the metallization layer 19a having the planarized surface only in the trench region 11. As described above, the surface planarization process may be performed through a chemical mechanical polishing process or an etch back process. In this case, when performing the chemical mechanical polishing process, it is preferable to simultaneously perform surface planarization using a slurry having substantially the same polishing selectivity for the plating layer 19 and the diffusion barrier layer 12.
< 제3 실시예 >Third Embodiment
도 14 내지 도 16은 본 발명의 제3 실시예에 의한 금속배선 형성방법을 설명하기 위한 단면도들이다. 제3 실시예는 도 4 내지 도 7에서 설명한 종래의 듀얼 다마신 구조에서의 금속배선 형성방법과 관련 있는 것으로서, 도 5의 공정단계까지는 동일한 공정에 의해 형성되며, 도면들에서 동일부재는 동일 참조번호를 사용한다.14 to 16 are cross-sectional views for describing a method for forming metal wirings according to a third embodiment of the present invention. The third embodiment relates to the metallization forming method in the conventional dual damascene structure described with reference to FIGS. 4 to 7, and is formed by the same process until the process step of FIG. 5, in which the same members are referred to by the same reference numerals. Use a number.
도 14를 참조하면, 도 5에서 도시된 바와 같이 기판(도시되지 않음) 상에 형성된 절연층(20)에 리세스영역으로서 콘택홀영역(30)과 트랜치영역이 결합된 듀얼 다마신 구조를 갖는다. 상기 콘택홀영역(30)은 기판상에 형성된 하부도전층(28)의 표면을 노출시키는 형태로 형성되며, 트랜치영역은 상기 콘택홀영역(30)과 결합되며 동시에 상기 절연층(20)의 표면으로부터 일정 깊이로 라인 형상으로 형성된다. 상기 리세스영역이 형성된 기판의 전면에 확산방지층(22) 및 씨드층(24)이 차례로 형성되며, 리세스영역을 제외한 절연층(20) 상의 씨드층(24)은 모두 제거된다.Referring to FIG. 14, as shown in FIG. 5, the contact hole region 30 and the trench region are coupled to the insulating layer 20 formed on the substrate (not shown), and have a dual damascene structure. . The contact hole region 30 is formed to expose the surface of the lower conductive layer 28 formed on the substrate, the trench region is coupled to the contact hole region 30 and at the same time the surface of the insulating layer 20 It is formed in a line shape with a predetermined depth from. The diffusion barrier layer 22 and the seed layer 24 are sequentially formed on the entire surface of the substrate on which the recess region is formed, and all of the seed layers 24 on the insulating layer 20 except the recess region are removed.
제1 실시예에서와 같이, 비록 도면에서는 도시하지 않았지만 상기 절연층(20)은 기판상에 직접 형성된 것일 수 있으며, 반도체소자를 구성하는 도전성 또는 절연성을 갖는 소정의 하지층상에 형성된 것일 수도 있음은 물론이며, 상기 트랜치영역의 깊이는 1000 내지 30,000Å의 범위가 되도록 하며, 상기 확산방지층(22)의 재질은, 탄탈륨(Ta), 탄탈륨질화막(TaN), 탄탈륨알루미늄질화막(TaAlN), 탄탈륨실리콘질화막(TaSiN), 탄탈륨실리사이드(TaSi2), 티타늄(Ti), 티타늄질화막(TiN), 티타늄실리콘질화막(TiSiN), 텅스텐질화막(WN), 코발트(Co), 및 코발트실리사이드(CoSi2) 등이 단일막으로 또는 이들 가운데 둘 이상의 복합막으로 형성할 수 있으며, 상기 확산방지층(22)의 두께는 100 내지 1000 Å의 범위가 되도록 형성한다.As in the first embodiment, although not shown in the drawings, the insulating layer 20 may be formed directly on a substrate, or may be formed on a predetermined underlayer having conductive or insulating properties constituting a semiconductor device. Of course, the depth of the trench region is in the range of 1000 to 30,000 kPa, and the material of the diffusion barrier layer 22 is tantalum (Ta), tantalum nitride layer (TaN), tantalum aluminum nitride layer (TaAlN), or tantalum silicon nitride layer (TaSiN), tantalum silicide (TaSi 2 ), titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN), tungsten nitride (WN), cobalt (Co), and cobalt silicide (CoSi 2 ) It may be formed of a film or two or more of these composite film, the thickness of the diffusion barrier layer 22 is formed to be in the range of 100 to 1000 Å.
또한, 상기 씨드층(24)은 구리(Cupper) 외에도 플래티늄(Platinum), 팔라듐(Palladium), 루비듐(Rubidium), 스토론튬(Strontium), 로듐(Rhodium) 및 코발트(Cobalt) 등의 전이금속을 이용할 수 있으며, 그 두께는 500 내지 5,000 Å의범위가 되도록 형성하며, 상기 씨드층(24)을 형성하는 방법은 스퍼터링 등의 물리적 화학기상증착법 또는 화학적 기상증착법 등을 사용할 수 있다.In addition, the seed layer 24 may include transition metals such as platinum, palladium, rubidium, strontium, rhodium, and cobalt in addition to copper. It can be used, the thickness is formed to be in the range of 500 to 5,000 kPa, the method of forming the seed layer 24 may be used a physical chemical vapor deposition method such as sputtering or chemical vapor deposition method.
또한, 도 14에 도시된 바와 같이 리세스영역에만 잔류하도록 리세스영역 외측의 씨드층(24)을 선택적으로 제거하여 확산방지층(22)을 노출시키기 위해, 전술한 바와 같이 화학기계적 연마공정또는 에치백공정을 이용할 수 있다. 이때 화학기계적 연마공정에 사용되는 슬러리는 제1 실시예에서와 같이 연마제가 포함되지 않은 슬러리를 사용하는 것이 바람직하다.In addition, as shown in FIG. 14, in order to expose the diffusion barrier layer 22 by selectively removing the seed layer 24 outside the recess region so as to remain only in the recess region, as described above, The tooth white process can be used. In this case, as the slurry used in the chemical mechanical polishing process, it is preferable to use a slurry containing no abrasive as in the first embodiment.
도 15를 참조하면, 도금액을 담을 수 있는 도금장치(도시안됨) 내로 도 14에 도시된 기판을 로딩한 후, 도금공정을 수행하여 상기 씨드층(24)이 존재하는 리세스영역내에만 도금층(27)을 형성한다. 본 실시예에서의 도금공정은 전해도금법 및 무전해도금법을 모두 사용할 수 있다. 상기 도금층(27)은 리세스영역이 충분히 매립될 정도로 충분히 수행한다.Referring to FIG. 15, after loading the substrate shown in FIG. 14 into a plating apparatus (not shown) capable of containing a plating solution, a plating process may be performed to perform plating process only on a recess region in which the seed layer 24 exists. 27). The plating process in this embodiment can use both the electroplating method and the electroless plating method. The plating layer 27 is sufficiently performed to sufficiently fill the recess region.
도 16을 참조하면, 기판의 전면에 대하여 표면 평탄화공정을 수행하여, 리세스영역 내에만 표면이 평탄화된 금속배선층(27a)을 형성한다. 표면 평탄화공정은 전술한 바와 같이 화학기계적 연마공정 또는 에치백공정을 통하여 수행될 수 있다. 이때 화학기계적 연마공정을 수행하는 경우 상기 도금층(27)과 확산방지층(22)에 대한 연마선택비가 거의 동일한 슬러리를 사용하여 동시에 표면 평탄화를 수행할 있다.Referring to FIG. 16, a surface planarization process is performed on the entire surface of the substrate to form the metallization layer 27a having the planarized surface only in the recess region. As described above, the surface planarization process may be performed through a chemical mechanical polishing process or an etch back process. In this case, when the chemical mechanical polishing process is performed, surface planarization may be simultaneously performed using a slurry having substantially the same polishing selectivity for the plating layer 27 and the diffusion barrier layer 22.
< 제4 실시예 >Fourth Embodiment
도 17 내지 도 19는 본 발명의 제4 실시예에 의한 금속배선 형성방법을 설명하기 위한 단면도들이다. 제4 실시예도 제3 실시예와 같이 듀얼 다마신 구조에서의 금속배선 형성방법과 관련 있는 것으로서, 제3 실시예에서 참조한 도 14의 공정단계까지는 동일한 공정에 의해 형성되며, 도면들에서 동일부재는 동일 참조번호를 사용한다.17 to 19 are cross-sectional views for describing a method for forming metal wirings according to a fourth embodiment of the present invention. The fourth embodiment is also related to the method for forming metal wiring in the dual damascene structure as in the third embodiment, and is formed by the same process until the process step of FIG. 14 referred to in the third embodiment, in which the same member is Use the same reference number.
도 17을 참조하면, 도 14에 도시된 바와 같이 리세스영역 내에만 씨드층(24)이 존재하는 기판에 대하여 습식 식각공정을 수행한 결과의 단면도를 나타낸다. 본 실시예에서는, 씨드층(24)이 리세스영역의 바닥부분, 보다 구체적으로는 수평면상에만 잔류한다는 것을 제외하고는 기본적으로 제3 실시예와 동일한 공정이 적용된다. 특히, 본 실시예에서는 상기 씨드층(24)을 형성하는 방법이 전술한 스퍼터링 등의 물리적 화학기상증착(PVD)법을 사용하는 것이 바람직하다. 이는 물리적 기상증착법에 의하면 증착물질의 방향성으로 인하여 증착물질의 이동방향에 수직한 수직면 보다 수평면에 보다 두껍게 형성된다는 특성을 이용할 수 있기 때문이다.Referring to FIG. 17, as shown in FIG. 14, a cross-sectional view of a wet etching process is performed on a substrate in which the seed layer 24 exists only in the recess region. In this embodiment, basically the same process as in the third embodiment is applied except that the seed layer 24 remains only on the bottom portion of the recess region, more specifically, on the horizontal plane. In particular, in the present embodiment, it is preferable to use the above-described physical chemical vapor deposition (PVD) method such as sputtering as the method for forming the seed layer 24. This is because the physical vapor deposition method is able to take advantage of the fact that due to the orientation of the deposited material is formed thicker on the horizontal plane than the vertical plane perpendicular to the moving direction of the deposition material.
보다 구체적으로는, 도 14에 도시된 바와 같이 콘택홀영역(30) 및 트랜치영역을 포함한 리세스영역의 바닥 및 측벽에만 씨드층(24)이 잔류하는 기판에 대하여 습식 식각공정을 수행하게 되면, 일정한 시간이 경과한 후 상대적으로 씨드층(24)이 얇게 형성된 콘택홀영역(30) 및 트랜치영역의 측벽에서는 씨드층(24)이 모두 제거되며, 상대적으로 두껍게 씨드층(24)이 형성된 콘택홀영역(30) 및 트랜치영역의 바닥부분(즉, 리세스영역 내의 수평면 부분)에서는 여전히 씨드층(24)이 남아 있게 된다. 상기 습식 식각공정은 시간제어(time control)적으로 수행되며, 적어도 리세스영역의 바닥부분에는 씨드층(24)이 남아있도록 제어되며, 리세스영역의 측벽에 존재하는 씨드층(24)이 전부 제거될 때까지 수행하는 것이 바람직하다. 그러나, 습식 식각공정의 시간을 제어하여 상기 리세스영역의 측벽에서 상기 씨드층(24)의 일부만이 제거될 수 있도록 할 수도 있다.More specifically, as shown in FIG. 14, when the wet etching process is performed on the substrate in which the seed layer 24 remains only on the bottom and sidewalls of the recess region including the contact hole region 30 and the trench region, After a certain period of time, both the seed layer 24 is removed from the sidewalls of the contact hole region 30 and the trench region where the seed layer 24 is relatively thin, and the contact hole having the relatively thick seed layer 24 is formed. The seed layer 24 remains in the region 30 and in the bottom portion of the trench region (ie, the horizontal surface portion in the recess region). The wet etching process is performed by time control, and the seed layer 24 is controlled to remain at least at the bottom of the recess region, and the seed layer 24 existing on the sidewall of the recess region is entirely It is preferable to carry out until removed. However, the time of the wet etching process may be controlled so that only a part of the seed layer 24 may be removed from the sidewall of the recess region.
도 18을 참조하면, 제3 실시예에서와 같이 도금액을 담을 수 있는 도금장치(도시안됨) 내로 도 17에 도시된 기판을 로딩한 후, 도금공정을 수행하여 상기 씨드층(24)이 존재하는 리세스영역 내에 도금층(29)을 형성한다. 본 실시예에서는 제3 실시예와 달리 리세스영역의 측벽에 씨드층(24)이 존재하지 않기 때문에 리세스영역의 어스펙트비가 낮아 보이드의 형성없이 도금층(29)이 매우 양호하게 형성된다.Referring to FIG. 18, after loading the substrate shown in FIG. 17 into a plating apparatus (not shown) capable of containing a plating liquid as in the third embodiment, the seed layer 24 is present by performing a plating process. The plating layer 29 is formed in the recess region. In the present embodiment, unlike the third embodiment, since the seed layer 24 does not exist on the sidewall of the recess region, the aspect ratio of the recess region is low, so that the plating layer 29 is formed very well without forming voids.
도 19를 참조하면, 기판의 전면에 대하여 표면 평탄화공정을 수행하여, 리세스영역 내에만 표면이 평탄화된 금속배선층(29a)을 형성한다. 표면 평탄화공정은 전술한 바와 같이 화학기계적 연마공정 또는 에치백공정을 통하여 수행될 수 있다. 이때 화학기계적 연마공정을 수행하는 경우 상기 도금층(29)과 확산방지층(22)에 대한 연마선택비가 거의 동일한 슬러리를 사용하여 동시에 표면 평탄화를 수행하는 것이 바람직하다.Referring to FIG. 19, a surface planarization process is performed on the entire surface of the substrate to form a metallization layer 29a having a planarized surface only in the recess region. As described above, the surface planarization process may be performed through a chemical mechanical polishing process or an etch back process. In this case, when performing the chemical mechanical polishing process, it is preferable to simultaneously perform surface planarization using a slurry having substantially the same polishing selectivity for the plating layer 29 and the diffusion barrier layer 22.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예들에 한정되지 않고 당업자에 의해 많은 변형 및 개량이 가능하다. 특히, 본 발명은 상기 라인 및 듀얼 다마신 구조에 적용되는 외에도 콘택홀 또는 비어홀을 매립하는 단일 형상의 플러그의 형성에도 적용될 수 있으며, 도금공정을 이용할 수 있는 한 다양한 재질의 도금층을 형성할 수 있음은 물론이다.Although the present invention has been described in detail above, the present invention is not limited to the above embodiments, and many modifications and improvements can be made by those skilled in the art. In particular, the present invention can be applied to the formation of a single-shaped plug to fill a contact hole or via hole in addition to the line and dual damascene structure, it is possible to form a plating layer of various materials as long as the plating process can be used Of course.
본 발명에 따르면, 첫째, 금속배선층이 형성될 리세스영역 내에만 도금층이 형성되므로, 도금층을 필요 이상으로 두껍게 형성하지 않아도 되고, 후속되는 화학기계적 연마공정이나 에치백공정시 연마량을 크게 감소시킬 수 있다. 따라서, 생산성과 제조비용을 크게 줄일 수 있다.According to the present invention, first, since the plating layer is formed only in the recess region where the metal wiring layer is to be formed, the plating layer does not have to be formed thicker than necessary, and greatly reduces the amount of polishing during the subsequent chemical mechanical polishing process or etch back process. Can be. Thus, productivity and manufacturing cost can be greatly reduced.
둘째, 적은 양의 도금층을 연마하기 때문에 동일 기판내에서 연마공정의 균일도가 우수하고, 동일기판내 금속배선층의 두께 변화량을 줄일 수 있다. 또한, 과도한 연마공정을 진행하지 않아도 되기 때문에 디슁이나 절연막의 침식(erosion)과 같은 현상을 방지할 수 있어 반도체소자의 신뢰성이 향상된다.Second, since a small amount of the plating layer is polished, the uniformity of the polishing process is excellent in the same substrate, and the thickness variation of the metal wiring layer in the same substrate can be reduced. In addition, since an excessive polishing step does not have to be performed, phenomena such as dishing or erosion of the insulating film can be prevented, thereby improving the reliability of the semiconductor device.
셋째, 리세스영역 외측에 씨드층이 잔류하지 않기 때문에 화학기계적 연마공정시 도금층과 확산방지층에 대해 동일한 슬러리 만을 사용하면 되므로 공정을 단순화할 수 있다.Third, since the seed layer does not remain outside the recess region, only the same slurry may be used for the plating layer and the diffusion barrier layer in the chemical mechanical polishing process, thereby simplifying the process.
넷째, 리세스영역의 측벽에 잔류하는 씨드층을 제거하더라도 충분히 도금층이 형성될 수 있으며, 그에 따라 리세스영역의 어스펙트비가 낮아져 도금층의 갭필(gap-fill) 능력이 향상되어 보이드 등의 결함이 방지되어 반도체소자의 신뢰성이 향상된다.Fourth, even if the seed layer remaining on the sidewall of the recess region is removed, the plating layer can be sufficiently formed. Accordingly, the aspect ratio of the recess region is lowered, thereby improving the gap-fill capability of the plating layer, thereby eliminating defects such as voids. This improves the reliability of the semiconductor device.
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