RU2203504C2

RU2203504C2 - Walsh function analyzer

Info

Publication number: RU2203504C2
Application number: RU2000112158/09A
Authority: RU
Inventors: В.Ф. Ермаков; А.Э. Каждан
Original assignee: Ермаков Владимир Филиппович
Priority date: 2000-05-15
Filing date: 2000-05-15
Publication date: 2003-04-27

Abstract

FIELD: computer engineering. SUBSTANCE: device can be used for spectrum analyses of arbitrary- shape signals. Analyzer has group of analogous memory banks, square- ware generator, matrix of arithmetic units which are represented by two-input adder units and subtractor units, decoder, counter, and monostable multivibrator. EFFECT: enlarged functional capabilities. 5 cl, 7 dwg, 1 tbl

Description

Изобретение относится к области измерительной и вычислительной техники и предназначено для спектрального анализа сигналов произвольной формы с целью определения амплитуд ортогональных составляющих Уолша. The invention relates to the field of measuring and computer engineering and is intended for spectral analysis of arbitrary waveforms in order to determine the amplitudes of the orthogonal Walsh components.

Известен дискретно-аналоговый анализатор ортогональных составляющих спектра электрических сигналов [1], содержащий устройство выборки мгновенных значений сигнала, в который входят сдвиговый регистр, две группы ключей соответственно для четных и нечетных частот в косинусном канале и две группы ключей соответственно для четных и нечетных частот в синусном канале, группы развязывающих четырехвходовых элементов ИЛИ соответственно в синусном и косинусном каналах, блоки изменения знака в косинусном и синусном каналах, состоящие из триггера, ключей и инвертирующего операционного усилителя с единичным коэффициентом передачи, а также двух двухвходовых элементов ИЛИ, группу из четырех многовходовых сумматоров соответственно для четных и нечетных частот в синусном и косинусном каналах и генератор импульсов, управляющий работой регистра сдвига. Known discrete-analog analyzer of the orthogonal components of the spectrum of electrical signals [1], containing a device for sampling the instantaneous values of the signal, which includes a shift register, two groups of keys, respectively, for even and odd frequencies in the cosine channel and two groups of keys, respectively, for even and odd frequencies in sine channel, groups of decoupling four-input elements OR, respectively, in the sine and cosine channels, blocks of sign change in the cosine and sine channels, consisting of a trigger a, keys and an inverting operational amplifier with a single transmission coefficient, as well as two two-input OR elements, a group of four multi-input adders for even and odd frequencies in the sine and cosine channels, and a pulse generator that controls the operation of the shift register.

Недостатками аналога являются сложность и громоздкость схемы, большое количество элементов и связей между ними. The disadvantages of the analogue are the complexity and bulkiness of the circuit, a large number of elements and the relationships between them.

Наиболее близким техническим решением к предлагаемому является устройство для спектрального анализа [2], содержащее блок преобразования, включающий в себя группу квантователей, блок управления с последовательно соединенными генератором импульсов и коммутатором, блок памяти, включающий в себя группу запоминающих ячеек, группу матриц, состоящих из вычислительных ячеек, причем каждая из вычислительных ячеек восьмивходовая и выполнена в виде двух семивходовых суммирующих усилителей, содержащих входные резисторы и резисторы обратной связи; информационные входы всех квантователей блока преобразования соединены с входами устройства, их управляющие входы соединены с выходами коммутатора, а информационные выходы - с входами запоминающих ячеек блока памяти; сигналы, пропорциональные амплитудам ортогональных составляющих комплексного спектра, снимаются с выходов вычислительных ячеек первой от выхода матрицы; каждая из трех вычислительных ячеек этой матрицы связана с четырьмя первыми вычислительными ячейками второй от выхода матрицы, а каждая последующая пара вычислительных ячеек первой от выхода матрицы связана со всеми вычислительными ячейками последующей четверки ячеек второй матрицы, одновременно у остальных матриц вычислительных ячеек каждая k-я вычислительная ячейка предыдущей матрицы, в пределах периода повторения связей двух соседних матриц по их высоте, соединена с (k+2)^βn вычислительными ячейками последующей матрицы (где β = 2, 3... - номер той из рассматриваемых двух матриц, которая ближе к выходу устройства; n=0, 1, 2...), причем k-я вычислительная ячейка последней матрицы связана с k-й и (k+N/2)-й запоминающими ячейками блока памяти при log₂N - нечетном и с (k+Nn/4)-й при log₂N - четном, а период повторения связей по высоте матрицы равен 4^m-1 (где m - номер вычислительной ячейки).The closest technical solution to the proposed one is a device for spectral analysis [2], containing a conversion unit including a group of quantizers, a control unit with a pulse generator and a switch connected in series, a memory unit including a group of storage cells, a group of matrices consisting of computational cells, each of the computational cells being eight-input and made in the form of two seven-input summing amplifiers containing input resistors and feedback resistors and; the information inputs of all quantizers of the conversion unit are connected to the inputs of the device, their control inputs are connected to the outputs of the switch, and the information outputs to the inputs of the storage cells of the memory unit; signals proportional to the amplitudes of the orthogonal components of the complex spectrum are removed from the outputs of the computational cells of the first from the output of the matrix; each of the three computational cells of this matrix is connected to the four first computational cells of the second from the output of the matrix, and each subsequent pair of computational cells of the first from the output of the matrix is connected to all the computational cells of the next four cells of the second matrix, while the remaining matrices of computational cells have each kth computational the cell of the previous matrix, within the repetition period of the bonds of two neighboring matrices in their height, is connected to (k + 2) ^β n computational cells of the next matrix (where β = 2, 3 ... - the number of the one of the two matrices under consideration, which is closer to the output of the device; n = 0, 1, 2 ...), and the kth computational cell of the last matrix is connected with the kth and (k + N / 2) th storage cells of the memory block with log ₂ N - odd and with (k + Nn / 4) -th with log ₂ N - even, and the repetition period of the links along the matrix height is 4 ^m-1 (where m is the number of the computational cell).

Недостатками прототипа являются сложность и громоздкость схемы, большое количество элементов и связей между ними. The disadvantages of the prototype are the complexity and bulkiness of the circuit, a large number of elements and the relationships between them.

Техническая задача, решаемая изобретением, - упрощение анализатора. The technical problem solved by the invention is the simplification of the analyzer.

Указанная техническая задача решается благодаря тому, что в устройство для спектрального анализа, содержащее группу из N (где N=2ⁿ - число ортогональных составляющих определяемого спектра) аналоговых блоков памяти, информационные входы которых объединены между собой и подключены ко входному зажиму устройства, генератор прямоугольных импульсов, дополнительно введены заполненная матрица арифметических блоков размера N•n, представляющих собой двухвходовые блоки суммирования и блоки вычитания, дешифратор, счетчик и одновибратор, вход запуска которого объединен с тактовым входом счетчика и подключен к выходу генератора прямоугольных импульсов, а выход соединен со входом стробирования дешифратора, управляющие входы которого подключены к информационным выходам счетчика, а каждый j-й выход соединен с управляющим входом j-го аналогового блока памяти, выходы аналоговых блоков памяти соединены соответственно со входами матрицы арифметических блоков, у которой блоки суммирования являются ij-ми (где i=1,...,n - номер столбца матрицы, a j= 1,..., N - номер строки матрицы) элементами матрицы арифметических блоков при i=1,..., n,

(где k=1,..., 2^i-1 - номера групп строк элементов матрицы в i-м столбце, заполненных или только блоками суммирования, или только блоками вычитания; k=1,..., N/2; M_i=N/2ⁱ - число элементов в группе строк i-го столбца; M=N/2,..., 1), а блоки вычитания являются ij-ми элементами матрицы арифметических блоков при i= 1, ..., n,

, k=1,..., N/2.This technical problem is solved due to the fact that in the device for spectral analysis containing a group of N (where N = 2 ⁿ is the number of orthogonal components of the determined spectrum) of analog memory blocks, the information inputs of which are interconnected and connected to the input terminal of the device, the rectangular generator pulses, an additional filled matrix of arithmetic blocks of size N • n is introduced, which are two-input summation blocks and subtraction blocks, a decoder, a counter and a one-shot, an input ska which is combined with the clock input of the counter and connected to the output of the rectangular pulse generator, and the output is connected to the gating input of the decoder, the control inputs of which are connected to the information outputs of the counter, and each j-th output is connected to the control input of the j-th analog memory block, the outputs analog memory blocks are connected respectively to the inputs of the matrix of arithmetic blocks, for which the summing blocks are ij-mi (where i = 1, ..., n is the column number of the matrix, aj = 1, ..., N is the row number of the matrix) by elements matrix a ifmeticheskih blocks when i = 1, ..., n,

(where k = 1, ..., 2 ^i-1 are the numbers of groups of rows of matrix elements in the i-th column, filled either with only summation blocks or only subtraction blocks; k = 1, ..., N / 2; M _i = N / 2 ⁱ is the number of elements in the row group of the i-th column; M = N / 2, ..., 1), and the subtraction blocks are the ij-th elements of the matrix of arithmetic blocks for i = 1, ..., n

, k = 1, ..., N / 2.

Причем входы блоков i-го столбца матрицы арифметических блоков подключены к выходам блоков (i-1)-го столбца следующим образом (при i=2,...,n, j= 1, ...,N): один из входов блока суммирования j-й строки i-го столбца подключен к выходу блока j-й строки (i-1)-гo столбца, другой вход блока суммирования j-й строки i-го столбца подключен к выходу блока (j+N/2ⁱ)-й строки (i-1)-го столбца, вход вычитаемого блока вычитания j-й строки i-го столбца подключен к выходу блока j-й строки (i-1)-го столбца, вход уменьшаемого блока вычитания j-й строки i-го столбца подключен к выходу блока (j-N/2ⁱ)-й строки (i-1)-го столбца; входы блоков 1-го столбца матрицы подключены к выходам группы аналоговых блоков памяти следующим образом (при j=1,..., N): один из входов блока суммирования j-й строки подключен к выходу аналогового блока памяти j-й строки, другой вход блока суммирования j-й строки подключен к выходу аналогового блока памяти (j+N/2ⁱ)-й строки, вход вычитаемого блока вычитания j-й строки подключен к выходу аналогового блока памяти j-й строки, вход уменьшаемого блока вычитания j-й строки подключен к выходу аналогового блока памяти (j-N/2ⁱ)-й строки; выход каждого j-го (при j=1,..., N) блока n-го столбца матрицы арифметических блоков соединен с j-м выходным зажимом анализатора.Moreover, the inputs of the blocks of the i-th column of the matrix of arithmetic blocks are connected to the outputs of the blocks of the (i-1) -th column as follows (for i = 2, ..., n, j = 1, ..., N): one of the inputs the summing block of the j-th row of the i-th column is connected to the output of the block of the j-th row of the (i-1) -th column, the other input of the summing block of the j-th row of the i-th column is connected to the output of the block (j + N / 2 ⁱ ) of the row of the (i-1) -th column, the input of the subtracted block of the subtraction of the j-th row of the i-th column is connected to the output of the block of the j-th row of the (i-1) -th column, the input of the reduced block of subtraction of the j-th row i-th column is connected to the output of the block (jN / 2 ⁱ ) th row of the (i-1) th column; the inputs of the blocks of the 1st column of the matrix are connected to the outputs of the group of analog memory blocks as follows (for j = 1, ..., N): one of the inputs of the summing block of the jth row is connected to the output of the analog memory block of the jth row, the other the input of the summing block of the jth row is connected to the output of the analog memory block of the (j + N / 2 ⁱ ) th row, the input of the subtracted block of subtraction of the jth row is connected to the output of the analog memory block of the jth row, the input of the decrementing block of j- ith line is connected to the output of the analog memory block (jN / 2 ⁱ ) of the ith line; the output of each j-th (for j = 1, ..., N) block of the nth column of the matrix of arithmetic blocks is connected to the j-th output terminal of the analyzer.

Каждый из блоков суммирования в первом варианте реализации содержит операционный усилитель, выход которого является выходом блока суммирования и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый дополнительный резистор соединен с шиной нулевого потенциала, которая через второй дополнительный резистор соединена с неинвертирующим входом операционного усилителя, который через первый и второй входные резисторы подключен к первому и второму входам блока суммирования; каждый из блоков вычитания в первом варианте реализации содержит операционный усилитель, выход которого является выходом блока вычитания и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый входной резистор подключен ко входу вычитаемого блока вычитания, вход уменьшаемого которого через второй входной резистор соединен с неинвертирующим входом операционного усилителя, который соединен с шиной нулевого потенциала через дополнительный резистор. Each of the summing units in the first embodiment contains an operational amplifier, the output of which is the output of the summing unit and is connected through an feedback resistor to an inverting input of an operational amplifier, which is connected through a first additional resistor to a zero potential bus, which is connected through a second additional resistor to a non-inverting input an operational amplifier, which is connected through the first and second input resistors to the first and second inputs of the summing unit; each of the subtraction units in the first embodiment contains an operational amplifier, the output of which is the output of the subtraction unit and connected through an feedback resistor to the inverting input of the operational amplifier, which is connected through the first input resistor to the input of the subtracted subtraction unit, the input of which is reduced through the second input resistor is connected with a non-inverting input of the operational amplifier, which is connected to the zero potential bus through an additional resistor.

Каждый из блоков суммирования во втором варианте реализации содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый и второй входные резисторы подключен к первому и второму входам блока суммирования, выход первого операционного усилителя через третий входной резистор соединен с инвертирующим входом второго операционного усилителя, который через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока суммирования, неинвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала; каждый из блоков вычитания во втором варианте реализации содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый входной резистор подключен ко входу уменьшаемого блока вычитания, выход первого операционного усилителя через второй входной резистор соединен с инвертирующим входом второго операционного усилителя, который через третий входной резистор подключен ко входу вычитаемого блока вычитания и через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока вычитания, неинвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала. Each of the summing units in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected through the first and second input resistors to the first and second inputs of the summing unit, the output of the first operational amplifier through the third the input resistor is connected to the inverting input of the second operational amplifier, which through the second feedback resistor is connected to the output of the second operation of the amplifier, which is the output of the summing unit, the non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus; each of the subtraction units in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected through the first input resistor to the input of the subtracted subtraction unit, the output of the first operational amplifier through the second input resistor is connected to the inverting input of the second operational amplifier, which is connected through the third input resistor to the input of the subtracted subtraction unit and through the second A feedback resistor is connected to the output of the second operational amplifier, which is the output of the subtraction unit, non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus.

Существенными отличиями предлагаемого технического решения являются использование матрицы арифметических блоков, элементы которой представляют собой двухвходовые блоки суммирования и блоки вычитания, а также использование значительно меньшего количества связей между арифметическими блоками матрицы, организованных по новому алгоритму. В предлагаемом анализаторе используется меньшее количество арифметических блоков (при обеспечении той же точности анализа), причем эти блоки имеют по 2 входа вместо 7 у прототипа. Это, в свою очередь, позволяет значительно сократить число связей (в несколько раз) между блоками анализатора. Эти существенные отличия обеспечивают достижение положительного эффекта - упрощение анализатора. Significant differences of the proposed technical solution are the use of a matrix of arithmetic blocks, the elements of which are two-input summation blocks and subtraction blocks, as well as the use of a significantly smaller number of connections between arithmetic blocks of a matrix organized by a new algorithm. The proposed analyzer uses a smaller number of arithmetic blocks (while ensuring the same analysis accuracy), and these blocks have 2 inputs instead of 7 for the prototype. This, in turn, can significantly reduce the number of connections (several times) between the analyzer blocks. These significant differences provide a positive effect - the simplification of the analyzer.

На фиг. 1 представлена структурная схема анализатора, на фиг.2 и 4 предложены варианты реализации схемы блока суммирования, на фиг.3 и 5 - варианты реализации схемы блока вычитания, на фиг.6 приведены графики изменений напряжения на элементах схемы анализатора, а на фиг.7 представлено разложение в ряд ортогональных составляющих Уолша исходного входного сигнала U(t). In FIG. 1 is a structural diagram of an analyzer, in FIGS. 2 and 4, embodiments of a summation block circuit are proposed, in FIGS. 3 and 5 are embodiments of a subtraction block circuit, in FIG. 6 are graphs of voltage changes on elements of an analyzer circuit, and in FIG. 7 the expansion into a series of orthogonal Walsh components of the original input signal U (t) is presented.

Анализатор содержит группу из N (где N=2ⁿ - число ортогональных составляющих определяемого спектра; в рассматриваемом примере N=8, n=3) аналоговых блоков 1-8 памяти (АБП), информационные входы которых объединены между собой и подключены ко входному зажиму 9 устройства, а выходы соединены соответствующим образом со входами заполненной матрицы размера N•n арифметических блоков (МАБ) 10-33, представляющих собой двухвходовые блоки суммирования (БС) 10-13, 18, 19, 22, 23, 26, 28, 30, 32, которые являются ij-ми (где i=1, . . . , n - номер столбца матрицы, a j=1,..., N - номер строки матрицы) элементами МАБ при i=l,..., n,

(где k=1,..., 2^i-1 - номера групп строк элементов матрицы в i-м столбце, заполненных или только блоками суммирования, или только блоками вычитания; k=1,..., N/2; M_i=N/2ⁱ - число элементов в группе строк i-го столбца; M=N/2,...,1), и блоки вычитания (БВ) 14-17, 20, 21, 24, 25, 27, 29, 31, 33, которые являются ij-ми элементами МАБ при i=1,...,n,

, k=1,..., N/2, генератор 34 прямоугольных импульсов (ГПИ), дешифратор 35, счетчик 36 и одновибратор 37, вход запуска которого объединен с тактовым входом счетчика 36 и подключен к выходу ГПИ 34, а выход соединен со входом стробирования дешифратора 35, управляющие входы которого подключены к информационным выходам счетчика 36, а выходы соответственно соединены с управляющими входами АБП 1-8.The analyzer contains a group of N (where N = 2 ⁿ is the number of orthogonal components of the determined spectrum; in the considered example, N = 8, n = 3) of analog memory blocks 1-8 (UPS), the information inputs of which are interconnected and connected to the input terminal 9 devices, and the outputs are connected respectively to the inputs of a filled matrix of size N • n arithmetic blocks (MAB) 10-33, which are two-input summation blocks (BS) 10-13, 18, 19, 22, 23, 26, 28, 30 , 32, which are ij-mi (where i = 1, ..., n is the number of the column of the matrix, aj = 1, ..., N is the number of the rows of the matrices ces) MAB elements when i = l, ..., n,

(where k = 1, ..., 2 ^i-1 are the numbers of groups of rows of matrix elements in the i-th column, filled either with only summation blocks or only subtraction blocks; k = 1, ..., N / 2; M _i = N / 2 ⁱ - the number of elements in the row group of the i-th column; M = N / 2, ..., 1), and subtraction blocks (BV) 14-17, 20, 21, 24, 25, 27, 29, 31, 33, which are the ij-th elements of the MAB for i = 1, ..., n,

, k = 1, ..., N / 2, a square-wave pulse generator (GUI) 34, a decoder 35, a counter 36 and a single-shot 37, the start input of which is combined with the clock input of the counter 36 and is connected to the output of the GUI 34, and the output is connected to the gating input of the decoder 35, the control inputs of which are connected to the information outputs of the counter 36, and the outputs are respectively connected to the control inputs of the UPS 1-8.

Причем входы блоков i-го столбца МАБ подключены к выходам блоков (i-1)-го столбца следующим образом (при i=2,...,n, j=1,...,N): один из входов БС j-й строки i-го столбца подключен к выходу блока j-й строки (i-1)-гo столбца, другой вход БС j-й строки i-го столбца подключен к выходу блока (j+N/2ⁱ)-й строки (i-1)-гo столбца, вход вычитаемого БВ j-й строки i-го столбца подключен к выходу (i-1)-го блока j-й строки, вход уменьшаемого БВ j-й строки i-го столбца подключен к выходу (i-1)-го блока (j-N/2ⁱ)-й строки; входы блоков 1-го столбца МАБ подключены к выходам группы АБП 1-8 следующим образом (при j=1,...,N): один из входов БС j-й строки подключен к выходу АБП j-й строки, другой вход БС j-й строки подключен к выходу АБП (j+N/2ⁱ)-й строки, вход вычитаемого БВ j-й строки подключен к выходу АБП j-й строки, вход уменьшаемого БВ j-й строки подключен к выходу АБП (j-N/2ⁱ)-й строки; выходы блоков 26-33 n-го столбца МАБ соединены соответственно с выходными зажимами 38-45 анализатора.Moreover, the inputs of the blocks of the i-th column of the MAB are connected to the outputs of the blocks of the (i-1) -th column as follows (for i = 2, ..., n, j = 1, ..., N): one of the inputs of the BS j the ith row of the i-th column is connected to the block output of the j-th row of the (i-1) -th column, another BS input of the j-th row of the i-th column is connected to the output of the block of (j + N / 2 ⁱ ) th row (i-1) -th column, the input of the deductible BV of the jth row of the i-th column is connected to the output of the (i-1) -th block of the jth row, the input of the reduced BV of the jth row of the i-th column is connected to the output (i-1) th block of (jN / 2 ⁱ ) th row; the inputs of the blocks of the 1st column of the MAB are connected to the outputs of the UPS group 1-8 as follows (for j = 1, ..., N): one of the inputs of the BS of the jth row is connected to the output of the UPS of the jth row, the other input of the BS j-th line is connected to the output of the UPS (j + N / 2 ⁱ ) -th line, the input of the subtracted BV of the j-th line is connected to the output of the UPS of the j-th line, the input of the reduced BV of the j-th line is connected to the output of the UPS (jN / 2 ⁱ ) th line; the outputs of blocks 26-33 of the nth column of the MAB are connected respectively to the output terminals 38-45 of the analyzer.

Каждый из блоков 10-13, 18, 19, 22, 23, 26, 28, 30, 32 суммирования в первом варианте реализации (фиг.2) содержит (на примере БС 10) операционный усилитель (ОУ) 46, выход которого является выходом БС 10 и через резистор 47 обратной связи соединен с инвертирующим входом ОУ 46, который через первый дополнительный резистор 48 соединен с шиной нулевого потенциала, которая через второй дополнительный резистор 49 соединена с неинвертирующим входом ОУ 46, который через первый и второй входные резисторы 50 и 51 подключен к первому и второму входам БС 10. Each of the blocks 10-13, 18, 19, 22, 23, 26, 28, 30, 32 summation in the first embodiment (figure 2) contains (for example, BS 10) operational amplifier (op-amp) 46, the output of which is the output BS 10 and through a feedback resistor 47 is connected to an inverting input of an op-amp 46, which is connected through a first additional resistor 48 to a bus of zero potential, which through a second additional resistor 49 is connected to a non-inverting input of an op-amp 46, which is connected through a first and second input resistors 50 and 51 connected to the first and second inputs of BS 10.

Каждый из блоков 14-17, 20, 21, 24, 25, 27, 29, 31, 33 вычитания в первом варианте реализации (фиг.3) содержит (на примере БВ 14) ОУ 52, выход которого является выходом БВ 14 и через резистор 53 обратной связи соединен с инвертирующим входом ОУ 52, который через первый входной резистор 54 подключен ко входу вычитаемого БВ 14, вход уменьшаемого которого через второй входной резистор 55 соединен с неинвертирующим входом ОУ 52, который соединен с шиной нулевого потенциала через дополнительный резистор 56. Each of the blocks 14-17, 20, 21, 24, 25, 27, 29, 31, 33 of the subtraction in the first embodiment (Fig. 3) contains (for example, BV 14) OS 52, the output of which is the output of BV 14 and through feedback resistor 53 is connected to the inverting input of the op-amp 52, which is connected through the first input resistor 54 to the input of the subtracted BV 14, the input of which is reduced through the second input resistor 55 is connected to the non-inverting input of the op-amp 52, which is connected to the zero potential bus through an additional resistor 56.

Каждый из блоков 10-13, 18, 19, 22, 23, 26, 28, 30, 32 суммирования во втором варианте реализации (фиг.4) содержит (на примере БС 10) первый ОУ 57, инвертирующий вход которого через первый 58 и второй 59 входные резисторы подключен к первому и второму входам БС 10, а также через первый резистор 60 обратной связи соединен с выходом первого ОУ 57, который через третий входной резистор 61 соединен с инвертирующим входом второго ОУ 62, который через второй резистор 63 обратной связи соединен с выходом второго ОУ 62, являющегося выходом БС 10, неинвертирующие входы первого ОУ 57 и второго ОУ 62 соединены с шиной нулевого потенциала. Each of the blocks 10-13, 18, 19, 22, 23, 26, 28, 30, 32 of the summation in the second embodiment (Fig. 4) contains (for example, BS 10) the first op-amp 57, whose inverting input is through the first 58 and the second 59 input resistors are connected to the first and second inputs of the BS 10, and also through the first feedback resistor 60 is connected to the output of the first op-amp 57, which through the third input resistor 61 is connected to the inverting input of the second op-amp 62, which is connected through the second feedback resistor 63 with the output of the second op-amp 62, which is the output of the BS 10, non-inverting inputs of the first op-amp 57 and the second op-amp 62 are connected to a bus of zero potential.

Каждый из блоков 14-17, 20, 21, 24, 25, 27, 29, 31, 33 вычитания во втором варианте реализации (фиг.5) содержит (на примере БВ 14) первый ОУ 64, инвертирующий вход которого через первый входной резистор 65 подключен ко входу уменьшаемого БВ 14 и через первый резистор 66 обратной связи соединен с выходом первого ОУ 64, который через второй входной резистор 67 соединен с инвертирующим входом второго ОУ 68, который через третий входной резистор 69 подключен ко входу вычитаемого БВ 14 и через второй резистор 70 обратной связи соединен с выходом второго ОУ 68, являющегося выходом БВ 14, неинвертирующие входы первого ОУ 64 и второго ОУ 68 соединены с шиной нулевого потенциала. Each of the blocks 14-17, 20, 21, 24, 25, 27, 29, 31, 33 of the subtraction in the second embodiment (Fig. 5) contains (for example, BV 14) the first op-amp 64, whose inverting input is through the first input resistor 65 is connected to the input of the decreasing BV 14 and through the first feedback resistor 66 is connected to the output of the first op-amp 64, which is connected through the second input resistor 67 to the inverting input of the second op-amp 68, which is connected through the third input resistor 69 to the input of the subtracted BV 14 and through the second feedback resistor 70 is connected to the output of the second op-amp 68, which is the output home DB 14, non-inverting inputs of the first op amp 64 and second op-amp 68 are connected to zero potential bus.

Все блоки 10-33 МАБ имеют одинаковые коэффициенты передачи по входам, равные 0,5. All blocks 10-33 MAB have the same transmission coefficients for the inputs, equal to 0.5.

При подготовке анализатора к работе выбирается частота ГПИ 34 по следующей формуле:

где Т=8 мс - длительность периода исследуемого входного сигнала U(t) на фиг.6.When preparing the analyzer for operation, the frequency of GUI 34 is selected according to the following formula:

where T = 8 ms is the duration of the period of the investigated input signal U (t) in Fig.6.

Анализатор работает следующим образом. The analyzer works as follows.

В момент времени t=0 счетчик 36 находился в состоянии, при котором его выходной код был равен 000 (см. на фиг.6 напряжения первого, второго и третьего разрядов выхода счетчика 36 U_36-1,U_36-2, U_36-3).At time t = 0, the counter 36 was in a state in which its output code was equal to 000 (see in Fig. 6 the voltage of the first, second and third digits of the output of the counter 36 U _36-1 , U _36-2 , U _{36- 3} ).

В момент времени t₁ на выходе ГПИ 34 появляется импульс, который своим передним фронтом запускает одновибратор 37. Выходной отрицательный импульс последнего стробирует дешифратор 35, на первом выходе (поскольку к управляющим входам дешифратора 35 приложен код 000 с выхода счетчика 36) которого появляется единичный управляющий импульс (см. на фиг.6 напряжение U_35-1). Этот импульс подается на управляющий вход АБП 1, в результате чего в АБП 1 вписывается напряжение U(t₁)=0. На фиг.1 это напряжение показано на выходе АБП 1 (как и на выходах остальный АБП 2-8, блоков 10-33 МАБ, а также на выходных зажимах 38 - 45 анализатора) уменьшенным шрифтом снизу.At time t ₁ , a pulse appears at the output of the GUI 34, which triggers the single-shot 37 with its leading edge. The output negative pulse of the last gate is decoder 35, at the first output (since the code 000 is applied to the control inputs of the decoder 35 from the output of counter 36) of which a single control appears pulse (see Fig.6 voltage U _35-1 ). This pulse is fed to the control input of UPS 1, as a result of which voltage U (t ₁ ) = 0 is entered in UPS 1. In Fig. 1, this voltage is shown at the output of UPS 1 (as with the rest of the UPS 2-8, blocks 10-33 of MAB, as well as at the output terminals 38 - 45 of the analyzer) in a lower font.

В момент времени t₂ выходной импульс ГПИ, заканчивась, переводит счетчик 36 в состояние 001, при котором на первом разряде выхода счетчика 36 появляется единичное напряжение (см. на фиг.6 напряжение U_36-1).At time t _{2, the} output pulse of the GUI, ending, puts the counter 36 in state 001, in which a unit voltage appears on the first bit of the output of the counter 36 (see voltage U _36-1 in FIG. 6).

Появляющийся в момент времени t₃ отрицательный импульс на выходе одновибратора 37 стробирует дешифратор 35 - на втором выходе последнего появляется единичный управляющий импульс, который вписывает в АБП 2 напряжение U(t₃)=0.A negative pulse appearing at time t ₃ at the output of the one-shot 37 gates the decoder 35 - a single control pulse appears on the second output of the last one, which enters voltage U (t ₃ ) = 0 in ABP 2.

Аналогичным образом далее через одинаковые промежутки времени в 1 мс в АБП 3-8 вписываются следующие напряжения (см. фиг.6): в АБП 3 - U(t₄)=0, в АБП 4 - U(t₅)= 4 В, в АБП 5 - U(t₆)=36 В, в АБП 6 - U(t₇)=16 В, в АБП 7 - U(t₈)=0, в АБП 8 - U(t₉)=8 В.In the same way, at the same time intervals of 1 ms, the following voltages are entered in UPS 3-8 (see Fig. 6): in UPS 3 - U (t ₄ ) = 0, in UPS 4 - U (t ₅ ) = 4 V , in UPS 5 - U (t ₆ ) = 36 V, in UPS 6 - U (t ₇ ) = 16 V, in UPS 7 - U (t ₈ ) = 0, in UPS 8 - U (t ₉ ) = 8 IN.

Выходные напряжения АБП 1-8 прикладываются ко входам блоков 10-17 МАБ, на выходах арифметических блоков 10-33 которой появляются напряжения согласно таблице (см. также фиг.1). The output voltages of UPS 1-8 are applied to the inputs of blocks 10-17 MAB, at the outputs of arithmetic blocks 10-33 of which voltages appear according to the table (see also Fig. 1).

Напряжения на выходах блоков 26-33 МАБ являются выходными напряжениями анализатора, они присутствуют на выходных зажимах 38-45. Модули этих напряжений задают амплитуды А_i ортогональных составляющих Уолша, а знаки определяют начальный угол этих составляющих.The voltages at the outputs of blocks 26-33 MAB are the output voltages of the analyzer, they are present at the output terminals 38-45. The modules of these voltages specify the amplitudes A _{i of the} Walsh orthogonal components, and the signs determine the initial angle of these components.

На фиг. 7 представлено разложение исходного входного сигнала U(t) в ряд ортогональных составляющих Уолша:

= А₀Саl(0, t)+A₁Sal(1, t)+А₂Саl(2, t)+A₃Sal(3, t)+А₄Саl(4, t)+A₅Sal(5, t)+A₆Cal(6, t)+A₇Sal(7, t)= 8Саl(0, t)-7Sal(1, t)-6Саl(1, t)+5Sal(2, t)+4Саl(2, t)-3Sal(3, t)-2Саl(3, t)+1Sal(4, t), (2)
где A_jWal(j, t) - j-я функция Уолша;
A_jCal(j/2, t) - j-я четная ортогональная составляющая Уолша;
A_jCal((j+1)/2, t) - j-я нечетная ортогональная составляющая Уолша.In FIG. 7 shows the decomposition of the original input signal U (t) into a series of orthogonal Walsh components:

= A ₀ Cal (0, t) + A ₁ Sal (1, t) + A ₂ Cal (2, t) + A ₃ Sal (3, t) + A ₄ Cal (4, t) + A ₅ Sal ( 5, t) + A ₆ Cal (6, t) + A ₇ Sal (7, t) = 8Сal (0, t) -7Sal (1, t) -6Сal (1, t) + 5Sal (2, t) + 4Cal (2, t) -3Sal (3, t) -2Cal (3, t) + 1Sal (4, t), (2)
where A _j Wal (j, t) is the jth Walsh function;
A _j Cal (j / 2, t) is the jth even orthogonal component of Walsh;
A _j Cal ((j + 1) / 2, t) is the jth odd orthogonal component of Walsh.

Преимуществом предлагаемого анализатора по сравнению с известными техническими решениями является его упрощение. Схема анализатора легко реализуется на интегральных микросхемах отечественного производства. The advantage of the proposed analyzer compared to well-known technical solutions is its simplification. The analyzer circuit is easily implemented on integrated circuits of domestic production.

Источники информации
1. Авторское свидетельство СССР N 553547, кл. G 01 R 23/16, 1977.Sources of information
1. USSR author's certificate N 553547, cl. G 01 R 23/16, 1977.

2. Авторское свидетельство СССР N 1083124, кл. G 01 R 23/16, 1984 (прототип). 2. USSR author's certificate N 1083124, cl. G 01 R 23/16, 1984 (prototype).

Claims

1. The Walsh function analyzer, containing a group of N (where N = 2 ⁿ is the number of orthogonal components of the determined spectrum) of analog memory blocks, the information inputs of which are interconnected and connected to the input terminal of the device, a rectangular pulse generator, characterized in that it additionally introduced a filled matrix of arithmetic blocks of size N • n, which are two-input summation blocks and subtraction blocks, a decoder, counter and one-shot, the trigger input of which is combined with the clock input a meter and connected to the output of the rectangular pulse generator, and the output is connected to the gating input of the decoder, the control inputs of which are connected to the information outputs of the counter, and each j-th output is connected to the control input of the j-th analog memory block, the outputs of the analog memory blocks are connected respectively to the inputs of the matrix of arithmetic blocks, in which the summing blocks are ij-mi (where i = 1, ..., n is the number of the column of the matrix, aj = 1, ..., N is the row number of the matrix) by the elements of the matrix of arithmetic blocks at i = 1, ..., n;

(where k = 1, ..., 2 ^i-1 are the numbers of groups of rows of matrix elements in the i-th column, filled either with only summation blocks or only subtraction blocks; k = 1, ..., N / 2; M _i = N / 2 ⁱ is the number of elements in the row group of the i-th column; M = N / 2, ..., 1), and the subtraction blocks are the ij-th elements of the matrix of arithmetic blocks for i = 1, ..., n;

k = 1, ..., N / 2, and the inputs of the blocks of the i-th column of the matrix of arithmetic blocks are connected to the outputs of the blocks of the (i-1) -th column as follows (for i = 2, ..., n, j = 1, ..., N): one of the inputs of the summing block of the j-th row of the i-th column is connected to the output of the block of the j-th row of the (i-1) -th column, the other input of the summing block of the j-th row of the i-th column column is connected to the output of the block of the (j + N / 2 ⁱ ) -th row of the (i-1) -th column, the input of the subtracted block of subtraction of the j-th row of the i-th column is connected to the output of the block of the j-th row (i-1) -th column, the input of the reduced block of subtraction of the j-th row of the i-th column is connected to the output block of (jN / 2 ⁱ ) -th row of (i-1) -th column; the inputs of the blocks of the 1st column of the matrix are connected to the outputs of the group of analog memory blocks as follows (for j = 1, ..., N): one of the inputs of the summing block of the jth row is connected to the output of the analog memory block of the jth row, the other the input of the summing block of the jth row is connected to the output of the analog memory block of the (j + N / 2 ⁱ ) th row, the input of the subtracted block of subtraction of the jth row is connected to the output of the analog memory block of the jth row, the input of the decrementing block of j- the first line is connected to the output of the analog memory block of the (jN / 2 ⁱ ) -th line; the output of each j-th (for j = 1, ..., N) block of the nth column of the matrix of arithmetic blocks is connected to the j-th output terminal of the analyzer.

2. The analyzer according to claim 1, characterized in that each of the summing units in the first embodiment contains an operational amplifier, the output of which is the output of the summing unit and is connected through a feedback resistor to the inverting input of the operational amplifier, which is connected to the bus through the first additional resistor zero potential, which through the second additional resistor is connected to the non-inverting input of the operational amplifier, which is connected to the first and second through the first and second input resistors th inputs of the summation unit.

3. The analyzer according to claim 1, characterized in that each of the subtraction units in the first embodiment contains an operational amplifier, the output of which is the output of the subtraction unit and connected through an feedback resistor to the inverting input of the operational amplifier, which is connected to the input through the first input resistor a deductible subtraction unit, the input of which is reduced through the second input resistor is connected to the non-inverting input of the operational amplifier, which is connected to the zero potential bus through an additional ezistor.

4. The analyzer according to claim 1, characterized in that each of the summing units in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected to the first through the first and second input resistors and to the second inputs of the summing unit, the output of the first operational amplifier through the third input resistor is connected to the inverting input of the second operational amplifier, which, through the second inverse resistor the connection is connected to the output of the second operational amplifier, which is the output of the summing unit, the non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus.

5. The analyzer according to claim 1, characterized in that each of the subtraction units in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected through the first input resistor to the input of the unit to be reduced subtraction, the output of the first operational amplifier through the second input resistor is connected to the inverting input of the second operational amplifier, which is connected through the third input resistor to the input of the subtractor Ty subtraction unit and via a second feedback resistor coupled to an output of the second operational amplifier, which is the output of the subtracting unit, non-inverting inputs of the first and second operational amplifiers are connected to zero potential bus.