RU2203506C2 - Device for executing walsh transforms (alternatives) - Google Patents

Device for executing walsh transforms (alternatives) Download PDF

Info

Publication number
RU2203506C2
RU2203506C2 RU2000112160/09A RU2000112160A RU2203506C2 RU 2203506 C2 RU2203506 C2 RU 2203506C2 RU 2000112160/09 A RU2000112160/09 A RU 2000112160/09A RU 2000112160 A RU2000112160 A RU 2000112160A RU 2203506 C2 RU2203506 C2 RU 2203506C2
Authority
RU
Russia
Prior art keywords
input
output
operational amplifier
block
column
Prior art date
Application number
RU2000112160/09A
Other languages
Russian (ru)
Other versions
RU2000112160A (en
Inventor
В.Ф. Ермаков
А.Э. Каждан
Original Assignee
Ермаков Владимир Филиппович
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ермаков Владимир Филиппович filed Critical Ермаков Владимир Филиппович
Priority to RU2000112160/09A priority Critical patent/RU2203506C2/en
Publication of RU2000112160A publication Critical patent/RU2000112160A/en
Application granted granted Critical
Publication of RU2203506C2 publication Critical patent/RU2203506C2/en

Links

Images

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

FIELD: computer engineering. SUBSTANCE: devices can be used for static investigations. Each device has square- pulse generator, counter, decoder, and adder units. First design alternative of device has analog memory units, subtracting units, and monostable multivibrator. Second design alternative of device has subtracting units and switches. Third alternative of device has digital memory unit, invertors, NOT gates, and switches. EFFECT: simplified design. 14 cl, 19 dwg, 3 tab

Description

Текст описания в факсимильном виде (см. графическую часть). Т1 Description text in facsimile form (see graphic part). T1

Claims (14)

1. Устройство для выполнения преобразований Уолша (первый вариант, предназначенный для выполнения прямого преобразования Уолша), содержащее группу из N (где N= 2n - число ортогональных составляющих определяемого спектра) аналоговых блоков памяти, информационные входы которых объединены между собой и подключены ко входному зажиму устройства, генератор прямоугольных импульсов, отличающееся тем, что в него дополнительно введены заполненная матрица арифметических блоков размера N•n, представляющих собой двухвходовые блоки суммирования и блоки вычитания, дешифратор, счетчик и одновибратор, вход запуска которого объединен с тактовым входом счетчика и подключен к выходу генератора прямоугольных импульсов, а выход соединен со входом стробирования дешифратора, управляющие входы которого подключены к информационным выходам счетчика, а каждый j-й выход соединен с управляющим входом j-го аналогового блока памяти, выходы аналоговых блоков памяти соединены соответственно со входами матрицы арифметических блоков, у которой блоки суммирования являются ij-ми (где i=1,..., n - номер столбца матрицы, a j= 1, ...,N - номер строки матрицы) элементами матрицы арифметических блоков при i=1,...,n,
Figure 00000002
(где k=1,..., 2i-1 - номера групп строк элементов матрицы в i-м столбце, заполненных или только блоками суммирования, или только блоками вычитания;
Figure 00000003
Figure 00000004
число элементов в группе строк i-го столбца;
Figure 00000005
, а блоки вычитания являются ij-ми элементами матрицы арифметических блоков при i=1,..., n,
Figure 00000006
Figure 00000007
причем входы блоков i-го столбца матрицы арифметических блоков подключены к выходам блоков (i-1)-го столбца следующим образом (при i=2,...,n, j = 1,..., N): один из входов блока суммирования j-й строки i-го столбца подключен к выходу блока j-й строки (i-1)-го столбца, другой вход блока суммирования j-й строки i-го столбца подключен к выходу блока
Figure 00000008
строки (i-1)-го столбца, вход вычитаемого блока вычитания j-й строки i-го столбца подключен к выходу блока j-й строки (i-1)-го столбца, вход уменьшаемого блока вычитания j-й строки i-го столбца подключен к выходу блока
Figure 00000009
строки (i-1)-го столбца; входы блоков 1-го столбца матрицы подключены к выходам группы аналоговых блоков памяти следующим образом (при j=1,..., N): один из входов блока суммирования j-й строки подключен к выходу аналогового блока памяти j-й строки, другой вход блока суммирования j-й строки подключен к выходу аналогового блока памяти
Figure 00000010
строки, вход вычитаемого блока вычитания j-й строки подключен к выходу аналогового блока памяти j-й строки, вход уменьшаемого блока вычитания j-й строки подключен к выходу аналогового блока памяти
Figure 00000011
строки; выход каждого j-го (при j=1,..., N) блока n-го столбца матрицы арифметических блоков соединен c j-м выходным зажимом устройства.1. A device for performing Walsh transforms (the first option, designed to perform direct Walsh transform), containing a group of N (where N = 2 n is the number of orthogonal components of the determined spectrum) of analog memory blocks, the information inputs of which are interconnected and connected to the input to the clamp of the device, a rectangular pulse generator, characterized in that it additionally contains a filled matrix of arithmetic blocks of size N • n, which are two-input summation and block blocks subtraction ki, a decoder, counter and one-shot, the start input of which is combined with the clock input of the counter and connected to the output of the rectangular pulse generator, and the output is connected to the gate of the decoder, the control inputs of which are connected to the information outputs of the counter, and each j-th output is connected to the control input of the j-th analog memory block, the outputs of the analog memory blocks are connected respectively to the inputs of the matrix of arithmetic blocks, in which the summing blocks are ij-mi (where i = 1, ..., n is the column number matrices, aj = 1, ..., N is the row number of the matrix) by the elements of the matrix of arithmetic blocks for i = 1, ..., n,
Figure 00000002
(where k = 1, ..., 2 i-1 are the numbers of groups of rows of matrix elements in the i-th column, filled either with only summation blocks or only subtraction blocks;
Figure 00000003
Figure 00000004
the number of elements in the row group of the i-th column;
Figure 00000005
, and the subtraction blocks are the ijth elements of the matrix of arithmetic blocks for i = 1, ..., n,
Figure 00000006
Figure 00000007
and the inputs of the blocks of the i-th column of the matrix of arithmetic blocks are connected to the outputs of the blocks of the (i-1) -th column as follows (for i = 2, ..., n, j = 1, ..., N): one of the inputs the summing block of the j-th row of the i-th column is connected to the output of the block of the j-th row of the (i-1) th column, the other input of the summing block of the j-th row of the i-th column is connected to the output of the block
Figure 00000008
the row of the (i-1) th column, the input of the subtracted block of the subtraction of the jth row of the i-th column is connected to the output of the block of the j-th row of the (i-1) th column, the input of the reduced block of subtraction of the j-th row of the i-th column connected to block output
Figure 00000009
rows of the (i-1) th column; the inputs of the blocks of the 1st column of the matrix are connected to the outputs of the group of analog memory blocks as follows (for j = 1, ..., N): one of the inputs of the summing block of the jth row is connected to the output of the analog memory block of the jth row, the other the input of the summing block of the jth row is connected to the output of the analog memory block
Figure 00000010
lines, the input of the subtracted block of subtraction of the jth row is connected to the output of the analog block of memory of the jth row, the input of the reduced block of subtraction of the jth row is connected to the output of the analog block of memory
Figure 00000011
Rows the output of each j-th (for j = 1, ..., N) block of the nth column of the matrix of arithmetic blocks is connected to the j-th output terminal of the device. 2. Устройство по п.1, отличающееся тем, что каждый из блоков суммирования в первом варианте реализации содержит операционный усилитель, выход которого является выходом блока суммирования и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый дополнительный резистор соединен с шиной нулевого потенциала, которая через второй дополнительный резистор соединена с неинвертирующим входом операционного усилителя, который через первый и второй входные резисторы подключен к первому и второму входам блока суммирования. 2. The device according to claim 1, characterized in that each of the summing units in the first embodiment contains an operational amplifier, the output of which is the output of the summing unit and is connected through a feedback resistor to the inverting input of the operational amplifier, which is connected to the bus through the first additional resistor zero potential, which is connected through the second additional resistor to the non-inverting input of the operational amplifier, which is connected to the first and second through the first and second input resistors th inputs of the summation unit. 3. Устройство по п.1, отличающееся тем, что каждый из блоков вычитания в первом варианте реализации содержит операционный усилитель, выход которого является выходом блока вычитания и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый входной резистор подключен ко входу вычитаемого блока вычитания, вход уменьшаемого которого через второй входной резистор соединен с неинвертирующим входом операционного усилителя, который соединен с шиной нулевого потенциала через дополнительный резистор. 3. The device according to claim 1, characterized in that each of the subtraction units in the first embodiment contains an operational amplifier, the output of which is the output of the subtraction unit and connected through an feedback resistor to the inverting input of the operational amplifier, which is connected to the input through the first input resistor a deductible subtraction unit, the input of which is reduced through the second input resistor is connected to the non-inverting input of the operational amplifier, which is connected to the zero potential bus through an additional ezistor. 4. Устройство по п.1, отличающееся тем, что каждый из блоков суммирования во втором варианте реализации содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый и второй входные резисторы подключен к первому и второму входам блока суммирования, выход первого операционного усилителя через третий входной резистор соединен с инвертирующим входом второго операционного усилителя, который через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока суммирования, неинвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала. 4. The device according to claim 1, characterized in that each of the summing units in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected to the first through the first and second input resistors and the second inputs of the summing unit, the output of the first operational amplifier through the third input resistor is connected to the inverting input of the second operational amplifier, which through the second resistor is inverse with the connection is connected to the output of the second operational amplifier, which is the output of the summing unit, the non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus. 5. Устройство по п.1, отличающееся тем, что каждый из блоков вычитания во втором варианте реализации содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый входной резистор подключен ко входу уменьшаемого блока вычитания, выход первого операционного усилителя через второй входной резистор соединен с инвертирующим входом второго операционного усилителя, который через третий входной резистор подключен ко входу вычитаемого блока вычитания и через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока вычитания, неинвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала. 5. The device according to claim 1, characterized in that each of the subtraction units in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected through the first input resistor to the input of the unit to be reduced subtraction, the output of the first operational amplifier through the second input resistor is connected to the inverting input of the second operational amplifier, which is connected through the third input resistor to the input of the subtractor Ty subtraction unit and via a second feedback resistor coupled to an output of the second operational amplifier, which is the output of the subtracting unit, non-inverting inputs of the first and second operational amplifiers are connected to zero potential bus. 6. Устройство для выполнения преобразований Уолша (второй вариант, предназначенный для выполнения обратного преобразования Уолша), содержащее блок суммирования, счетчик, дешифратор и генератор прямоугольных импульсов, выход которого соединен с тактовым входом счетчика, выход которого соединен с управляющим входам дешифратора, отличающееся тем, что в него дополнительно введены заполненная матрица арифметических блоков размера N•n (где N=2n - число ортогональных составляющих спектра Уолша), представляющих собой двухвходовые блоки суммирования и блоки вычитания, и N ключей, выходы которых объединены между собой и соединены с выходным зажимом устройства, N входных зажимов которого соединены соответственно со входами матрицы арифметических блоков, у которой блоки суммирования являются ij-ми (где i=1,..., n - номер столбца матрицы, a j= 1,..., N - номер строки матрицы) элементами матрицы арифметических блоков при i=1,..., n,
Figure 00000012
(где k=1,.. . , 2 i-1 - номер группы строк элементов матрицы в i-м столбце, заполненных или только блоками суммирования, или только блоками вычитания;
Figure 00000013
число элементов в группе строк i- го столбца;
Figure 00000014
Figure 00000015
, а блоки вычитания являются ij-ми элементами матрицы арифметических блоков при i=1, ..., n,
Figure 00000016
Figure 00000017
причем входы блоков i-го столбца матрицы арифметических блоков подключены к выходам блоков (i-1)-го столбца следующим образом (при i=2,..., n, j=1,..., N): один из входов блока суммирования j-й строки i-го столбца подключен к выходу блока j-ой строки (i-1)-го столбца, другой вход блока суммирования j-й строки i-го столбца подключен к выходу блока
Figure 00000018
строки (i-1)-го столбца, вход вычитаемого блока вычитания j-й строки i-го столбца подключен к выходу блока j-й строки (i-1)-го столбца, вход уменьшаемого блока вычитания j-й строки i-го столбца подключен к выходу блока
Figure 00000019
строки (i-1)-го столбца; входы блоков 1-го столбца матрицы подключены к входным зажимам устройства следующим образом (при j=1,..., N): один из входов блока суммирования j-й строки подключен к j-му входному зажиму, другой вход блока суммирования j-й строки подключен к
Figure 00000020
входному зажиму, вход вычитаемого блока вычитания j-й строки подключен к j-му входному зажиму, вход уменьшаемого блока вычитания j-й строки подключен к
Figure 00000021
входному зажиму; выход каждого j-го (при j= 1, . . . , N) блока n-го столбца матрицы арифметических блоков соединен с информационным входом j-го ключа, управляющий вход которого подключен к j-му выходу дешифратора.6. A device for performing Walsh transforms (the second option, designed to perform the inverse Walsh transform), comprising a summing unit, a counter, a decoder and a rectangular pulse generator, the output of which is connected to the clock input of the counter, the output of which is connected to the control inputs of the decoder, characterized in that it additionally contains a filled matrix of arithmetic blocks of size N • n (where N = 2 n is the number of orthogonal components of the Walsh spectrum), which are two-input blocks summed and subtraction blocks, and N keys, the outputs of which are combined with each other and connected to the output terminal of the device, N input terminals of which are connected respectively to the inputs of the matrix of arithmetic blocks, in which the summing blocks are ij-mi (where i = 1, ... , n is the column number of the matrix, aj = 1, ..., N is the row number of the matrix) by the elements of the matrix of arithmetic blocks for i = 1, ..., n,
Figure 00000012
(where k = 1, ..., 2 i-1 is the number of the group of rows of matrix elements in the i-th column, filled either with only summation blocks or only subtraction blocks;
Figure 00000013
the number of elements in the row group of the ith column;
Figure 00000014
Figure 00000015
, and the subtraction blocks are the ijth elements of the matrix of arithmetic blocks for i = 1, ..., n,
Figure 00000016
Figure 00000017
and the inputs of the blocks of the i-th column of the matrix of arithmetic blocks are connected to the outputs of the blocks of the (i-1) -th column as follows (for i = 2, ..., n, j = 1, ..., N): one of the inputs the summing block of the jth row of the i-th column is connected to the output of the block of the j-th row of the (i-1) -th column, the other input of the summing block of the j-th row of the i-th column is connected to the output of the block
Figure 00000018
the row of the (i-1) th column, the input of the subtracted block of the subtraction of the jth row of the i-th column is connected to the output of the block of the j-th row of the (i-1) th column, the input of the reduced block of subtraction of the j-th row of the i-th column connected to block output
Figure 00000019
rows of the (i-1) th column; the inputs of the blocks of the 1st column of the matrix are connected to the input terminals of the device as follows (for j = 1, ..., N): one of the inputs of the summing block of the jth row is connected to the jth input terminal, the other input of the summing block j st row connected to
Figure 00000020
input terminal, the input of the subtracted block of subtraction of the jth row is connected to the jth input terminal, the input of the reduced block of subtraction of the jth row is connected to
Figure 00000021
input terminal; the output of each j-th (for j = 1,..., N) block of the nth column of the matrix of arithmetic blocks is connected to the information input of the j-th key, the control input of which is connected to the j-th output of the decoder. 7. Устройство по п.6, отличающееся тем, что каждый из блоков суммирования в первом варианте реализации содержит операционный усилитель, выход которого является выходом блока суммирования и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый дополнительный резистор соединен с шиной нулевого потенциала, которая через второй дополнительный резистор соединена с неинвертирующим входом операционного усилителя, который через первый и второй входные резисторы подключен к первому и второму входам блока суммирования. 7. The device according to claim 6, characterized in that each of the summing units in the first embodiment contains an operational amplifier, the output of which is the output of the summing unit and is connected through a feedback resistor to the inverting input of the operational amplifier, which is connected to the bus through the first additional resistor zero potential, which is connected through the second additional resistor to the non-inverting input of the operational amplifier, which is connected to the first and second through the first and second input resistors th inputs of the summation unit. 8. Устройство по п.6, отличающееся тем, что каждый из блоков вычитания в первом варианте реализации содержит операционный усилитель, выход которого является выходом блока вычитания и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый входной резистор подключен ко входу вычитаемого блока вычитания, вход уменьшаемого которого через второй входной резистор соединен с неинвертирующим входом операционного усилителя, который соединен с шиной нулевого потенциала через дополнительный резистор. 8. The device according to claim 6, characterized in that each of the subtraction units in the first embodiment contains an operational amplifier, the output of which is the output of the subtraction unit and connected through an feedback resistor to the inverting input of the operational amplifier, which is connected to the input through the first input resistor a deductible subtraction unit, the input of which is reduced through the second input resistor is connected to the non-inverting input of the operational amplifier, which is connected to the zero potential bus through an additional ezistor. 9. Устройство по п.6, отличающееся тем, что каждый из блоков суммирования во втором варианте реализации содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый и второй входные резисторы подключен к первому и второму входам блока суммирования, выход первого операционного усилителя через третий входной резистор соединен с инвертирующим входом второго операционного усилителя, который через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока суммирования, неинвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала. 9. The device according to claim 6, characterized in that each of the summing units in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected to the first through the first and second input resistors and the second inputs of the summing unit, the output of the first operational amplifier through the third input resistor is connected to the inverting input of the second operational amplifier, which through the second resistor is inverse with the connection is connected to the output of the second operational amplifier, which is the output of the summing unit, the non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus. 10. Устройство по п.6, отличающееся тем, что каждый из блоков вычитания во втором варианте реализации содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый входной резистор подключен ко входу уменьшаемого блока вычитания, выход первого операционного усилителя через второй входной резистор соединен с инвертирующим входом второго операционного усилителя, который через третий входной резистор подключен ко входу вычитаемого блока вычитания и через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока вычитания, неинвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала. 10. The device according to claim 6, characterized in that each of the subtraction units in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected through the first input resistor to the input of the unit to be reduced subtraction, the output of the first operational amplifier through the second input resistor is connected to the inverting input of the second operational amplifier, which is connected through the third input resistor to the input of the subtractor a readable subtraction unit and through a second feedback resistor is connected to the output of the second operational amplifier, which is the output of the subtraction unit, non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus. 11. Устройство для выполнения преобразований Уолша (третий вариант, предназначенный для выполнения обратного преобразования Уолша), содержащее N - входовой (где N - число ортогональных составляющих спектра Уолша) блок суммирования, счетчик и генератор прямоугольных импульсов, выход которого соединен с тактовым входом счетчика, выход N - входового блока суммирования соединен с выходным зажимом устройства, отличающееся тем, что в него дополнительно введены цифровой блок памяти, N входных зажимов, N-1 каналов, содержащих N-1 инверторов, N-1 элементов НЕ, 2(N-1) ключей, причем каждый j-й (при j=2,..., N) входной зажим соединен со входом инвертора j-го канала и информационным входом первого ключа j-го канала, управляющий вход которого подключен к выходу элемента НЕ j-го канала, а выход объединен с выходом второго ключа j-го канала и соединен с j-м входом N - входового блока суммирования, первый вход которого подключен к первому входному зажиму, выход инвертора j-го канала соединен с информационным входом второго ключа j-го канала, выход счетчика соединен с адресным входом цифрового блока памяти, каждый j-й (при j=2,..., N) разряд выхода которого соединен со входом элемента НЕ и управляющим входом второго ключа j-го канала. 11. A device for performing Walsh transforms (the third option, designed to perform the inverse Walsh transform), containing N - input (where N is the number of orthogonal components of the Walsh spectrum) a summing unit, a counter and a rectangular pulse generator, the output of which is connected to the clock input of the counter, the output of the N - input summing unit is connected to the output terminal of the device, characterized in that it also has a digital memory unit, N input terminals, N-1 channels containing N-1 inverters, N-1 elements in NOT, 2 (N-1) keys, and each j-th (for j = 2, ..., N) input terminal is connected to the inverter input of the j-th channel and the information input of the first key of the j-th channel, the control input which is connected to the output of the NOT element of the j-th channel, and the output is combined with the output of the second key of the j-th channel and connected to the j-th input of N - input summing block, the first input of which is connected to the first input terminal, the inverter output of the j-th channel connected to the information input of the second key of the j-th channel, the output of the counter is connected to the address input of a digital memory unit, each j -th (for j = 2, ..., N) the output bit of which is connected to the input of the element NOT and the control input of the second key of the j-th channel. 12. Устройство по п.11, отличающееся тем, что N-входовой блок суммирования в первом варианте реализации содержит операционный усилитель, выход которого является выходом блока суммирования и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый дополнительный резистор соединен с шиной нулевого потенциала, которая через второй дополнительный резистор соединена с неинвертирующим входом операционного усилителя, который через входные резисторы с первого по N-й подключен ко входам блока суммирования с первого по N-й. 12. The device according to claim 11, characterized in that the N-input summing unit in the first embodiment contains an operational amplifier, the output of which is the output of the summing unit and is connected through a feedback resistor to the inverting input of the operational amplifier, which is connected to the first additional resistor with bus of zero potential, which is connected through a second additional resistor to the non-inverting input of the operational amplifier, which is connected to the inputs of the unit through the input resistors from the first to the Nth mmirovaniya from the first to the N-th. 13. Устройство по п.11, отличающееся тем, что N-входовой блок суммирования во втором варианте реализации содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через входные резисторы с первого по N-й подключен ко входам блока суммирования с первого по N-й, выход первого операционного усилителя через (N+1)-й входной резистор соединен с инвертирующим входом второго операционного усилителя, который через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока суммирования, неинвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала. 13. The device according to claim 11, characterized in that the N-input summing unit in the second embodiment contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which through input resistors from the first to N- the first is connected to the inputs of the summing block from the first to the Nth, the output of the first operational amplifier through the (N + 1) -th input resistor is connected to the inverting input of the second operational amplifier, which is through the second feedback resistor connected to the output of the second operational amplifier, which is the output of the summing unit, non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus. 14. Устройство по п.11, отличающееся тем, что каждый из инверторов содержит операционный усилитель, выход которого является выходом инвертора и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через входной резистор подключен ко входу инвертора, неинвертирующий вход операционного усилителя соединен с шиной нулевого потенциала. 14. The device according to claim 11, characterized in that each of the inverters contains an operational amplifier, the output of which is the output of the inverter and through a feedback resistor is connected to the inverting input of the operational amplifier, which is connected through the input resistor to the input of the inverter, the non-inverting input of the operational amplifier is connected with a bus of zero potential.
RU2000112160/09A 2000-05-15 2000-05-15 Device for executing walsh transforms (alternatives) RU2203506C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2000112160/09A RU2203506C2 (en) 2000-05-15 2000-05-15 Device for executing walsh transforms (alternatives)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2000112160/09A RU2203506C2 (en) 2000-05-15 2000-05-15 Device for executing walsh transforms (alternatives)

Publications (2)

Publication Number Publication Date
RU2000112160A RU2000112160A (en) 2002-09-20
RU2203506C2 true RU2203506C2 (en) 2003-04-27

Family

ID=20234671

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2000112160/09A RU2203506C2 (en) 2000-05-15 2000-05-15 Device for executing walsh transforms (alternatives)

Country Status (1)

Country Link
RU (1) RU2203506C2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2576591C2 (en) * 2014-04-24 2016-03-10 Александр Васильевич Горепёкин Arbitrary waveform signal conversion method and device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2576591C2 (en) * 2014-04-24 2016-03-10 Александр Васильевич Горепёкин Arbitrary waveform signal conversion method and device

Similar Documents

Publication Publication Date Title
KR830008252A (en) Data processing systems
KR950009472A (en) 2D Discrete Cosine Inverter, 2D Inverse Discrete Cosine Inverter and Digital Signal Processing Equipment
JPH0157814B2 (en)
KR890702151A (en) Conversion processing circuit
KR950000386B1 (en) Discrete cosine transform circuit
KR880013401A (en) I-Dimensional Image Converter
RU2203506C2 (en) Device for executing walsh transforms (alternatives)
RU2203505C2 (en) Device for inverse walsh transform (alternatives)
Zhou et al. Novel design of multiplier-less FFT processors
RU2000112159A (en) WALSH REVERSE DEVICE (ITS OPTIONS)
Epstein An equational axiomatization for the disjoint system of Post algebras
RU2000112160A (en) DEVICE FOR PERFORMANCE OF WALSH CONVERSIONS (ITS OPTIONS)
Yarlagadda A note on the eigenvectors of DFT matrices
RU2324972C2 (en) Creator of random module reminder of number
KR940004478A (en) 2D 4X4 Discrete Cosine Transform Circuit and 2D 4X4 Discrete Cosine Transform Circuit
US3125676A (en) jeeves
US3798434A (en) Electronic device for quintupling a binary-coded decimal number
RU2756408C1 (en) Computing apparatus
RU2203504C2 (en) Walsh function analyzer
JPH06274314A (en) Data-processing system
RU2007033C1 (en) Device for generation of integer remainder of arbitrary modulo
KR840001406A (en) Digital filter circuit
SU1667041A1 (en) Device for information input
Zemgalis On one-sided inverses of matrices
RU2025897C1 (en) Computer

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20050516

NF4A Reinstatement of patent
QB4A Licence on use of patent

Effective date: 20090810

MM4A The patent is invalid due to non-payment of fees

Effective date: 20100516