RU2168763C2

RU2168763C2 - Device measuring characteristics of random processes

Info

Publication number: RU2168763C2
Application number: RU99107746A
Authority: RU
Inventors: И.И. Сытько; Е.Н. Сытько; А.В. Волков; С.Г. Авраменко
Original assignee: Санкт-Петербургское высшее училище радиоэлектроники ПВО
Priority date: 1999-04-19
Filing date: 1999-04-19
Publication date: 2001-06-10

Abstract

FIELD: radio measurement technology. SUBSTANCE: device includes decoder, indicator, NAND gates, norming amplifier, double quadratic detector, integrators, dividers, detectors, multiplier, NOR gate, square-root extractor, AND gates, multipliers, comparators, keys and commutator. EFFECT: enhanced authenticity of determination of type of law of distribution of random values. 8 dwg, 2 tbl

Description

Изобретение относится к радиоизмерениям и может быть использовано при контроле характеристик различных радиоэлектронных устройств. The invention relates to radio measurements and can be used to control the characteristics of various electronic devices.

Известно устройство для определения статистических характеристик случайных процессов [1] , содержащее нуль-орган, блок нормирования, генератор треугольного напряжения, два блока умножения, квадратор, блок сравнения и блок усреднения. A device for determining the statistical characteristics of random processes [1], containing a zero-organ, a normalization unit, a triangular voltage generator, two multiplication units, a quadrator, a comparison unit and an averaging unit.

Данное устройство имеет узкие функциональные возможности. This device has narrow functionality.

Известно также устройство для определения характеристик случайного процесса [2], содержащее измерительный блок ранжирования, формирователь сигнала сброса, вычитатель, блок деления, блок постоянной памяти коэффициента деления, делитель на два, блок регистрации среднеквадратического отклонения и блок регистрации среднего. A device for determining the characteristics of a random process [2] is also known, which contains a measuring unit for ranking, a shaper of a reset signal, a subtracter, a division unit, a constant memory unit for the division coefficient, a divider for two, a unit for recording the standard deviation, and an average unit for recording.

Данное устройство не обеспечивает определения принадлежности закона распределения вероятности случайных величин при возможном отличии его от нормального распределения. This device does not provide a definition of the law of the distribution of probability of random variables with a possible difference from the normal distribution.

Известно кроме того устройство для измерения характеристик случайных процессов [3] , содержащее нормирующий усилитель, вход которого соединен с входной шиной, а выход через последовательно соединенные двойной квадратичный детектор, первый интегратор, первый делитель и арифметический вычитатель подключен к первому входу индикатора, при этом выход нормирующего усилителя через последовательно соединенные первый детектор, второй интегратор и второй детектор подключен также к второму входу первого делителя. In addition, it is known a device for measuring the characteristics of random processes [3], containing a normalizing amplifier, the input of which is connected to the input bus, and the output through a series-connected double quadratic detector, the first integrator, the first divider and the arithmetic subtractor is connected to the first input of the indicator, while the output a normalizing amplifier through a series-connected first detector, a second integrator and a second detector is also connected to the second input of the first divider.

Данное устройство не обеспечивает определения вида симметричного закона распределения случайных величин при отличии от нормального распределения вероятностей случайных процессов. This device does not provide a determination of the type of symmetric distribution law of random variables, when different from the normal probability distribution of random processes.

Наиболее близким к предлагаемому по технической сущности является устройство для измерения характеристик случайных процессов [4], содержащее нормирующий усилитель, вход которого соединен с входной шиной, а выход через последовательно соединенные двойной квадратичный детектор, первый интегратор, первый делитель и арифметический вычислитель подключен к первому входу индикатора, при этом выход нормирующего усилителя через последовательно соединенные первый детектор, второй интегратор и второй детектор подключен также к второму входу первого делителя, при этом последовательно соединенные первый умножитель, третий интегратор и второй делитель, третий детектор, блок извлечения квадратного корня и второй умножитель, первый вход которого непосредственно, а второй вход через блок извлечения квадратного корня подключены к выходу второго интегратора, выход второго умножителя подключен к второму входу второго делителя, выход которого подключен к второму входу индикатора, при этом первый вход первого умножителя непосредственно, а второй через третий детектор подключены к выходу нормирующего усилителя, при этом последовательно соединенные элемент И-НЕ и ключ, первый вход которого соединен с выходом третьего делителя, первый и второй входы которого соединены соответственно с выходами нормирующего усилителя и блока извлечения квадратного корня, вторые входы первого и второго компараторов являются входными шинами, первые входы первого и второго компараторов одновременно соединены с выходом второго делителя, а выходы первого и второго компараторов подключены соответственно к первому и второму входам элемента ИЛИ-НЕ, выход которого подключен к первому входу элемента И-НЕ, второй вход которого соединен с выходом элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами третьего и четвертого компараторов, вторые входы которых соединены соответственно с входными шинами, а первые входы соединены одновременно с первым входом индикатора, третий, четвертый, пятый, шестой и седьмой входы которого соединены соответственно с первым, вторым, третьим, четвертым и пятым выходами дешифратора, первый вход которого соединен одновременно с выходом элемента И-НЕ и вторым входом ключа, выход которого подключен одновременно к первым входам пятого, шестого и седьмого компараторов, вторые входы которых соединены соответственно с входными шинами, а выходы - подключены соответственно к второму, третьему и четвертому входам дешифратора. Closest to the proposed technical essence is a device for measuring the characteristics of random processes [4], containing a normalizing amplifier, the input of which is connected to the input bus, and the output is connected through a series-connected double quadratic detector, the first integrator, the first divider and the arithmetic calculator connected to the first input indicator, while the output of the normalizing amplifier through series-connected first detector, second integrator and second detector is also connected to the second input the first divider, while the first multiplier, the third integrator and the second divider, the third detector, the square root extractor and the second multiplier, the first input of which is directly and the second input through the square root extractor are connected to the output of the second integrator, the output of the second multiplier is connected to the second input of the second divider, the output of which is connected to the second input of the indicator, with the first input of the first multiplier directly, and the second through the third detector connected to the normalizing amplifier, with the AND-NOT element connected in series and a key whose first input is connected to the output of the third divider, the first and second inputs of which are connected respectively to the outputs of the normalizing amplifier and square root extraction unit, the second inputs of the first and second comparators are input buses , the first inputs of the first and second comparators are simultaneously connected to the output of the second divider, and the outputs of the first and second comparators are connected respectively to the first and second inputs of the element that OR-NOT, whose output is connected to the first input of the AND-NOT element, the second input of which is connected to the output of the OR element, the first and second inputs of which are connected respectively to the outputs of the third and fourth comparators, the second inputs of which are connected respectively to the input buses, and the first the inputs are connected simultaneously with the first input of the indicator, the third, fourth, fifth, sixth and seventh inputs of which are connected respectively with the first, second, third, fourth and fifth outputs of the decoder, the first input of which is connected simultaneously enno yield AND-NO element and a second key input, the output of which is connected simultaneously to the first inputs of the fifth, sixth and seventh comparators, the second inputs of which are respectively connected with input buses, and the outputs - connected respectively to the second, third and fourth inputs of the decoder.

Недостатком известного устройства является низкая достоверность определения вида симметричного закона распределения случайных величин. A disadvantage of the known device is the low reliability of determining the type of symmetric distribution law of random variables.

Цель изобретения - повышение достоверности определения вида симметричного закона распределения вероятности случайных величин за счет определения энтропийного коэффициента и значения контрэксцесса. The purpose of the invention is to increase the reliability of determining the type of symmetric law of the probability distribution of random variables by determining the entropy coefficient and the value of counterexcess.

Цель достигается тем, что в устройство для измерения характеристик случайных процессов [4], содержащее первый дешифратор, индикатор, первый элемент И-НЕ, нормирующий усилитель, вход которого соединен с входной шиной, а выход через последовательно соединенные двойной квадратичный детектор и первый интегратор подключен к первому входу первого делителя, при этом выход нормирующего усилителя через последовательно соединенные первый детектор, второй интегратор и второй детектор подключен также к второму входу первого делителя, при этом последовательно соединенные первый умножитель, третий интегратор и второй делитель, выход которого подключен одновременно к первым входам первого и второго компараторов, вторые входы которых соединены соответственно с входными шинами, а выходы - подключены соответственно к первому и второму входам элемента ИЛИ-НЕ, при этом первый вход второго умножителя непосредственно, а второй вход через первый блок извлечения квадратного корня подключены к выходу второго интегратора, выход второго умножителя подключен к второму входу второго делителя, при этом первый вход первого умножителя непосредственно, а второй через третий детектор подключены к выходу нормирующего усилителя, при этом выход третьего делителя подключен к первому входу первого ключа, выход которого подключен одновременно к первым входам пятого, шестого и седьмого компараторов, вторые входы которых соединены соответственно с входными шинами, первые входы третьего и четвертого компараторов объединены, вторые входы которых соединены соответственно с входными шинами, дополнительно введены восьмой, девятый, десятый, одиннадцатый и двенадцатый компараторы, вторые входы которых соединены соответственно с входными шинами, а объединенные первые входы соединены с выходом первого ключа, второй вход которого одновременно соединен с выходом элемента ИЛИ-НЕ и вторым входом второго ключа, выход которого одновременно подключен к первым входам третьего, четвертого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого компараторов, вторые входы которых соединены соответственно с входными шинами, при этом введены второй, третий, четвертый, пятый, шестой и седьмой элементы И-НЕ, выходы которых соответственно подключены к второму, третьему, четвертому, пятому, шестому и седьмому входам индикатора, первый вход которого соединен с выходом первого элемента И-НЕ, а восьмой, девятый, десятый и одиннадцатый входы соединены соответственно с первым, вторым, третьим и четвертым выходами коммутатора, пятый вход которого соединен с входной шиной, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами второго дешифратора, первый вход которого одновременно соединен с входной шиной и объединенными девятыми входами первого и второго мультиплексоров, при этом второй вход второго дешифратора одновременно соединен с входной шиной и объединенными десятыми входами первого и второго мультиплексоров, а объединенные девятые и объединенные десятые входы первого и второго регистров соединены соответственно с входными шинами, первый, второй, пятый и шестой входы первого мультиплексора соединены соответственно с первым, пятым, вторым и шестым выходами первого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого компараторов, при этом третий, седьмой, четвертый и восьмой выходы первого регистра подключены соответственно к первому, второму, пятому и шестому входам второго мультиплексора, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами второго регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами третьего, четвертого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого компараторов, а первый, пятый, второй и шестой выходы второго регистра подключены соответственно к третьему, четвертому, седьмому и восьмому входам первого мультиплексора, первый и второй выходы которого подключены соответственно к первому и второму входам первого дешифратора, третий и четвертый входы которого соединены соответственно с первым и вторым выходами второго мультиплексора, второй выход первого дешифратора одновременно подключен к первым входам первого и второго элементов И, вторые входы которых соответственно соединены с пятым и восьмым выходами первого дешифратора, десятый выход которого подключен к второму входу четвертого элемента И-НЕ, первый вход которого одновременно соединен с первыми входами третьего и второго элементов И-НЕ и двенадцатым выходом первого дешифратора, одиннадцатый выход которого одновременно подключен и объединенным второму входу седьмого элемента И-НЕ, третьему входу третьего элемента И-НЕ и второму входу второго элемента И-НЕ, при этом первый выход первого дешифратора подключен к четвертому входу седьмого элемента И-НЕ, третий вход которого одновременно соединен с третьим входом первого элемента И-НЕ и пятнадцатым выходом первого дешифратора, четырнадцатый выход которого подключен к объединенным вторым входам четвертого элемента И и третьего элемента И-НЕ, четвертый вход которого одновременно соединен с вторым входом шестого элемента И-НЕ и третьим выходом первого дешифратора, тринадцатый выход которого одновременно подключен к первым входам четвертого элемента И и первого элемента И-НЕ, объединенные второй и четвертый входы которого одновременно соединены с выходом первого элемента И и первым входом третьего элемента И, выход которого одновременно подключен к четвертому входу четвертого элемента И-НЕ и первому входу пятого элемента И- НЕ, второй вход которого одновременно соединен с первым входом шестого элемента И-НЕ и четвертым выходом первого дешифратора, шестой выход которого одновременно подключен к объединенным четвертым входам пятого и второго элементов И-НЕ, при этом седьмой выход первого дешифратора подключен к третьему входу второго элемента И-НЕ, а девятый выход подключен к третьему входу пятого элемента И-НЕ, выход второго элемента И одновременно подключен к второму входу третьего элемента И, первому входу седьмого элемента И-НЕ и объединенным четвертому и третьему входам шестого элемента И-НЕ, а выход четвертого элемента И подключен к третьему входу четвертого элемента И-НЕ, при этом вход второго блока извлечения квадратного корня соединен с выходом первого делителя, а выход подключен к первому входу третьего делителя, второй вход которого соединен с входной шиной, первые входы первого и второго амплитудных селекторов одновременно соединены с выходом нормирующего усилителя, а вторые входы соединены соответственно с первым и вторым выходами генератора ступенчатого напряжения, вход которого соединен с входной шиной, при этом выходы первого и второго амплитудных селекторов подключены соответственно к первому и второму входам вычитающего устройства, выход которого подключен к входу четвертого интегратора, выход которого одновременно подключен к входу логарифмического усилителя и второму входу третьего умножителя, первый вход которого соединен с выходом логарифмического усилителя, а выход подключен к входу пятого интегратора, выход которого подключен к входу блока вычисления экспоненциальной функции, выход которого подключен к первому входу четвертого делителя, второй вход которого соединен с входной шиной, а выход подключен к первому входу пятого делителя, второй вход которого соединен с выходом первого блока извлечения квадратного корня, а выход подключен к первому входу второго ключа. The goal is achieved by the fact that in the device for measuring the characteristics of random processes [4], containing the first decoder, indicator, the first AND-NOT element, a normalizing amplifier, the input of which is connected to the input bus, and the output is connected through a series-connected double quadratic detector and the first integrator to the first input of the first divider, while the output of the normalizing amplifier through series-connected first detector, second integrator and second detector is also connected to the second input of the first divider, the first multiplier, the third integrator and the second divider, whose output is connected simultaneously to the first inputs of the first and second comparators, the second inputs of which are connected respectively to the input buses, and the outputs are connected respectively to the first and second inputs of the OR-NOT element, are connected the input of the second multiplier directly, and the second input through the first square root extraction unit is connected to the output of the second integrator, the output of the second multiplier is connected to the second input of the second divider, the first input of the first multiplier is directly connected, and the second through the third detector is connected to the output of the normalizing amplifier, while the output of the third divider is connected to the first input of the first key, the output of which is connected simultaneously to the first inputs of the fifth, sixth and seventh comparators, the second inputs of which are connected respectively with input buses, the first inputs of the third and fourth comparators are combined, the second inputs of which are connected respectively to the input buses, the eighth, ninth, tenth are additionally introduced, the eleventh and twelfth comparators, the second inputs of which are connected respectively to the input buses, and the combined first inputs are connected to the output of the first key, the second input of which is simultaneously connected to the output of the OR-NOT element and the second input of the second key, the output of which is simultaneously connected to the first inputs of the third, the fourth, thirteenth, fourteenth, fifteenth, sixteenth, seventeenth and eighteenth comparators, the second inputs of which are connected respectively to the input buses, while the second, t it, the fourth, fifth, sixth and seventh AND-NOT elements, the outputs of which are respectively connected to the second, third, fourth, fifth, sixth and seventh inputs of the indicator, the first input of which is connected to the output of the first AND-NOT element, and the eighth, ninth, the tenth and eleventh inputs are connected respectively to the first, second, third and fourth outputs of the switch, the fifth input of which is connected to the input bus, and the first, second, third and fourth inputs are connected respectively to the first, second, third and fourth outputs of the second a radiator, the first input of which is simultaneously connected to the input bus and the combined ninth inputs of the first and second multiplexers, while the second input of the second decoder is simultaneously connected to the input bus and the combined tenth inputs of the first and second multiplexers, and the combined ninth and combined tenth inputs of the first and second registers connected to the input buses, respectively, the first, second, fifth and sixth inputs of the first multiplexer are connected respectively to the first, fifth, second and sixth outputs of the first the first register, the first, second, third, fourth, fifth, sixth, seventh and eighth inputs of which are connected respectively to the outputs of the fifth, sixth, seventh, eighth, ninth, tenth, eleventh and twelfth comparators, while the third, seventh, fourth and eighth the outputs of the first register are connected respectively to the first, second, fifth and sixth inputs of the second multiplexer, the third, fourth, seventh and eighth inputs of which are connected respectively to the third, seventh, fourth and eighth outputs of the second register, the first the second, third, fourth, fifth, sixth, seventh and eighth inputs of which are connected respectively to the outputs of the third, fourth, thirteenth, fourteenth, fifteenth, sixteenth, seventeenth and eighteenth comparators, and the first, fifth, second and sixth outputs of the second register are connected respectively, to the third, fourth, seventh and eighth inputs of the first multiplexer, the first and second outputs of which are connected respectively to the first and second inputs of the first decoder, the third and fourth inputs of which are connected are connected respectively with the first and second outputs of the second multiplexer, the second output of the first decoder is simultaneously connected to the first inputs of the first and second elements And, the second inputs of which are respectively connected to the fifth and eighth outputs of the first decoder, the tenth output of which is connected to the second input of the fourth element AND whose first input is simultaneously connected to the first inputs of the third and second AND-NOT elements and the twelfth output of the first decoder, the eleventh output of which is simultaneously connected and the second input of the seventh NAND element, the third input of the third NAND element and the second input of the second NAND element, while the first output of the first decoder is connected to the fourth input of the seventh NAND element, the third input of which is simultaneously connected to the third input of the first the AND gate and the fifteenth output of the first decoder, the fourteenth output of which is connected to the combined second inputs of the fourth AND gate and the third AND gate, the fourth input of which is simultaneously connected to the second input of the sixth AND gate NOT and the third output of the first decoder, the thirteenth output of which is simultaneously connected to the first inputs of the fourth element AND and the first element AND NOT, the combined second and fourth inputs of which are simultaneously connected to the output of the first element And and the first input of the third element And, the output of which is simultaneously connected to the fourth input of the fourth AND-NOT element and the first input of the fifth AND-NOT element, the second input of which is simultaneously connected to the first input of the sixth AND-NOT element and the fourth output of the first decoder, the sixth the output of which is simultaneously connected to the combined fourth inputs of the fifth and second AND-NOT elements, while the seventh output of the first decoder is connected to the third input of the second AND-NOT element, and the ninth output is connected to the third input of the fifth AND-NOT element, the output of the second AND element simultaneously connected to the second input of the third AND element, the first input of the seventh AND-NOT element and the combined fourth and third inputs of the sixth AND-NOT element, and the output of the fourth AND element connected to the third input of the fourth AND-NOT element, while d of the second square root extraction unit is connected to the output of the first divider, and the output is connected to the first input of the third divider, the second input of which is connected to the input bus, the first inputs of the first and second amplitude selectors are simultaneously connected to the output of the normalizing amplifier, and the second inputs are connected respectively to the first and the second outputs of the step voltage generator, the input of which is connected to the input bus, while the outputs of the first and second amplitude selectors are connected respectively to the first and second the inputs of the subtractor, the output of which is connected to the input of the fourth integrator, the output of which is simultaneously connected to the input of the logarithmic amplifier and the second input of the third multiplier, the first input of which is connected to the output of the logarithmic amplifier, and the output is connected to the input of the fifth integrator, the output of which is connected to the input of the calculation unit exponential function, the output of which is connected to the first input of the fourth divider, the second input of which is connected to the input bus, and the output is connected to the first input of the fifth a divider, the second input of which is connected to the output of the first square root extraction unit, and the output is connected to the first input of the second key.

Степень отличия исследуемого закона распределения от нормального происходит благодаря знанию коэффициента эксцесса и коэффициента асимметрии и могут быть использованы при регулировке или исследовании радиотехнических устройств, например переход закона распределения мгновенных значений электрических флуктуаций на выходе радиоэлектронных устройств от нормального к равномерному, треугольному, трапецеидальному, антимодальному и т.д., указывают на причину перехода к данному распределению. Как правило причиной изменения распределения являются нелинейные искажения, снижение либо увеличение порога ограничения последующих каскадов, сужение динамического диапазона, изменение параметров устройств, относительно быстрое старение отдельных элементов, приводящее к изменению отношений между элементами радиоэлектронного устройства, изменения влияющих факторов и величин как естественного так и искусственного происхождения и т.д. The degree of difference between the studied distribution law and the normal one is due to the knowledge of the excess coefficient and the asymmetry coefficient and can be used in the adjustment or study of radio devices, for example, the transition of the distribution law of instantaneous values of electrical fluctuations at the output of electronic devices from normal to uniform, triangular, trapezoidal, antimodal, etc. .d. indicate the reason for the transition to this distribution. Typically, the cause of the distribution change is non-linear distortion, a decrease or increase in the limiting threshold of subsequent cascades, a narrowing of the dynamic range, a change in device parameters, relatively rapid aging of individual elements, leading to a change in the relationship between elements of the electronic device, changes in influencing factors and values of both natural and artificial origin etc.

Знание закона распределения мгновенных значений электрических флуктуаций, причин, вызывающих данное изменение, может быть использовано не только при исследовании, но и при регулировке радиотехнических устройств. Knowledge of the law of distribution of instantaneous values of electrical fluctuations, the causes of this change, can be used not only in the study, but also in the adjustment of radio devices.

В качестве характеристики сглаженности или обостренности кривой распределения около ее моды используют безразмерный коэффициент эксцесса [5, с. 96] , либо эксцесс

где

где x - значение входной величины;
ω - закон распределения случайной входной величины.As a characteristic of smoothness or sharpening of the distribution curve near its mode, the dimensionless kurtosis coefficient is used [5, p. 96], or excess

Where

where x is the value of the input quantity;
ω is the distribution law of a random input quantity.

Характеристикой несимметричности кривой распределения относительно ее моды является коэффициент асимметрии [5, с. 95 и 96]

где

Таким образом, нормальное распределение имеет коэффициенты эксцесса и асимметрии, равные нулю, а эксцесс, равный 3. Положительное значение γ указывает на то, что кривая распределения в окрестности моды имеет более высокую и более острую вершину, чем кривая нормального распределения с тем же средним и дисперсией. Отрицательное значение коэффициента эксцесса указывает на более плоский характер вершины по сравнению с соответствующей кривой нормального закона распределения. Положительное значение коэффициента асимметрии указывает на то, что кривая распределения справа от моды имеет скошенность, отрицательное значение S указывает на то, что кривая распределения слева от моды имеет скошенность по сравнению с соответствующей кривой нормального закона распределения, то есть в этом случае кривая распределения несимметрична относительно моды.The asymmetry of the distribution curve relative to its mode is characterized by the asymmetry coefficient [5, p. 95 and 96]

Where

Thus, the normal distribution has kurtosis and asymmetry coefficients equal to zero, and the kurtosis is equal to 3. A positive value of γ indicates that the distribution curve in the vicinity of the mode has a higher and sharper vertex than the normal distribution curve with the same average and dispersion. A negative value of the kurtosis coefficient indicates a flatter character of the peak in comparison with the corresponding curve of the normal distribution law. A positive value of the asymmetry coefficient indicates that the distribution curve to the right of the mode is skewed, a negative value of S indicates that the distribution curve to the left of the mode is skewed compared to the corresponding curve of the normal distribution law, i.e., in this case, the distribution curve is asymmetric with respect to fashion.

Значение коэффициента эксцесса (эксцесса) и коэффициента асимметрии лишь указывает на отличие распределения мгновенных значений электрических флуктуаций от нормального, но какое именно будет в этом случае распределение неизвестно. The value of the excess coefficient (excess) and the asymmetry coefficient only indicate the difference between the distribution of the instantaneous values of electric fluctuations from the normal one, but what distribution will be unknown in this case.

Определение закона распределения мгновенных значений электрических флуктуаций производится лишь для симметричных распределений, когда значение коэффициента асимметрии равно нулю. The law of distribution of instantaneous values of electric fluctuations is determined only for symmetric distributions, when the value of the asymmetry coefficient is zero.

Данное условие выбрано потому, что определяемые законы распределения симметричные. Для симметричных распределений коэффициент асимметрии равен нулю. Чтобы определить симметричный закон распределения случайных величин необходимо знать значение контрэксцесса [10, с. 78], который рассчитывается по формуле

и для любых распределений заключено в пределах от 0 (при э → ∞ и до 1 (при э = 1) так как эксцесс различных распределений колеблется в бесконечных пределах, (от 1 до ∞), ) из-за чего эксцесс неудобен.This condition is chosen because the determined distribution laws are symmetric. For symmetric distributions, the asymmetry coefficient is zero. To determine the symmetric law of distribution of random variables, it is necessary to know the value of counterexcess [10, p. 78], which is calculated by the formula

and for any distributions it is in the range from 0 (for e → ∞ and up to 1 (for e = 1) since the excess of various distributions varies in infinite limits (from 1 to ∞),) which is why the excess is inconvenient.

Однако совершенно разные законы распределения могут иметь совпадающие значения эксцесса и контрэксцесса. Так, например, значения эксцесса и контрэксцесса трапецеидальных распределений с различным отношением оснований и арксинусоидальных распределений в значительной мере перекрываются. However, completely different distribution laws can have the same values of excess and counterexcess. So, for example, the values of kurtosis and counterexcess of trapezoidal distributions with different ratios of bases and arcsinusoidal distributions overlap to a large extent.

Поэтому, в качестве второго независимого признака, который совместно с контрэксцессом характеризует форму и вид симметричного распределения, принят энтропийный коэффициент [10, с. 58-60, 78], значение которого рассчитывается по формуле

где Δ_э - энтропийное значение входной величины;
σ - среднее квадратическое отклонение входной величины;
Н(х) - энтропия входной величины.Therefore, as the second independent sign, which together with the counterexcess characterizes the shape and type of symmetric distribution, the entropy coefficient is adopted [10, p. 58-60, 78], the value of which is calculated by the formula

where Δ _e is the entropy value of the input quantity;
σ is the mean square deviation of the input quantity;
H (x) is the entropy of the input quantity.

Энтропия случайной входной величины является мерой ее неопределенности, зависит от вида закона распределения и рассчитывается по формуле

Значение энтропийного коэффициента для любых законов распределения изменяется в пределах от 0 до

Для наиболее часто встречающихся на практике распределений значение энтропийного коэффициента колеблется от 1,11 у арисинусоильного распределения до 2,066 у нормального распределения. Исключение составляет "антимодальное II" распределение, у которого значение энтропийного коэффициента составляет 0,35.The entropy of a random input quantity is a measure of its uncertainty, depends on the type of distribution law and is calculated by the formula

The value of the entropy coefficient for any distribution laws varies from 0 to

For the distributions most frequently encountered in practice, the value of the entropy coefficient ranges from 1.11 for the arycinus distribution to 2.066 for the normal distribution. The exception is the “antimodal II” distribution, for which the entropy coefficient is 0.35.

При использовании контрэксцесса и энтропийного коэффициента в качестве классификационных признаков, характеризующих форму и вид распределений, изображающая точка (либо некоторая область) с координатами К_э и χ будет всегда находиться в пределах прямоугольника, ограниченного значениями К_э от 0 до 2,066 и значениями χ от 0 до 1, а представление симметричных законов распределения в виде изображающих точек (либо некоторых областей) на плоскости признаков позволяет определить не только закон распределения, но и близость или удаленность различных законов распределений между собой.When using a counterexcess and entropy coefficient as classification signs characterizing the shape and type of distributions, the image point (or some region) with the coordinates K _e and χ will always be within the rectangle limited by the values of K _e from 0 to 2.066 and the values of χ from 0 to 1, and the representation of symmetric distribution laws in the form of depicting points (or some areas) on the plane of signs allows us to determine not only the distribution law, but also the proximity or distance of different s distribution laws among themselves.

На фиг. 2 приведены законы распределения случайных величин и соответствующие им значения контрэксцесса χ, энтропийного коэффициента К_э, коэффициента

где α = x, так как случайный процесс центрированный и т. д.In FIG. 2 shows the laws of distribution of random variables and the corresponding values of counterexcess χ, entropy coefficient K _e , coefficient

where α = x, since the random process is centered, etc.

Таким образом, подобная классификация симметричных распределений по значениям К_э и χ позволяет определить закон распределения, так как определение вида распределения по одному лишь эксцессу (коэффициенту эксцесса) или коэффициенту

не обеспечивает однозначного определения закона распределения, так как все симметричные распределения располагаются по одной оси при асимметрии, равной нулю [6, с.91, 10, с.78].Thus, such a classification of symmetric distributions according to the values of K _e and χ allows us to determine the distribution law, since determining the type of distribution by only one excess (excess coefficient) or coefficient

does not provide an unambiguous definition of the distribution law, since all symmetrical distributions are located on the same axis with an asymmetry of zero [6, p. 91, 10, p. 78].

На фиг. 1 приведена структурная электрическая схема устройства для измерения характеристик случайных процессов. In FIG. 1 shows a structural electrical diagram of a device for measuring the characteristics of random processes.

Устройство содержит нормирующий усилитель 1, двойной квадратичный детектор 2, первый детектор 3, второй детектор 4, второй интегратор 5, первый интегратор 6, первый делитель 7, второй блок извлечения квадратного норме 8, индикатор 9, первую входную шину 10, третий детектор 11, первый умножитель 12, третий интегратор 13, второй делитель 14, первый блок извлечения квадратного норме 15, второй умножитель 16, первый компаратор 17, второй компаратор 18, третий компаратор 19, четвертый компаратор 20, элемент ИЛИ-НЕ 21, второй дешифратор 22, первый элемент И-НЕ 23, первый ключ 24, третий делитель 25, пятый компаратор 26, шестой компаратор 27, седьмой компаратор 28, первый дешифратор 29, первый амплитудный селектор 30, генератор ступенчатого напряжения 31, второй амплитудный селектор 32, вычитающее устройство 33, четвертый интегратор 34, логарифмический усилитель 35, третий умножитель 36, пятый интегратор 37, блок вычисления экспоненциальной функции 38, четвертый делитель 39, пятый делитель 40, второй ключ 41, восьмой компаратор 42, девятый компаратор 43, десятый компаратор 44, одиннадцатый компаратор 45, двенадцатый компаратор 46, тринадцатый компаратор 47, четырнадцатый компаратор 48, пятнадцатый компаратор 49, шестнадцатый компаратор 50, семнадцатый компаратор 51, восемнадцатый компаратор 52, первый регистр 53, второй регистр 54, первый мультиплексор 55, второй мультиплексор 56, первый элемент И 57, второй элемент И 58, третий элемент И 59, четвертый элемент И 60, второй элемент И-НЕ 61, третий элемент И-НЕ 62, четвертый элемент И-НЕ 63, пятый элемент И-НЕ 64, шестой элемент И-НЕ 65, седьмой элемент И-НЕ 66 и коммутатор 67. The device comprises a normalizing amplifier 1, a double quadratic detector 2, a first detector 3, a second detector 4, a second integrator 5, a first integrator 6, a first divider 7, a second square norm extraction unit 8, an indicator 9, a first input bus 10, a third detector 11, the first multiplier 12, the third integrator 13, the second divider 14, the first square norm extraction unit 15, the second multiplier 16, the first comparator 17, the second comparator 18, the third comparator 19, the fourth comparator 20, the element OR NOT 21, the second decoder 22, the first element NAND 23, first key 24, third divider 25, fifth comparator 26, sixth comparator 27, seventh comparator 28, first decoder 29, first amplitude selector 30, step voltage generator 31, second amplitude selector 32, subtractor 33, fourth integrator 34, logarithmic amplifier 35, third multiplier 36, fifth integrator 37, exponential function calculation unit 38, fourth divider 39, fifth divider 40, second key 41, eighth comparator 42, ninth comparator 43, tenth comparator 44, eleventh comparator 45, twelfth comparator 46, thirteenth comparator 47, fourteenth comparator 48, fifteenth comparator 49, sixteenth comparator 50, seventeenth comparator 51, eighteenth comparator 52, first register 53, second register 54, first multiplexer 55, second multiplexer 56, first element 57, second element 58, the third element AND 59, the fourth element AND 60, the second element NAND 61, the third element NAND 62, the fourth element NAND 63, the fifth element NAND 64, the sixth element NAND 65, the seventh element NAND 66 and switch 67.

Вход нормирующего усилителя 1 соединен с входной шиной 10, а выход через последовательно соединенные двойной квадратичный детектор 2 и первый интегратор 6 подключен к первому входу первого делителя 7, при этом выход нормирующего усилителя 1 через последовательно соединенные первый детектор 3, второй интегратор 5 и второй детектор 4 подключен также к второму входу первого делителя 7, при этом последовательно соединенные первый умножитель 12, третий интегратор 13 и второй делитель 14, выход которого подключен одновременно к первым входам первого компаратора 17 и второго компаратора 18, вторые входы которых соединены соответственно с входными шинами, а выходы подключены соответственно к первому и второму входам элемента ИЛИ-НЕ 21, при этом первый вход второго умножителя 16 непосредственно, а второй вход через первый блок извлечения квадратного корня 15 подключены к выходу второго интегратора 5, выход второго умножителя 16 подключен к второму входу второго делителя 14, при этом первый вход первого умножителя 12 непосредственно, а второй через третий детектор 11 подключены к выходу нормирующего усилителя 1, при этом выход третьего делителя 25 подключен к первому входу первого ключа 24, выход которого подключен одновременно к первым входам пятого компаратора 26, шестого компаратора 27 и седьмого компаратора 28, вторые входы которых соединены соответственно с входными шинами, первые входы третьего компаратора 19 и четвертого компаратора 20 объединены, вторые входы которых соединены соответственно с входными шинами, при этом вторые входы восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45 и двенадцатого компаратора 46 соединены соответственно с входными шинами, а объединенные первые входы соединены с выходом первого ключа 24, второй вход которого одновременно соединен с выходом элемента ИЛИ-НЕ 21 и вторым входом второго ключа 41, выход которого одновременно подключен к первым входам третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51 и восемнадцатого компаратора 52, вторые входы которых соединены соответственно с входными шинами, при этом выходы второго элемента И-НЕ 61, третьего элементов И-НЕ 62, четвертого элементов И-НЕ 63, пятого элементов И-НЕ 64, шестого элементов И-НЕ 65 и седьмого элементов И-НЕ 66 соответственно подключены к второму, третьему, четвертому, пятому, шестому и седьмому входам индикатора 9, первый вход которого соединен с выходом первого элемента И-НЕ 23, а восьмой, девятый, десятый и одиннадцатый входы соединены соответственно с первым, вторым, третьим и четвертым выходами коммутатора 67, пятый вход которого соединен с входной шиной, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами второго дешифратора 22, первый вход которого одновременно соединен с входной шиной и объединенными девятыми входами первого мультиплексора 55 и второго мультиплексора 56, при этом второй вход второго дешифратора 22 одновременно соединен с входной шиной и объединенными десятыми входами первого мультиплексора 55 и второго мультиплексора 56, а объединенные девятые и объединенные десятые входы первого регистра 53 и второго регистра 54 соединены соответственно с входными шинами, первый, второй, пятый и шестой входы первого мультиплексора 55 соединены соответственно с первым, пятым, вторым и шестым выходами первого регистра 53, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45 и двенадцатого компаратора 46, при этом третий, седьмой, четвертый и восьмой выходы первого регистра 53 подключены соответственно к первому, второму, пятому и шестому входам второго мультиплексора 56, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами второго регистра 54, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51 и восемнадцатого компаратора 52, а первый, пятый, второй и шестой выходы второго регистра 54 подключены соответственно к третьему, четвертому, седьмому и восьмому входам первого мультиплексора 55, первый и второй выходы которого подключены соответственно к первому и второму входам первого дешифратора 29, третий и четвертый входы которого соединены соответственно с первым и вторым выходами второго мультиплексора 56, второй выход первого дешифратора 29 одновременно подключен к первым входам первого элемента И 57 и второго элемента И 58, вторые входы которых соответственно соединены с пятым и восьмым выходами первого дешифратора 29, десятый выход которого подключен к второму входу четвертого элемента И-НЕ 63, первый вход которого одновременно соединен с первыми входами третьего элемента И-НЕ 62 и второго элемента И-НЕ 61 и двенадцатым выходом первого дешифратора 29, одиннадцатый выход которого одновременно подключен к объединенным второму входу седьмого элемента И-НЕ 66, третьему входу третьего элемента И-НЕ 62 и второму входу второго элемента И-НЕ 61, при этом первый выход первого дешифратора 29 подключен к четвертому входу седьмого элемента И-НЕ 66, третий вход которого одновременно соединен с третьим входом первого элемента И-НЕ 23 и пятнадцатым выходом первого дешифратора 29, четырнадцатый выход которого подключен к объединенным вторым входам четвертого элемента И 60 и третьего элемента И-НЕ 62, четвертый вход которого одновременно соединен с вторым входом шестого элемента И-НЕ 65 и третьим выходом первого дешифратора 29, тринадцатый выход которого одновременно подключен к первым входам четвертого элемента И 60 и первого элемента И-НЕ 23, объединенные второй и четвертый входы которого одновременно соединены с выходом первого элемента И 57 и первым входом третьего элемента И 59, выход которого одновременно подключен к четвертому входу четвертого элемента И-НЕ 63 и первому входу пятого элемента И-НЕ 64, второй вход которого одновременно соединен с первым входом шестого элемента И-НЕ 65 и четвертым выходом первого дешифратора 29, шестой выход которого одновременно подключен к объединенным четвертым входам пятого элемента И-НЕ 64 и второго элемента И-НЕ 61, при этом седьмой выход первого дешифратора 29 подключен к третьему входу второго элемента И-НЕ 61, а девятый выход подключен к третьему входу пятого элемента И-НЕ 64, выход второго элемента И 58 одновременно подключен к второму входу третьего элемента И 59, первому входу седьмого элемента И-НЕ 66 и объединенным четвертому и третьему входам шестого элемента И-НЕ 65, а выход четвертого элемента И 60 подключен к третьему входу четвертого элемента И-НЕ 63, при этом вход второго блока извлечения квадратного корня 8 соединен с выходом первого делителя 7, а выход подключен к первому входу третьего делителя 25, второй вход которого соединен с входной шиной, первые входы первого амплитудного селектора 30 и второго амплитудного селектора 32 одновременно соединены с выходом нормирующего усилителя 1, а вторые входы соединены соответственно с первым и вторым выходами генератора ступенчатого напряжения 31, вход которого соединен с входной шиной, при этом выходы первого амплитудного селектора 30 и второго амплитудного селектора 32 подключены соответственно к первому и второму входам вычитающего устройства 33, выход которого подключен к входу четвертого интегратора 34, выход которого одновременно подключен к входу логарифмического делителя 35 и второму входу третьего умножителя 36, первый вход которого соединен с выходом логарифмического усилителя 35, а выход подключен к входу пятого интегратора 37, выход которого подключен к входу блока вычисления экспоненциальной функции 38, выход которого подключен к первому входу четвертого делителя 39, второй вход которого соединен с входной шиной, а выход подключен к первому входу пятого делителя 40, второй вход которого соединен с выходом первого блока извлечения квадратного корня 15, а выход подключен к первому входу второго ключа 41. The input of the normalizing amplifier 1 is connected to the input bus 10, and the output through the series-connected double quadratic detector 2 and the first integrator 6 is connected to the first input of the first divider 7, while the output of the normalizing amplifier 1 through the series-connected first detector 3, the second integrator 5 and the second detector 4 is also connected to the second input of the first divider 7, while the first multiplier 12, the third integrator 13 and the second divider 14, the output of which is connected simultaneously to the first inputs of the first an omparator 17 and a second comparator 18, the second inputs of which are connected respectively to the input buses, and the outputs are connected respectively to the first and second inputs of the OR-NOT 21 element, with the first input of the second multiplier 16 directly and the second input through the first square root extraction unit 15 connected to the output of the second integrator 5, the output of the second multiplier 16 is connected to the second input of the second divider 14, while the first input of the first multiplier 12 is directly, and the second through the third detector 11 is connected to the output normalizing its amplifier 1, while the output of the third divider 25 is connected to the first input of the first key 24, the output of which is connected simultaneously to the first inputs of the fifth comparator 26, the sixth comparator 27 and the seventh comparator 28, the second inputs of which are connected respectively to the input buses, the first inputs of the third comparator 19 and the fourth comparator 20 are combined, the second inputs of which are connected respectively to the input buses, while the second inputs of the eighth comparator 42, the ninth comparator 43, the tenth comparator 44, the eleventh comparator and 45 and the twelfth comparator 46 are connected respectively to the input buses, and the combined first inputs are connected to the output of the first key 24, the second input of which is simultaneously connected to the output of the OR-NOT 21 element and the second input of the second key 41, the output of which is simultaneously connected to the first inputs of the third comparator 19, fourth comparator 20, thirteenth comparator 47, fourteenth comparator 48, fifteenth comparator 49, sixteenth comparator 50, seventeenth comparator 51 and eighteenth comparator 52, second inputs of which ryh are connected respectively to the input buses, while the outputs of the second AND-HE 61 element, the third AND-HE 62 elements, the fourth AND-NOT 63 elements, the fifth AND-NOT 64 elements, the sixth AND-NOT 65 elements and the seventh AND-NOT elements 66 are respectively connected to the second, third, fourth, fifth, sixth and seventh inputs of indicator 9, the first input of which is connected to the output of the first AND-NOT element 23, and the eighth, ninth, tenth and eleventh inputs are connected respectively to the first, second, third and the fourth outputs of switch 67, the fifth input of which connected to the input bus, and the first, second, third and fourth inputs are connected respectively to the first, second, third and fourth outputs of the second decoder 22, the first input of which is simultaneously connected to the input bus and the combined ninth inputs of the first multiplexer 55 and the second multiplexer 56, with the second input of the second decoder 22 is simultaneously connected to the input bus and the combined tenth inputs of the first multiplexer 55 and the second multiplexer 56, and the combined ninth and combined tenth inputs of the first reg tra 53 and the second register 54 are connected respectively to the input buses, the first, second, fifth and sixth inputs of the first multiplexer 55 are connected respectively to the first, fifth, second and sixth outputs of the first register 53, the first, second, third, fourth, fifth, sixth, the seventh and eighth inputs of which are connected respectively with the outputs of the fifth comparator 26, sixth comparator 27, seventh comparator 28, eighth comparator 42, ninth comparator 43, tenth comparator 44, eleventh comparator 45 and twelfth comparator 46, while the third, seventh, fourth and eighth outputs of the first register 53 are connected respectively to the first, second, fifth and sixth inputs of the second multiplexer 56, the third, fourth, seventh and eighth inputs of which are connected respectively to the third, seventh, fourth and eighth outputs of the second register 54, the first, second, third, fourth, fifth, sixth, seventh and eighth inputs of which are connected respectively to the outputs of the third comparator 19, fourth comparator 20, thirteenth comparator 47, fourteenth comparator 48, fifteen about the comparator 49, the sixteenth comparator 50, the seventeenth comparator 51 and the eighteenth comparator 52, and the first, fifth, second and sixth outputs of the second register 54 are connected respectively to the third, fourth, seventh and eighth inputs of the first multiplexer 55, the first and second outputs of which are connected respectively to the first and second inputs of the first decoder 29, the third and fourth inputs of which are connected respectively to the first and second outputs of the second multiplexer 56, the second output of the first decoder 29 is simultaneously connected is accessible to the first inputs of the first element And 57 and the second element And 58, the second inputs of which are respectively connected to the fifth and eighth outputs of the first decoder 29, the tenth output of which is connected to the second input of the fourth element AND 63, the first input of which is simultaneously connected to the first inputs the third AND-NOT element 62 and the second AND-NOT element 61 and the twelfth output of the first decoder 29, the eleventh output of which is simultaneously connected to the combined second input of the seventh AND-NOT 66 element, the third input of the third AND-NOT 62 element and the second input of the second AND-HE 61 element, while the first output of the first decoder 29 is connected to the fourth input of the seventh AND-HE 66 element, the third input of which is simultaneously connected to the third input of the first AND-NOT 23 element and the fifteenth output of the first decoder 29, the fourteenth output which is connected to the combined second inputs of the fourth AND element 60 and the third AND-NOT element 62, the fourth input of which is simultaneously connected to the second input of the sixth AND-NOT element 65 and the third output of the first decoder 29, the thirteenth output of which is one temporarily connected to the first inputs of the fourth element And 60 and the first element AND-NOT 23, the combined second and fourth inputs of which are simultaneously connected to the output of the first element And 57 and the first input of the third element And 59, the output of which is simultaneously connected to the fourth input of the fourth element And NOT 63 and the first input of the fifth AND-NOT 64 element, the second input of which is simultaneously connected to the first input of the sixth AND-NOT 65 element and the fourth output of the first decoder 29, the sixth output of which is simultaneously connected to the combined four the input inputs of the fifth AND-NOT 64 element and the second AND-NOT 61 element, while the seventh output of the first decoder 29 is connected to the third input of the second AND-NOT 61 element, and the ninth output is connected to the third input of the fifth AND-NOT 64 element, the output of the second And 58 element is simultaneously connected to the second input of the third And 59 element, the first input of the seventh AND-66 element and the combined fourth and third inputs of the sixth AND-NOT 65 element, and the output of the fourth And 60 element is connected to the third input of the fourth And-NOT 63 element while the input of the second block extraction square the dart root 8 is connected to the output of the first divider 7, and the output is connected to the first input of the third divider 25, the second input of which is connected to the input bus, the first inputs of the first amplitude selector 30 and the second amplitude selector 32 are simultaneously connected to the output of the normalizing amplifier 1, and the second inputs connected respectively to the first and second outputs of the step voltage generator 31, the input of which is connected to the input bus, while the outputs of the first amplitude selector 30 and the second amplitude selector 32 are connected respectively respectively, to the first and second inputs of the subtractor 33, the output of which is connected to the input of the fourth integrator 34, the output of which is simultaneously connected to the input of the logarithmic divider 35 and the second input of the third multiplier 36, the first input of which is connected to the output of the logarithmic amplifier 35, and the output is connected to the input the fifth integrator 37, the output of which is connected to the input of the exponential function calculation unit 38, the output of which is connected to the first input of the fourth divider 39, the second input of which is connected to the input bus And an output connected to the first input of the fifth divider 40, a second input coupled to an output of the first square root extractor 15, and an output connected to the first input of the second switch 41.

Устройство работает следующим образом. The device operates as follows.

На вход 10 нормирующего усилителя 1 поступает исследуемый электрический сигнал X, где усиливается, ограничивается и с выхода поступает на входы двойного квадратичного детектора 2, первого детектора 3, третьего детектора 11, и первые входы первого умножителя 12, первого амплитудного селектора 30 и второго амплитудного селектора 32. С выхода двойного квадратичного детектора 2 сигнал X⁴ поступает на вход первого интегратора 6, на выходе которого формируется сигнал, пропорциональный центральному моменту случайной величины четвертого порядка

который поступает на первый вход первого делителя 7. С выхода первого детектора 3 сигнал X² поступает на вход второго интегратора 5, на выходе которого формируется сигнал, пропорциональный центральному моменту случайной величины второго порядка

который поступает на входы второго детектора 4 и первого блока извлечения квадратного корня 15, а также первый вход второго умножителя 16.The input 10 of the normalizing amplifier 1 receives the studied electrical signal X, where it is amplified, limited, and exited to the inputs of the double quadratic detector 2, the first detector 3, the third detector 11, and the first inputs of the first multiplier 12, the first amplitude selector 30, and the second amplitude selector 32. From the output of the double quadratic detector 2, the signal X ⁴ goes to the input of the first integrator 6, the output of which forms a signal proportional to the central moment of the fourth-order random variable

which goes to the first input of the first divider 7. From the output of the first detector 3, the signal X ² goes to the input of the second integrator 5, the output of which forms a signal proportional to the central moment of the random variable of the second order

which is fed to the inputs of the second detector 4 and the first square root extraction unit 15, as well as the first input of the second multiplier 16.

На выходе второго детектора 4 формируется сигнал, пропорциональный квадрату центрального момента случайной величины второго порядка М₂ ², который поступает на второй вход первого делителя 7, на выходе которого формируется сигнал пропорциональный эксцессу

Выход первого делителя 7 подключен к входу второго блока извлечения квадратного корня 8, выход которого подключен к первому входу третьего делителя 25. Второй вход третьего делителя 25 соединен с входной шиной, на которую подается значение сигнала, пропорциональное 1. На выходе третьего делителя 25 формируется сигнал, пропорциональный контрэксцессу

С выхода первого блока извлечения квадратного корня 15 сигнал, пропорциональный среднему квадратическому отклонению случайной величины

одновременно поступает на вторые входы пятого делителя 40 и второго умножителя 16. С выхода второго умножителя 16 сигнал, пропорциональный кубу среднего квадратического отклонения случайной величины, поступает на второй вход второго делителя 14, на выходе которого формируется сигнал, пропорциональный коэффициенту асимметрии S, который одновременно поступает на первые входы первого компаратора 17 и второго компаратора 18, которые могут быть выполнены по схеме, приведенной в [8, с. 312- 314].At the output of the second detector 4, a signal is generated proportional to the square of the central moment of a random variable of the second order M ₂ ² , which is fed to the second input of the first divider 7, at the output of which a signal is proportional to the excess

The output of the first divider 7 is connected to the input of the second square root extraction unit 8, the output of which is connected to the first input of the third divider 25. The second input of the third divider 25 is connected to the input bus, which receives a signal value proportional to 1. A signal is generated at the output of the third divider 25 proportional to counterexcess

From the output of the first square root extraction unit 15, a signal proportional to the mean square deviation of a random variable

simultaneously arrives at the second inputs of the fifth divider 40 and the second multiplier 16. From the output of the second multiplier 16, a signal proportional to the cube of the mean square deviation of a random variable is fed to the second input of the second divider 14, the output of which forms a signal proportional to the asymmetry coefficient S, which simultaneously arrives to the first inputs of the first comparator 17 and the second comparator 18, which can be performed according to the scheme given in [8, p. 312- 314].

На вторые входы первого компаратора 17 и второго компаратора 18 подаются соответственно пороговые значения коэффициента асимметрии S⁺ и S^-.At the second inputs of the first comparator 17 and the second comparator 18, threshold values of the asymmetry coefficient S ⁺ and S ^- are applied, respectively.

На выходе первого компаратора 17 формируется сигнал логической единицы, если текущее значение коэффициента асимметрии S > S⁺, а на выходе второго компаратора 18 наоборот, если S < S^-. Выход первого компаратора 17 подключен к первому входу элемента ИЛИ-НЕ 21, второй вход которого соединен с выходом второго компаратора 18.A logical unit signal is generated at the output of the first comparator 17 if the current value of the asymmetry coefficient is S> S ⁺ , and vice versa if the output of the second comparator 18 is reversed if S <S ^- . The output of the first comparator 17 is connected to the first input of the OR-NOT 21 element, the second input of which is connected to the output of the second comparator 18.

На выходе элемента ИЛИ-НЕ 21 формируется сигнал логической единицы при условии, если коэффициент асимметрии S^- < S < S⁺. Выполнение условия S^- < S < S⁺ соответствует симметричному распределению, в противном случае распределение несимметричное.At the output of the OR-NOT 21 element, a signal of a logical unit is formed, provided that the asymmetry coefficient S ^is <S <S ⁺ . Satisfaction of the condition S ^- <S <S ⁺ corresponds to a symmetric distribution, otherwise the distribution is asymmetric.

Выход элемента ИЛИ-НЕ 21 одновременно подключен к вторым входам первого ключа 24 и второго ключа 41, которые открыты, если на вторых входах присутствует сигнал логической 1. Первый ключ 24 и второй ключ 41 могут быть выполнены по схеме, приведенной в [8, с. 375]. The output of the OR-NOT 21 element is simultaneously connected to the second inputs of the first key 24 and the second key 41, which are open if a logical 1 signal is present at the second inputs. The first key 24 and the second key 41 can be performed according to the circuit shown in [8, p. . 375].

Выход третьего делителя 25, который может быть выполнен по схеме, приведенной в [8, с. 321], сигнал, пропорциональный значению контрэксцесса поступает на первый вход первого ключа 24, выход которого одновременно подключен к первым входам пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45 и двенадцатого компаратора 46, вторые входы которых соединены соответственно с входными шинами, на которые соответственно подаются входные сигналы, пропорциональные пороговым значениям контрэксцесса χ.
Значения контрэксцесса для равномерного, треугольного, арксинусоидального, трапецеидального - "I", трапецеидального - "II", антимодального I, антимодального II и нормального распределений приведены на фиг. 2.The output of the third divider 25, which can be performed according to the scheme given in [8, p. 321], a signal proportional to the counterexcess value is supplied to the first input of the first key 24, the output of which is simultaneously connected to the first inputs of the fifth comparator 26, sixth comparator 27, seventh comparator 28, eighth comparator 42, ninth comparator 43, tenth comparator 44, eleventh comparator 45 and the twelfth comparator 46, the second inputs of which are connected respectively to the input buses, to which respectively the input signals are proportional to the threshold values of the counterexcess χ.
The counterexcess values for uniform, triangular, arcsine, trapezoidal are “I”, trapezoidal are “II”, antimodal I, antimodal II and normal distributions are shown in FIG. 2.

На выходах пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45 и двенадцатого компаратора 46 соответственно формируются сигналы логического нуля, если сигнал на первых входах компараторов, пропорциональный значению контрэксцесса χ: χ ≥ 0,75; χ ≥ 0,65; χ ≥ 0,82; χ ≥ 0,73; χ ≥ 0,68; χ ≥ 0,87; χ ≥ 0,92; χ ≥ 0,58 соответственно. The outputs of the fifth comparator 26, the sixth comparator 27, the seventh comparator 28, the eighth comparator 42, the ninth comparator 44, the eleventh comparator 45, and the twelfth comparator 46 respectively generate logical zero signals if the signal at the first inputs of the comparators is proportional to the counterexcess χ : χ ≥ 0.75; χ ≥ 0.65; χ ≥ 0.82; χ ≥ 0.73; χ ≥ 0.68; χ ≥ 0.87; χ ≥ 0.92; χ ≥ 0.58, respectively.

Выходы пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45 и двенадцатого компаратора 46 подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам первого регистра 53. The outputs of the fifth comparator 26, sixth comparator 27, seventh comparator 28, eighth comparator 42, ninth comparator 43, tenth comparator 44, eleventh comparator 45 and twelfth comparator 46 are connected respectively to the first, second, third, fourth, fifth, sixth, seventh and eighth first register inputs 53.

На фиг. 3 показаны временные диаграммы, поясняющие принцип формирования импульсов единичной амплитуды на выходе вычитающего устройства 33. In FIG. 3 shows timing diagrams explaining the principle of generating pulses of unit amplitude at the output of subtractor 33.

Первый амплитудный селектор 30 и второй амплитудный селектор 32 вырабатывают прямоугольные импульсы единичной амплитуды, длительности которых на выходе каждого селектора равны соответственно
Δt_ij(X_j)
и
Δt_ij+1(X_j+Δx)
и соответствуют интервалам времени, когда X(t)>X_j и X(t) > X_j+Δx (см. фиг. 3, а, б, в). Уровни X_j и X_j+Δx (фиг. 3, а) задаются генератором ступенчатого напряжения 31, управляющий вход которого соединен с входной шиной. На управляющий вход подается последовательность импульсов, которые управляют работой генератора ступенчатого напряжения 31 при формировании ступенчатого напряжения.The first amplitude selector 30 and the second amplitude selector 32 generate rectangular pulses of unit amplitude, the durations of which at the output of each selector are equal, respectively
Δt _ij (X _j )
and
Δt _{ij + 1} (X _j + Δx)
and correspond to time intervals when X (t)> X _j and X (t)> X _j + Δx (see Fig. 3, a, b, c). The levels X _j and X _j + Δx (Fig. 3, a) are set by the step voltage generator 31, the control input of which is connected to the input bus. A sequence of pulses is supplied to the control input, which control the operation of the step voltage generator 31 when forming the step voltage.

Первый и второй выходы генератора ступенчатого напряжения 31 подключены соответственно к вторым входам первого амплитудного селектора 30 и второго амплитудного селектора 32 на которые соответственно подаются напряжения, пропорциональные уровню X_j и уровню X_j+Δx. Генератор ступенчатого напряжения 31 обеспечивает изменение уровней X_j и X_j+Δx на первом и втором выходах соответственно с Δx = const. При этом изменение уровней X_j и X_j+ΔX на первом и втором выходах генератора ступенчатого напряжения 31 осуществляется через интервал времени ΔT.
Длительность интервала времени ΔT определяется временем анализа T_а случайного процесса X(t) и количеством уровней m, которое зависит от диапазона изменения амплитуды X(t) и шага ΔX. Длительность последовательности импульсов постоянной амплитуды на выходах первого амплитудного селектора 30 и второго амплитудного селектора 32 изменяется по закону вероятности изменения X(t). Первый амплитудный селектор 30 и второй амплитудный селектор 32 могут быть выполнены по схеме, приведенной в [8, с. 374 и 9, с. 87], а генератор ступенчатого напряжения по схеме, приведенной в [9 с. 125].The first and second outputs of the step voltage generator 31 are connected respectively to the second inputs of the first amplitude selector 30 and the second amplitude selector 32 to which respectively voltage is applied proportional to the level X _j and level X _j + Δx. The step voltage generator 31 provides a change in the levels of X _j and X _j + Δx at the first and second outputs, respectively, with Δx = const. In this case, the change in the levels X _j and X _j + ΔX at the first and second outputs of the step voltage generator 31 is carried out through the time interval ΔT.
The duration of the time interval ΔT is determined by the analysis time T _{a of the} random process X (t) and the number of levels m, which depends on the range of the amplitude X (t) and the step ΔX. The duration of the pulse train of constant amplitude at the outputs of the first amplitude selector 30 and the second amplitude selector 32 changes according to the law of the probability of a change in X (t). The first amplitude selector 30 and the second amplitude selector 32 can be performed according to the circuit shown in [8, p. 374 and 9, p. 87], and the step voltage generator according to the circuit given in [9 p. 125].

Выход первого амплитудного селектора 30 и выход второго амплитудного селектора 32 подключены соответственно к первому и второму входам вычитающего устройства 33, которое может быть выполнено по схеме, приведенной в [8, с. 368 и 9, с. 307-319]. На выходе вычитающего устройства 33 формируются импульсы единичной амплитуды, длительность которых, соответствует интервалам, когда X_j< x(t) < X_j+ΔX (см. фиг. 3, г). Изменяя уровни X_j и X_j+ΔX через интервалы ΔT на первом и втором выходах генератора 31 так, чтобы шаг ΔX сохранялся одинаковым для различных участков X(t), обеспечивает получение серии импульсов единичной амплитуды на выходе вычитающего устройства 33, соответствующие различным уровням X_j за время анализа T_а.The output of the first amplitude selector 30 and the output of the second amplitude selector 32 are connected respectively to the first and second inputs of the subtractor 33, which can be performed according to the circuit shown in [8, p. 368 and 9, p. 307-319]. At the output of the subtractor 33, pulses of unit amplitude are formed, the duration of which corresponds to the intervals when X _j <x (t) <X _j + ΔX (see Fig. 3, d). Changing the levels X _j and X _j + ΔX at intervals ΔT at the first and second outputs of the generator 31 so that the step ΔX remains the same for different sections X (t), provides a series of pulses of unit amplitude at the output of the subtractor 33, corresponding to different levels of X _j during the analysis of T _a .

Интегрирование импульсов (см. фиг. 3, г) за время анализа T_а определяет плотность распределения вероятности ω(x). Операция интегрирования осуществляется четвертым интегратором 34, вход которого соединен с выходом вычитающего устройства 33, а выход подключен одновременно к входу логарифмического усилителя 35 и второму входу третьего умножителя 36. Первый вход третьего умножителя 36 соединен с выходом логарифмического усилителя 35, а выход подключен к входу пятого интегратора 37. На выходе пятого интегратора 37 формируется сигнал, значение которого пропорционально энтропии случайной величины X

Логарифмический усилитель 35 может быть выполнен по схеме, приведенной в [9, с. 158].The integration of pulses (see Fig. 3, d) during the analysis of T _a determines the density of the probability distribution ω (x). The integration operation is carried out by the fourth integrator 34, the input of which is connected to the output of the subtractor 33, and the output is connected simultaneously to the input of the logarithmic amplifier 35 and the second input of the third multiplier 36. The first input of the third multiplier 36 is connected to the output of the logarithmic amplifier 35, and the output is connected to the input of the fifth integrator 37. At the output of the fifth integrator 37, a signal is generated whose value is proportional to the entropy of the random variable X

Logarithmic amplifier 35 can be performed according to the scheme given in [9, p. 158].

Выход пятого интегратора 37 подключен к входу блока вычисления экспоненциальной функции 38, который может быть выполнен по схеме, приведенной в [9, с. 161-163] . Выход блока вычисления экспоненциальной функции 38 подключен к первому входу четвертого делителя 39, второй вход которого соединен с входной шиной, на которую подается входной сигнал, значение которого пропорционально 2. На выходе четвертого делителя 39 формируется сигнал, пропорциональный энтропийному значению входной величины

Выход четвертого делителя 39, подключен к первому входу пятого делителя 40, второй вход которого соединен с выходом первого блока извлечения квадратного корня 15, а выход подключен к первому входу второго ключа 41. На выходе пятого делителя 40 формируется сигнал, пропорциональный энтропийному коэффициенту

Выход второго ключа 41 одновременно подключен к первым входам третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51 и восемнадцатого компаратора 52, вторые входы которых соединены соответственно с входными шинами, на которые соответственно подаются входные сигналы, пропорциональные пороговым значениям энтропийного коэффициента К_э.The output of the fifth integrator 37 is connected to the input of the exponential function calculation unit 38, which can be performed according to the circuit shown in [9, p. 161-163]. The output of the exponential function calculation unit 38 is connected to the first input of the fourth divider 39, the second input of which is connected to the input bus, to which an input signal is supplied, the value of which is proportional to 2. At the output of the fourth divider 39, a signal is generated proportional to the entropy value of the input quantity

The output of the fourth divider 39 is connected to the first input of the fifth divider 40, the second input of which is connected to the output of the first square root extraction unit 15, and the output is connected to the first input of the second key 41. A signal proportional to the entropy coefficient is generated at the output of the fifth divider 40

The output of the second key 41 is simultaneously connected to the first inputs of the third comparator 19, the fourth comparator 20, the thirteenth comparator 47, the fourteenth comparator 48, the sixteenth comparator 50, the seventeenth comparator 51 and the eighteenth comparator 52, the second inputs of which are connected respectively to the input buses, to which respectively input signals are proportional to the threshold values of the entropy coefficient K _e .

Значения энтропийного коэффициента для равномерного, треугольного, арксинусоидального, трапецеидального - "I", трапецеидального -"II", антимодального I, антимодального II и нормального распределений приведены на фиг. 2. The values of the entropy coefficient for uniform, triangular, arcsinusoidal, trapezoidal - "I", trapezoidal - "II", antimodal I, antimodal II and normal distributions are shown in FIG. 2.

На выходах третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51 и восемнадцатого компаратора 52 соответственно формируются сигналы логического нуля, если сигнал на первых входах компараторов, пропорциональный значению энтропийного коэффициента К_э: К_э≥1,73; К_э≥2,02; К_э≥1,11; К_э≥1,83; К_э≥2,00; К_э≥1,12; К_э≥0,35; К_э≥2,06 соответственно.The outputs of the third comparator 19, fourth comparator 20, thirteenth comparator 47, fourteenth comparator 48, fifteenth comparator 49, sixteenth comparator 50, seventeenth comparator 51 and eighteenth comparator 52 respectively generate logical zero signals if the signal at the first inputs of the comparators is proportional to the value of the entropy coefficient K _e : K _e ≥1.73; K _e ≥2.02; K _e ≥1.11; K _e ≥ 1.83; K _e ≥2.00; K _e ≥1.12; K _e ≥0.35; To _e ≥2.06, respectively.

Выходы третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51 и восемнадцатого компаратора 52 подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам второго регистра 54. The outputs of the third comparator 19, fourth comparator 20, thirteenth comparator 47, fourteenth comparator 48, fifteenth comparator 49, sixteenth comparator 50, seventeenth comparator 51 and eighteenth comparator 52 are connected respectively to the first, second, third, fourth, fifth, sixth, seventh and eighth the inputs of the second register 54.

Шестнадцатиразрядный код, получающийся на выходе компараторов 19-20, компараторов 26-28, компараторов 42-52 записывается в первый регистр 53 и второй регистр 54 сигналом записи, поступающий на десятые управляющие входы первого регистра 53 и второго регистра 54. Десятые входы первого регистра 53 и второго регистра 54 объединены и соединены с входной шиной, на которую подается сигнал записи. The sixteen-bit code obtained at the output of the comparators 19-20, comparators 26-28, comparators 42-52 is recorded in the first register 53 and the second register 54 with a write signal received at the tenth control inputs of the first register 53 and second register 54. The tenth inputs of the first register 53 and a second register 54 are combined and connected to an input bus to which a recording signal is supplied.

Установка регистров в нулевое состояние при включении сети, а также перед началом очередного цикла анализа T_а производится автоматически, путем подачи сигнала обнуления на объединенные девятые входы первого регистра 53 и второго регистра 54. Объединенные девятые входы первого регистра 53 и второго регистра 54 соединены с входной шиной, на которую подается сигнал обнуления.The registers are set to zero when the network is turned on, and also before the start of the next analysis cycle T _{a, it is} done automatically by applying a zeroing signal to the combined ninth inputs of the first register 53 and second register 54. The combined ninth inputs of the first register 53 and second register 54 are connected to the input the bus to which the reset signal is applied.

Первый, второй, пятый и шестой входы первого мультиплексора 55 соединены соответственно с первым, пятым, вторым и шестым выходами первого регистра 53, третий, седьмой, четвертый и восьмой выходы которого подключены соответственно к первому, второму, пятому и шестому входам второго мультиплексора 56. Третий, четвертый, седьмой и восьмой входы второго мультиплексора 56 соединены соответственно с третьим, седьмым, четвертым и восьмым выходами второго регистра 54. Первый, пятый, второй и шестой выходы второго регистра 54 подключены соответственно к третьему, четвертому, седьмому и восьмому входам первого мультиплексора 55. Содержимое первого регистра 53 и второго регистра 54 считываются через первый мультиплексор 55 и второй мультиплексор 56 в виде последовательности четырехразрядных кодов на первый дешифратор 29 (см, табл. 1), что позволяет вместо четырех дешифраторов использовать только один. Управление первым мультиплексором 55 и вторым мультиплексором 56 осуществляется сигналами управления, поступающие на девятые и десятые входы первого и второго мультиплексоров. Девятый вход первого мультиплексора 55 объединен с девятым входом второго мультиплексора 56 и соединены с входной шиной, на которую подается сигнал управления. Десятый вход первого мультиплексора 55 объединен с десятым входом второго мультиплексора 56 и соединены с входной шиной, на которую подается сигнал управления. The first, second, fifth and sixth inputs of the first multiplexer 55 are connected respectively to the first, fifth, second and sixth outputs of the first register 53, the third, seventh, fourth and eighth outputs of which are connected respectively to the first, second, fifth and sixth inputs of the second multiplexer 56. The third, fourth, seventh and eighth inputs of the second multiplexer 56 are connected respectively to the third, seventh, fourth and eighth outputs of the second register 54. The first, fifth, second and sixth outputs of the second register 54 are connected respectively to the third, fourth, seventh and eighth inputs of the first multiplexer 55. The contents of the first register 53 and second register 54 are read through the first multiplexer 55 and the second multiplexer 56 as a sequence of four-digit codes to the first decoder 29 (see table 1), which allows instead of four decoders use only one. The first multiplexer 55 and the second multiplexer 56 are controlled by control signals supplied to the ninth and tenth inputs of the first and second multiplexers. The ninth input of the first multiplexer 55 is combined with the ninth input of the second multiplexer 56 and connected to an input bus to which a control signal is supplied. The tenth input of the first multiplexer 55 is combined with the tenth input of the second multiplexer 56 and connected to an input bus to which a control signal is supplied.

Первый регистр 53, второй регистр 54, первый мультиплексор 55 и второй мультиплексор 56 могут быть выполнены по схеме, приведенной в [7]. The first register 53, the second register 54, the first multiplexer 55 and the second multiplexer 56 can be performed according to the scheme given in [7].

Первый и второй выходы первого мультиплексора 55 подключены соответственно к первому и второму входам первого дешифратора 29, третий и четвертый входы которого соединены соответственно с первым и вторым выходами второго мультиплексора 56. The first and second outputs of the first multiplexer 55 are connected respectively to the first and second inputs of the first decoder 29, the third and fourth inputs of which are connected respectively with the first and second outputs of the second multiplexer 56.

Первый дешифратор 29 совместно с первым элементом И 57, вторым элементом И 58, третьим элементом И 59, четвертым элементом И 60, первым элементом И-НЕ 23, вторым элементом И-НЕ 61, третьим элементом И-НЕ 62, четвертым элементом И-НЕ 63, пятым элементом И-НЕ 64, шестым элементом И-НЕ 65 и седьмым элементом И-НЕ 66 обеспечивает преобразование четырехразрядного двоичного кода в семиразрядный код, соответствующий нестандартному шестнадцатиричному коду, который отображается семисигментным индикатором 9. Первый, второй, третий, четвертый, пятый, шестой и седьмой входы индикатора 9 соединены соответственно с выходами первого элемента И-НЕ 23, второго элементом И-НЕ 61, третьего элементом И-НЕ 62, четвертого элементом И-НЕ 63, пятого элементом И-НЕ 64, шестого элементом И-НЕ 65 и седьмого элементом И-НЕ 66, которые могут быть выполнены по схеме, приведенной в [7]. The first decoder 29, together with the first element And 57, the second element And 58, the third element And 59, the fourth element And 60, the first element AND 23, the second element AND 61, the third element AND 62, the fourth element And NOT 63, the fifth AND-NOT 64 element, the sixth AND-NOT 65 element and the seventh NOT-66 element provides the conversion of a four-digit binary code into a seven-digit code corresponding to a non-standard hexadecimal code, which is displayed by a seven-digit indicator 9. The first, second, third, fourth fifth, sixth and seventh the inputs of the indicator 9 are connected respectively to the outputs of the first AND-NOT 23 element, the second AND-NOT 61 element, the third AND-NOT 62 element, the fourth AND-NOT 63 element, the fifth AND-NOT 64 element, the sixth AND-NOT 65 element and the seventh element AND-NOT 66, which can be performed according to the scheme given in [7].

Для сокращения потребляемой мощности, а также сокращения аппаратурных затрат в устройстве используется динамическая индикация, что позволяет использовать одноканальный дешифратор 29, который может быть выполнен по схеме, приведенной в [7]. To reduce power consumption, as well as reduce hardware costs, the device uses dynamic indication, which allows the use of a single-channel decoder 29, which can be performed according to the scheme given in [7].

При этом содержимое первого регистра 53 и второго регистра 54 считывается в виде последовательности четырехразрядных параллельных двоичных чисел. The contents of the first register 53 and the second register 54 are read in the form of a sequence of four-digit parallel binary numbers.

Синхронно со считыванием подается питание поочередно на элементы индикатора 9. Синхронизация переключений четырехразрядных кодов на первый дешифратор 29 и индикатор 9 осуществляется сигналами управления, одновременно поступающие соответственно на девятые и десятые входы первого мультиплексора 55 и второго мультиплексора 56, а также первый и второй входы второго дешифратора 22, которые соединены соответственно с девятыми и десятыми входами первого мультиплексора 55 и второго мультиплексора 56. Первый, второй, третий и четвертый выходы второго дешифратора 22 подключены соответственно к первым, вторым, третьим и четвертым входам коммутатора 67, пятый вход которого соединен с входной шиной, на которую подается напряжение питания. Первый, второй, третий и четвертый выходы коммутатора 67 подключены соответственно к восьмому, девятому, десятому и одиннадцатому входам индикатора 9. Synchronously with reading, power is supplied alternately to the elements of indicator 9. Synchronization of the switching of four-digit codes to the first decoder 29 and indicator 9 is carried out by control signals simultaneously arriving at the ninth and tenth inputs of the first multiplexer 55 and the second multiplexer 56, as well as the first and second inputs of the second decoder 22, which are connected respectively to the ninth and tenth inputs of the first multiplexer 55 and the second multiplexer 56. The first, second, third and fourth outputs of the second of the decoder 22 are connected respectively to the first, second, third and fourth inputs of the switch 67, the fifth input of which is connected to the input bus, to which the supply voltage is applied. The first, second, third and fourth outputs of the switch 67 are connected respectively to the eighth, ninth, tenth and eleventh inputs of the indicator 9.

Второй дешифратор 22 обеспечивает коммутацию питания индикатора 9 синхронно с коммутацией первого мультиплексора 55 и второго мультиплексора 56 первого регистра 53 и второго регистра 54 и управляется теми же сигналами, что и мультиплексоры. Коммутация осуществляется с помощью транзисторных ключей коммутатора 67, который может быть выполнен по схеме, приведенной на фиг. 4 и управляемых сигналами второго дешифратора 22. The second decoder 22 provides power switching indicator 9 in synchronization with the switching of the first multiplexer 55 and the second multiplexer 56 of the first register 53 and second register 54 and is controlled by the same signals as the multiplexers. Switching is carried out using transistor switches of the switch 67, which can be performed according to the circuit shown in FIG. 4 and controlled by the signals of the second decoder 22.

Вид закона распределения отображается на четырех знаковом семисегментном индикаторе 9, который может быть выполнен по схеме, приведенной в [7]. The form of the distribution law is displayed on four sign seven-segment indicator 9, which can be performed according to the scheme given in [7].

Семисегментный индикатор отображает информацию о виде закона распределения в нестандартном шестнадцатиричном коде, если на первом-четвертом входах первого дешифратора 29 последовательно присутствуют в виде четырех групп четырехразрядных параллельных двоичных чисел, приведенных в табл. 2. A seven-segment indicator displays information about the form of the distribution law in a non-standard hexadecimal code if the first and fourth inputs of the first decoder 29 are sequentially present in the form of four groups of four-digit parallel binary numbers, shown in Table. 2.

При этом, если на индикаторе отображается код:
1. 7U00 - "распределение нормальное"
2. 3U80 - "распределение треугольное"
3. 03UF - "распределение арксинусоидальное"
4. 0UP0 - "распределение трапецеидальное - I"
5. IUF0 - "распределение трапецеидальное - II"
6. 01U8 - "распределение антимодальное - I"
7. 00UP - "распределение антимодальное - II"
8. 07U0 - "распределение равномерное"
9. UUUU - "распределение не симметричное"
10. Все остальные коды - "распределение не определено".Moreover, if the code is displayed on the indicator:
1. 7U00 - "normal distribution"
2. 3U80 - "distribution is triangular"
3. 03UF - "arcsine distribution"
4. 0UP0 - "trapezoidal distribution - I"
5. IUF0 - "trapezoidal distribution - II"
6. 01U8 - "antimodal distribution - I"
7. 00UP - "antimodal distribution - II"
8. 07U0 - "uniform distribution"
9. UUUU - "distribution is not symmetrical"
10. All other codes are “distribution not defined”.

В известных технических решениях авторы не обнаружили совокупности признаков, аналогичных предлагаемым и обеспечивающих достижение цели изобретения. In the known technical solutions, the authors did not find a combination of features similar to those proposed and ensuring the achievement of the purpose of the invention.

В предлагаемом устройстве для изменения характеристик случайных процессов по сравнению с прототипом путем введения аналоговых и дискретных устройств повышена достоверность определения симметричного закона распределения. Совокупность введенных элементов обеспечивает новое качество устройства - повышает достоверность определения симметричного закона распределения случайных величин. In the proposed device for changing the characteristics of random processes compared with the prototype by introducing analog and discrete devices, the reliability of determining the symmetric distribution law is increased. The totality of the introduced elements provides a new quality of the device - increases the reliability of determining the symmetric distribution law of random variables.

Источники информации:
1. Патент РФ N 2018952, кл. G 06 F 15/36, 30.08.94.Sources of information:
1. RF patent N 2018952, cl. G 06 F 15/36, 08/30/94.

2. Патент РФ N 2007757, кл. G 06 G 7/52, 15.02.94. 2. RF patent N 2007757, cl. G 06 G 7/52, 02/15/94.

3. Авторское свидетельство СССР N 926605, кл. G 01 R 29/04, 07.05.82. 3. Copyright certificate of the USSR N 926605, cl. G 01 R 29/04, 05/07/82.

4. Патент РФ N 2110806, кл. G 01 R 29/04, 10.05.98, прототип. 4. RF patent N 2110806, cl. G 01 R 29/04, 05/10/98, prototype.

5. Вентцель Е.С. Теория вероятностей. - М.: Государственное издательство физ.- мат. литературы, 1962, 564 с. 5. Wentzel E.S. Probability theory. - M .: State publishing house physical.- mat. literature, 1962, 564 p.

6. Шишкин И.Ф. Основы метрологии, стандартизации и контроля качества. - М.: Изд-ва стандартов, 1988, 320 с. 6. Shishkin I.F. Fundamentals of metrology, standardization and quality control. - M.: Publishing House of Standards, 1988, 320 p.

7. Цифровые интегральные микросхемы. Справочник. М.И. Богданович, И.Н. Грель, В.А. Прохоренко, B.C. Шалимо. - Мн.: Беларусь, 1991, 493 с. 7. Digital integrated circuits. Directory. M.I. Bogdanovich, I.N. Grel, V.A. Prokhorenko, B.C. Shalimo. - М .: Belarus, 1991, 493 p.

8. Аналоговые и цифровые интегральные микросхемы. Справочное пособие. Якубовский С.В., Барканов Н.А., Нисельсон Л.И. и др. / Под ред. С.В. Якубовского. 2-е изд., переработанное и доп. - М.: Радио и связь, 1984, 432 с. 8. Analog and digital integrated circuits. Reference manual. Yakubovsky S.V., Barkanov N.A., Niselson L.I. et al. / Ed. S.V. Yakubovsky. 2nd ed., Revised and ext. - M.: Radio and Communications, 1984, 432 p.

9. Коломбет Е.А., Юркович К., Зодл Я. Применение аналоговых микросхем. - М.: Радио и связь, 1990, 320 с. 9. Colombet EA, Yurkovich K., Zodl Ya. Application of analog microcircuits. - M .: Radio and communications, 1990, 320 p.

10. Новицкий П.В., Зограф И.А. Оценка погрешностей результатов измерений. - Л.: Энергоатомиздат. Ленинград. отд-ние, 1991, 304 с. 10. Novitsky P.V., Zograf I.A. Error estimation of measurement results. - L .: Energoatomizdat. Leningrad. Department, 1991, 304 p.

Claims

A device for measuring the characteristics of random processes, containing the first decoder, indicator, the first NAND element, a normalizing amplifier, the input of which is connected to the input bus, and the output is connected through a series-connected double quadratic detector and the first integrator to the first input of the first divider, while the output a normalizing amplifier through a series-connected first detector, a second integrator and a second detector is also connected to the second input of the first divider, series-connected the first multiplying a device, a third integrator and a second divider, the output of which is connected simultaneously to the first inputs of the first and second comparators, the second inputs of which are connected respectively to the input buses, and the outputs are connected respectively to the first and second inputs of the OR-NOT element, with the first input of the second multiplier directly and the second input through the first square root extraction unit is connected to the output of the second integrator, the output of the second multiplier is connected to the second input of the second divider, while the first input of the first multiplier directly, and the second through the third detector is connected to the output of the normalizing amplifier, while the output of the third divider is connected to the first input of the first key, the output of which is connected simultaneously to the first inputs of the fifth, sixth and seventh comparators, the second inputs of which are connected respectively to the input buses, the first inputs the third and fourth comparators are combined, the second inputs of which are connected respectively to the input buses, characterized in that the eighth, ninth, tenth, eleven the second and twelfth comparators, the second inputs of which are connected respectively to the input buses, and the combined first inputs are connected to the output of the first key, the second input of which is simultaneously connected to the output of the OR-NOT element and the second input of the second key, the output of which is simultaneously connected to the first inputs of the third, the fourth, thirteenth, fourteenth, fifteenth, sixteenth, seventeenth and eighteenth comparators, the second inputs of which are connected respectively to the input buses, while the second, third, fourth the fourth, fifth, sixth and seventh AND-NOT elements, the outputs of which are respectively connected to the second, third, fourth, fifth, sixth and seventh inputs of the indicator, the first input of which is connected to the output of the first AND-NOT element, and the eighth, ninth, tenth and the eleventh inputs are connected respectively to the first, second, third and fourth outputs of the switch, the fifth input of which is connected to the input bus, and the first, second, third and fourth inputs are connected respectively to the first, second, third and fourth outputs of the second decoder, ne the output of which is simultaneously connected to the input bus and the combined ninth inputs of the first and second multiplexers, while the second input of the second decoder is simultaneously connected to the input bus and the combined tenth inputs of the first and second multiplexers, and the combined ninth and combined tenth inputs of the first and second registers are connected, respectively with input buses, the first, second, fifth and sixth inputs of the first multiplexer are connected respectively to the first, fifth, second and sixth outputs of the first register , the first, second, third, fourth, fifth, sixth, seventh and eighth inputs of which are connected respectively to the outputs of the fifth, sixth, seventh, eighth, ninth, tenth, eleventh and twelfth comparators, while the third, seventh, fourth and eighth outputs of the first the register are connected respectively to the first, second, fifth and sixth inputs of the second multiplexer, the third, fourth, seventh and eighth inputs of which are connected respectively to the third, seventh, fourth and eighth outputs of the second register, the first, second, t the third, fourth, fifth, sixth, seventh and eighth inputs of which are connected respectively to the outputs of the third, fourth, thirteenth, fourteenth, fifteenth, sixteenth, seventeenth and eighteenth comparators, and the first, fifth, second and sixth outputs of the second register are connected respectively to the third, the fourth, seventh and eighth inputs of the first multiplexer, the first and second outputs of which are connected respectively to the first and second inputs of the first decoder, the third and fourth inputs of which are connected respectively Naturally, with the first and second outputs of the second multiplexer, the second output of the first decoder is simultaneously connected to the first inputs of the first and second I elements, the second inputs of which are respectively connected to the fifth and eighth outputs of the first decoder, the tenth output of which is connected to the second input of the fourth AND element, whose first input is simultaneously connected to the first inputs of the third and second AND-NOT elements and the twelfth output of the first decoder, the eleventh output of which is simultaneously connected to the second input of the seventh AND-NOTH element, the third input of the third AND-NOT element and the second input of the second AND-NOT element, while the first output of the first decoder is connected to the fourth input of the seventh AND-NOT element, the third input of which is simultaneously connected to the third input of the first element AND NOT and the fifteenth output of the first decoder, the fourteenth output of which is connected to the combined second inputs of the fourth AND element and the third AND element, the fourth input of which is simultaneously connected to the second input of the sixth AND element and the third m is the output of the first decoder, the thirteenth output of which is simultaneously connected to the first inputs of the fourth element And and the first element AND, the combined second and fourth inputs of which are simultaneously connected to the output of the first element And and the first input of the third element And, the output of which is simultaneously connected to the fourth input the fourth AND-NOT element and the first input of the fifth AND-NOT element, the second input of which is simultaneously connected to the first input of the sixth AND-NOT element and the fourth output of the first decoder, the sixth output of which go simultaneously connected to the combined fourth inputs of the fifth and second AND-NOT elements, while the seventh output of the first decoder is connected to the third input of the second AND-NOT element, and the ninth output is connected to the third input of the fifth AND-NOT element, the output of the second AND element is simultaneously connected to the second input of the third AND element, the first input of the seventh AND-NOT element and the combined fourth and third inputs of the sixth AND-NOT element, and the output of the fourth AND element is connected to the third input of the fourth AND-NOT element, while the input of the second the square root extraction lock is connected to the output of the first divider, and the output is connected to the first input of the third divider, the second input of which is connected to the input bus, the first inputs of the first and second amplitude selectors are simultaneously connected to the output of the normalizing amplifier, and the second inputs are connected respectively to the first and second the outputs of the step voltage generator, the input of which is connected to the input bus, while the outputs of the first and second amplitude selectors are connected respectively to the first and second inputs of the calculator a melting device, the output of which is connected to the input of the fourth integrator, the output of which is simultaneously connected to the input of the logarithmic amplifier and the second input of the third multiplier, the first input of which is connected to the output of the logarithmic amplifier, and the output is connected to the input of the fifth integrator, the output of which is connected to the input of the exponential calculation unit functions whose output is connected to the first input of the fourth divider, the second input of which is connected to the input bus, and the output is connected to the first input of the fifth divider, Ora input coupled to an output of the first square root extractor, and an output connected to the first input of the second key.