RU2130200C1 - Аналоговый логический элемент "запрет минимального и максимального значений информационной переменной" - Google Patents
Аналоговый логический элемент "запрет минимального и максимального значений информационной переменной" Download PDFInfo
- Publication number
- RU2130200C1 RU2130200C1 RU95109363A RU95109363A RU2130200C1 RU 2130200 C1 RU2130200 C1 RU 2130200C1 RU 95109363 A RU95109363 A RU 95109363A RU 95109363 A RU95109363 A RU 95109363A RU 2130200 C1 RU2130200 C1 RU 2130200C1
- Authority
- RU
- Russia
- Prior art keywords
- switching
- output
- key
- inputs
- input
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
- Feedback Control In General (AREA)
Abstract
Изобретение относится к вычислительной технике и автоматике и может быть использовано для ранговой обработки аналоговых сигналов. Техническим результатом является уменьшение аппаратурных затрат. Изобретение содержит входной и выходной двухключевые реляторы и срединные четырехключевые реляторы. Каждый релятор содержит компаратор, замыкающие и размыкающие ключи. 2 ил.
Description
Изобретение относится к аналоговой вычислительной технике и автоматике и может быть использовано в устройствах допускового контроля, для ранговой обработки аналоговых сигналов по признаку их принадлежности к срединным сигналам, для групповой идентификации и селекции срединных значений информационного сигнала и др.
Известны реляторные коммутационно-логические преобразователи и устройства (см. , например, а.с. СССР 1693614, кл. G 06 G 7/25; Л.И.Волгин. Синтез устройств для обработки и преобразования информации в элементном базисе реляторов. - Таллинн: Валгус, 1989) для выделения медианного (срединного) сигнала из множества трех сигналов.
Известные устройства обладают ограниченными функциональными возможностями, так как осуществляют выделение срединного сигнала только из трех сигналов.
Наиболее близким к предлагаемому схемному решению является многопороговый функциональный преобразователь, построенный на реляторах - аналоговых логических элементах, воспроизводящих элементарные операции предикатной алгебры выбора (а. с. СССР 1621054, кл. G 06 G 7/25). Устройство в демультиплексорном включении воспроизводит логическую функцию "запрет максимальной и минимальной переменной (функцию идентификации и селекции срединных сигналов) при любом количестве сигналов.
Недостатком прототипа являются большие аппаратурные затраты (количество ключей в реляторах при увеличении числа сигналов возрастает по закону арифметической прогрессии).
Цель изобретения - уменьшение аппаратурных затрат за счет уменьшения количества ключей.
Поставленная цель достигается тем, в аналоговом логическом элементе, содержащим входной и выходной двухключевые реляторы и n-2 срединных четырехключевых реляторов, во входном двухключевом реляторе первый и второй переключательные входы соединены и образуют переключательный вход аналогового логического элемента, выход которого образуют соединенные первый и второй переключательные выходы выходного двухключевого релятора, каждый неинвертирующий компараторный вход реляторов предназначен для задающих сигналов, инвертирующие компараторные входы предназначены для информационного сигнала, отличающийся тем, что в каждом срединном четырехключевом реляторе соединены первый и второй переключательные входы и соединены третий и четвертый переключательные входы, второй и третий переключательные выходы объединены и соединены с выходом аналогового логического элемента, первый и второй переключательные выходы входного двухключевого релятора соединены с первым и четвертым переключательными входами второго четырехключевого релятора, первый и второй переключательные входы выходного двухключевого релятора соединены с четвертым и первым переключательными выходами предпоследнего четырехключевого релятора, первый и четвертый переключательные выходы каждого срединного четырехключевого релятора до (n-2)-го соединены соответственно с первым и четвертым переключательными входами последующего релятора.
Электрическая схема аналогового логического элемента представлена на фиг. 1. На фиг. 2 представлены электрические схемы использованных в аналоговом логическом элементе четырехключевых 12 oC 1n-1 (фиг. 2а) и двухключевых 11, 1n (фиг.2б) реляторов.
Положение ключей на фиг. 2 соответствует ситуации, когда xi>x, где xi (i= 1,2,..., n) есть задающие аналоговые сигналы, x - аналоговый информационный сигнал. На фиг. 1 и 2 зачерненными кружками отмечены переключательные входы ключей, состоянием которых управляют компараторы реляторов, передающие входные сигналы на размыкающие ключи 4, 6 (фиг.2а) и 4 (фиг. 2б) реляторов 11 oC 1n. На фиг. 2 ключи 3, 5 (фиг. 2а) и 3 (фиг. 2б) являются замыкающими. На фиг. 1, 2 хi и xj есть аналоговые задающие сигналы (i-1,2,.., n; j = 1,2, . . . , n; i ≠j ), x -информационный (идентифицируемый) аналоговый сигнал (напряжение). На фиг. 1 y -идентифицирующий сигнал, z - выходной сигнал.
Работа аналогового логического элемента осуществляется следующим образом. Аналоговый логических элемент содержит входной 11 и выходной 1n двухключевые реляторы и n-2 срединных четырехключевых реляторов 12 oC 1n-1, включенных между входным 11 и выходным 1n двухключевыми реляторами. На все неинвертирующие компараторные входы реляторов 11 oC 1n в произвольном порядке от внешних источников напряжения подаются задающие сигналы x, x2,... xn. На инвертирующие компараторные входы реляторов 11 oC 1n подается информационный (идентифицируемый) сигнал x (напряжение).
Первый и второй переключательные входы (входного двухключевого релятора 11 соединены и образуют вход аналогового логического элемента. Первый и второй переключательные выходы выходного двухключевого релятора 1n соединены и образуют выход аналогового логического элемента. В каждом срединном четырехключевом реляторе соединены первый и второй переключательные входы и соединены третий и четвертый переключательные входы. Второй и третий переключательные выходы в каждом срединном реляторе объединены и соединены с выходом аналогового логического элемента, а первый и четвертый переключательные выходы каждого срединного четырехключевого релятора до (n-2)-го соединены соответственно с первым и четвертым переключательными входами последующего релятора. Первый и второй переключательные выходы двухключевого входного релятора 11 соединены соответственно со вторым и четвертым переключательными входами второго четырехключевого релятора 12, а первый и второй входы выходного двухключевого релятора 1n соединены соответственно с четвертым и первым переключательными выходами предпоследнего четырехключевого релятора 1n-1.
Аналоговый логический элемент при y ≠ x воспроизводит операцию идентификации заданной ситуации:
Здесь r есть ранг (порядковый номер) информационной переменной x = x(r) в последовательности x(1), x(2),... x(n+1), полученной ранжированием задающих переменных x(1), x(2),...xn, x в порядке их возрастания.
Здесь r есть ранг (порядковый номер) информационной переменной x = x(r) в последовательности x(1), x(2),... x(n+1), полученной ранжированием задающих переменных x(1), x(2),...xn, x в порядке их возрастания.
Следовательно, идентифицирующий сигнал y появится на выходе логического элемента (z=y ≠ 0) при x ∈ {x(1),...x(n)}. Если x ∈ {x(1), x(n+1)}, то выходной сигнал z равен нулю (z=0).
При отождествлении идентифицирующей y и информационной x переменных (при y = x, т.е. переключательный выход логического элемента соединен с его информационным входом) воспроизводится операция групповой ранговой селекции информационного сигнала x= x(r) по признаку его принадлежности к заданному множеству ранговых переменных {x(2),...x(n)} выделенных из полного множества ранговых переменных x(1), x(2),..., x(n), x(n+1). Отсюда следует, что логический элемент воспроизводит операцию "запрет минимального и максимального ранговых значений информационной переменной x":
где x(1)=min(x1, x2,...,xn, x), x(n+1)=max (x1, x2,...xn, x).
где x(1)=min(x1, x2,...,xn, x), x(n+1)=max (x1, x2,...xn, x).
Число ключей в предложенном схемном решении равно 4 (n-1), а в прототипе равно 21 +22 +... +2n. Например, если n=6, то в прототипе используется 126 ключей, а в предложенном схемном решении 20 ключей, т.е. имеем выигрыш в количестве ключей примерно в 6 раз.
Claims (1)
- Аналоговый логический элемент "запрет минимального и максимального значений информационной переменной", содержащий n задающих сигналов, входной и выходной двухключевые реляторы и n - 2 срединных четырехключевых реляторов, каждый релятор содержит компаратор, который управляет состоянием замыкающих и размыкающих ключей, во входном двухключевом реляторе первый и второй переключательные входы соединены и образуют переключательный вход аналогового логического элемента, выход которого образуют соединенные первый и второй переключательные выходы выходного двухключевого релятора, каждый неинвертирующий компараторный вход реляторов предназначен для задающих сигналов, инвертирующие компараторные входы реляторов предназначены для информационного сигнала, отличающийся тем, что в каждом срединном четырехключевом реляторе соединены первый и второй переключательные входы и соединены третий и четвертый переключательные входы, второй и третий переключательные выходы объединены и соединены с выходом аналогового логического элемента, первый и второй переключательные выходы входного двухключевого релятора соединены с первым и четвертым переключательными входами второго четырехключевого релятора, первый и второй переключательные входы выходного двухключевого релятора соединены с четвертым и первым переключательными выходами предпоследнего четырехключевого релятора, первый и четвертый переключательные выходы каждого срединного четырехключевого релятора до (n - 2)-го соединены соответственно с первым и четвертым переключательными входами последующего релятора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU95109363A RU2130200C1 (ru) | 1995-06-06 | 1995-06-06 | Аналоговый логический элемент "запрет минимального и максимального значений информационной переменной" |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU95109363A RU2130200C1 (ru) | 1995-06-06 | 1995-06-06 | Аналоговый логический элемент "запрет минимального и максимального значений информационной переменной" |
Publications (2)
Publication Number | Publication Date |
---|---|
RU95109363A RU95109363A (ru) | 1997-05-10 |
RU2130200C1 true RU2130200C1 (ru) | 1999-05-10 |
Family
ID=20168600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU95109363A RU2130200C1 (ru) | 1995-06-06 | 1995-06-06 | Аналоговый логический элемент "запрет минимального и максимального значений информационной переменной" |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2130200C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2514784C1 (ru) * | 2013-02-01 | 2014-05-10 | Общество с ограниченной ответственностью "ИВЛА-ОПТ" | Аналоговый логический элемент |
-
1995
- 1995-06-06 RU RU95109363A patent/RU2130200C1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2514784C1 (ru) * | 2013-02-01 | 2014-05-10 | Общество с ограниченной ответственностью "ИВЛА-ОПТ" | Аналоговый логический элемент |
Also Published As
Publication number | Publication date |
---|---|
RU95109363A (ru) | 1997-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1573458A2 (ru) | Устройство дл адресации | |
RU2130200C1 (ru) | Аналоговый логический элемент "запрет минимального и максимального значений информационной переменной" | |
RU2248034C1 (ru) | Логический преобразователь | |
RU2154299C1 (ru) | Ранговый процессор для идентификации и селекции субмедианного, медианного и супрамедианного значения информационного сигнала | |
RU2109338C1 (ru) | Аналоговый логический элемент для идентификации и селекции экстремального, супраэкстремального или субэкстремального значений информационного сигнала | |
RU2629452C1 (ru) | Логический преобразователь | |
EP0224841B1 (en) | Logic arithmetic circuit | |
RU2257612C1 (ru) | Конъюнктивно-дизъюнктивный релятор с блокировкой | |
RU2177642C2 (ru) | Реляторный процессор для идентификации и селекции субмедианного и супрамедианного значений информационной переменной | |
RU2143739C1 (ru) | Логическое устройство для ранговой обработки аналоговых сигналов | |
RU2242044C1 (ru) | Мажоритарный модуль | |
RU2060550C1 (ru) | Ранговый квантователь | |
RU2169945C2 (ru) | Реляторный процессор для идентификации информационного сигнала по признаку его принадлежности к субмедианному или супрамедианному подмножествам массива аналоговых сигналов | |
RU2178914C1 (ru) | Реляторный процессор для идентификации и селекции квартильных значений информационного сигнала, заданного на пятиэлементном множестве сигналов | |
RU2131143C1 (ru) | Многостабильный функционально-логический преобразователь | |
US5216424A (en) | Binary data converter | |
RU2109339C1 (ru) | Аналоговый логический элемент для идентификации ранговой нечетности или четности информационного сигнала | |
RU2776921C1 (ru) | Логический преобразователь | |
RU2809210C1 (ru) | Логический преобразователь | |
RU2020555C1 (ru) | Многофункциональный логический модуль | |
RU2704737C1 (ru) | Логический модуль | |
SU1005302A1 (ru) | Устройство дл преобразовани напр жени в код системы остаточных классов | |
SU1531210A1 (ru) | Мажоритарный элемент "4 или более из 7 | |
SU1532912A1 (ru) | Устройство дл вычислени систем булевых функций | |
RU2214625C2 (ru) | Компараторно-реляторная матрица с регулярной структурой |