RU2105410C1

RU2105410C1 - Automatic follow-up pulse-signal repetition period divider

Info

Publication number: RU2105410C1
Authority: RU
Inventors: Николай Михайлович Громогласов; Ирина Евгеньевна Тихомирова; Михаил Николаевич Громогласов
Original assignee: Николай Михайлович Громогласов; Ирина Евгеньевна Тихомирова; Михаил Николаевич Громогласов
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 1998-02-20

Abstract

FIELD: pulse technique; diagnostic equipment for carburetor and diesel engines, turbines, pumps to determine variations in shaft rotation. SUBSTANCE: divider has reference-voltage generator 1, prediction unit 2, first digital comparator 3, first, second, and third OR gates 4,16,19, pulse counter 5, first, second, third, and fourth storage registers 6, 9,11,12, first and second frequency dividers 7,8, adder 10, switch 13, code subtracter 14, second digital comparator 15, delay element 17, switch 18, code selector 20, and relevant connections. EFFECT: enlarged functional capabilities. 2 cl, 2 dwg

Description

Изобретение относится к импульсной технике и предназначено для использования в автоматических устройствах для деления изменяющегося во времени периода следования масштабных импульсов, угловых отметок и т.д., например, в аппаратуре диагностики карбюраторных двигателей, дизелей, турбин, насосов и т.д. для определения неравномерности вращения валов. The invention relates to a pulse technique and is intended for use in automatic devices for dividing a time-varying period of repetition of large-scale pulses, angle marks, etc., for example, in diagnostic equipment for carburetor engines, diesel engines, turbines, pumps, etc. to determine the uneven rotation of the shafts.

Известен делитель периодов следования импульсов, содержащий опорный генератор, триггер строба, сумматор, два канала деления, каждый из которых содержит управляемый делитель, следящий делитель, три счетчика импульсов, два регистра, триггер, четыре элемента 2И-НЕ, элемент задержки [1]. Known divider periods of the repetition of pulses, containing a reference generator, a strobe trigger, an adder, two dividing channels, each of which contains a controlled divider, tracking divider, three pulse counters, two registers, a trigger, four 2I-NOT elements, a delay element [1].

Известное устройство работает по двухканальной схеме. Первый канал производит измерение и деление четных периодов следования импульсов, второй - нечетных периодов. Измерение заданного периода осуществляется путем подсчета импульсов опорной частоты f_о за время между первым и вторым входными импульсами, во второй такт между вторым и третьим входными импульсами производится деление замеренного периода на n интервалов (n-заданный коэффициент деления). В результате деления образуется остаток l, который распределяется между интервалами деления таким образом, что длительность некоторых интервалов (количество интервалов определяется количеством импульсов опорной частоты, составляющих число l) увеличивается на один импульс опорной частоты. На выходе устройства образуется последовательность импульсов, расположенных не эквидистантно, т. е. расстояния между импульсами в выходной импульсной последовательности имеют значения

. В то время, когда первый канал осуществляет измерение входного периода, другой канал производит деление измеренного периода и обработку остатка. Затем первый канал производит деление и обработку остатка, а второй канал измерение и т.д.The known device operates on a two-channel scheme. The first channel measures and divides even periods of pulses, the second - odd periods. The measurement of a given period is carried out by counting the pulses of the reference frequency f _about during the time between the first and second input pulses, in the second cycle between the second and third input pulses, the measured period is divided into n intervals (n-given division factor). As a result of the division, a remainder l is formed, which is distributed between the division intervals in such a way that the duration of some intervals (the number of intervals is determined by the number of pulses of the reference frequency constituting the number l) increases by one pulse of the reference frequency. At the output of the device, a sequence of pulses is formed that are not equidistantly located, i.e., the distances between pulses in the output pulse sequence have values

. While the first channel is measuring the input period, the other channel is dividing the measured period and processing the remainder. Then the first channel divides and processes the remainder, and the second channel measures, etc.

Для деления измеряемого периода на n частей используется запоминание количества опорных импульсов, составляющих n-ую часть делимого периода К. To divide the measured period into n parts, the number of reference pulses constituting the nth part of the dividend period K is used.

По сигналу с выхода следящего делителя, отсчитывающего в режиме обратного счета К импульсов опорной частоты f_o происходит накопление порций остатка l, 2l,..., ml. Остаток l будет накапливаться и распределяться по интервалам деления правильно только в том случае, если его величина будет меньше К, т.к. в противном случае управляющий сигнал со следящего делителя будет выдаваться раньше, чем успеет сформироваться порция остатка l, и работа устройства будет нарушена.By the signal from the output of the tracking divider, which counts down in the countdown mode K pulses of the reference frequency f _o , the accumulation of portions of the remainder l, 2l, ..., ml occurs. The remainder l will accumulate and be distributed over the division intervals correctly only if its value is less than K, because otherwise, the control signal from the tracking divider will be issued earlier than a portion of the remainder l has formed, and the operation of the device will be disrupted.

Таким образом, описанное устройство работоспособно, если l<K, а так как остаток l меняется от 1 до n-1, то, следовательно, и должно быть меньше K. Эти ограничения сужают диапазон рабочих частот делителя. Известное устройство громоздко, т.к. состоит из двух идентичных каналов, что требует большого количества элементов для его реализации. Thus, the described device is operable if l <K, and since the remainder l varies from 1 to n-1, then, therefore, it should be less than K. These restrictions narrow the range of operating frequencies of the divider. The known device is cumbersome, because consists of two identical channels, which requires a large number of elements for its implementation.

Кроме того, в реальных условиях измеряемый период изменяется по случайному закону, следящий делитель отслеживает реальный процесс с запаздыванием на время, равное периоду. Поэтому выходной сигнал делителя периода не отражает измеряемый сигнал в реальном масштабе времени, что снижает точность описанного устройства. In addition, under real conditions, the measured period varies according to a random law, the tracking divider tracks the real process with a delay of time equal to the period. Therefore, the output signal of the period divider does not reflect the measured signal in real time, which reduces the accuracy of the described device.

Известен также делитель периода следования импульсов, содержащий опорный генератор, триггер строба, сумматор, линию задержки, два канала деления, каждый из которых содержит управляемый делитель, следящий делитель, три счетчика, два регистра, триггер, три элемента 2И-НЕ, элемент 3И-НЕ, элемент задержки, блок прогноза, включающий три триггера, два элемента 2И-ИЛИ-НЕ, три элемента И, нуль-орган, два счетчика, регистр [2]. Как видно из описания устройства, оно полностью аналогично описанному за исключением того, что в него дополнительно введен блок прогноза. Also known is a divider of the pulse repetition period, comprising a reference generator, a strobe trigger, an adder, a delay line, two dividing channels, each of which contains a controlled divider, a tracking divider, three counters, two registers, a trigger, three 2I-NOT elements, 3I- element NOT, a delay element, a forecast block that includes three triggers, two 2I-OR-NOT elements, three AND elements, a zero-organ, two counters, a register [2]. As can be seen from the description of the device, it is completely similar to that described except that a forecast block is additionally introduced into it.

В реальных динамических режимах период следования масштабных единиц является величиной переменной. Следящий делитель отслеживает реальный процесс с запаздыванием, поэтому возникает необходимость в создании блока прогноза, который, учитывая закон изменения периода, корректировал бы работу делителя. Принцип работы устройства [2] аналогичен принципу работы устройства [1]. In real dynamic modes, the period of scale units is a variable. The tracking divider tracks the real process with a delay, so there is a need to create a forecast block, which, given the law of the period change, would correct the work of the divider. The principle of operation of the device [2] is similar to the principle of operation of the device [1].

Недостатками известного устройства, как и указанного аналога, являются большое количество используемых элементов, низкий диапазон рабочих частот. Кроме того, устройство обеспечивает низкую точность деления, так как блок прогноза позволяет учитывать только линейный закон изменения периода входных импульсов. The disadvantages of the known device, as well as the specified analogue, are a large number of elements used, low operating frequency range. In addition, the device provides low fission accuracy, since the prediction unit allows you to take into account only the linear law of the period of the input pulses.

Наиболее близким техническим решением, выбранным в качестве прототипа, является делитель периодов следования импульсов, содержащий опорный генератор, блок прогноза, вход которого соединен с выходом опорного генератора, триггер строба, линию задержки, два канала деления, каждый из которых включает последовательно соединенные первый счетчик импульсов, первый регистр и следящий делитель, последовательно соединенные управляемый делитель и второй регистр, выход управляемого делителя соединен с входом счетчика импульсов, сумматор, элемент задержки. Каждый из каналов деления содержит также второй и третий счетчики импульсов, триггер, первый, второй и третий элементы 2И-НЕ, один элемент 3И-НЕ. Блок прогноза включает четыре триггера, два элемента 2ИЛИ-НЕ, нуль-орган, три счетчика, регистр, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, инвертор, три элемента 2И, два элемента 2И-НЕ, элемент 3И-НЕ, элемент 2И-2 или НЕ [3]. The closest technical solution, selected as a prototype, is a divider of pulse repetition periods, comprising a reference generator, a prediction unit, the input of which is connected to the output of the reference generator, a strobe trigger, a delay line, two division channels, each of which includes a first pulse counter connected in series , the first register and the tracking divider, the controlled divider and the second register connected in series, the output of the controlled divider is connected to the input of the pulse counter, adder, element delays. Each of the division channels also contains the second and third pulse counters, a trigger, the first, second and third elements 2I-NOT, one element 3I-NOT. The forecast block includes four triggers, two 2OR-NOT elements, a zero-organ, three counters, a register, an EXCLUSIVE OR element, an inverter, three 2I elements, two 2I-NOT elements, a 3I-NOT element, a 2I-2 element or NOT [3 ].

Как видно из описания, устройство аналогично устройству [2] за исключением того, что в блок прогноза введены дополнительные элементы: триггер, счетчик, два элемента 2И, элемент ИСКДЮЧАЮЩЕЕ ИЛИ, инвертор, два элемента ИЛИ, элемент 2И-НЕ. Введение дополнительных элементов и связей позволяет учитывать не только первую, но и вторую производную в законе изменения периода входных импульсов, Теоретически можно было бы учесть и производные более высоких порядков, однако практическая реализация устройства в этом случае будет затруднена из-за большого количества элементов. Блок прогноза организован таким образом, что первая производная может быть вычислена в третьем периоде, вторая - через шесть периодов и т.д., т. е. с большим запаздыванием, что в конечном счете не позволяет получить новую точность деления. Кроме того, прототипу присущи недостатки перечисленных выше аналогов: низкий диапазон рабочих частот и большое количество элементов. As can be seen from the description, the device is similar to the device [2] except that additional elements are introduced into the forecast block: trigger, counter, two 2I elements, an EXCLUSIVE OR element, an inverter, two OR elements, a 2AND-NOT element. The introduction of additional elements and relationships allows us to take into account not only the first, but also the second derivative in the law of changing the period of input pulses. Theoretically, it would be possible to take into account derivatives of higher orders, however, the practical implementation of the device in this case would be difficult due to the large number of elements. The forecast block is organized in such a way that the first derivative can be calculated in the third period, the second after six periods, etc., i.e., with a large delay, which ultimately does not allow to obtain a new division accuracy. In addition, the prototype has the disadvantages of the above analogues: a low range of operating frequencies and a large number of elements.

Целью изобретения является расширение диапазона рабочих частот, упрощение устройства, повышение точности деления. The aim of the invention is to expand the range of operating frequencies, simplifying the device, improving the accuracy of division.

Поставленная цель достигается тем, что в автоматический следящий делитель периодов импульсных сигналов, содержащий опорный генератор, блок прогноза, первый и второй входы которого соединены с первым и вторым выходами опорного генератора соответственно, а третий вход - с входной шиной, последовательно соединенные счетчик импульсов, первый регистр памяти и первый делитель частоты, последовательно соединенные второй делитель частоты и второй регистр памяти, выход второго делителя частоты соединен со счетным входом счетчика импульсов, входы синхронизации первого и второго регистров памяти соединены с входной шиной, сумматор и элемент задержки, введены первый и второй цифровые компараторы, переключатель кодов, коммутатор, вычитатель кодов, третий, четвертый регистры памяти, четвертый регистры памяти, ключ, первый, второй, третий элементы ИЛИ, причем первая группа информационных входов первого цифрового компаратора соединена с информационными выходами второго делителя частоты, первый вход первого элемента ИЛИ соединен с выходом первого цифрового компаратора, второй вход -- с входной шиной, а выход - с входом установки второго делителя частоты, а также последовательно соединенные третий регистр памяти, четвертый регистр памяти и вычитатель кодов, информационные выходы которого соединены с первой группой информационных входов сумматора, вторая группа информационных входов которого соединена с информационными выходами второго регистра памяти, а информационные выходы соединены с информационными входами третьего регистра памяти, первая группа информационных входов второго цифрового компаратора соединена с информационными выходами четвертого регистра памяти, первый и второй входы второго элемента ИЛИ соединены с первым и вторым выходами второго цифрового компаратора соответственно, первая группа информационных входов коммутатора соединена с второй группой информационных входов первого цифрового компаратора, второй группой информационных входов второго цифрового компаратора и информационными выходами переключателя кодов, а вторая группа информационных входов соединена с общей шиной, информационные выходы коммутатора соединены с второй группой информационных входов вычитателя кодов, причем первый вход ключа соединен с первым выходом опорного генератора, второй вход - с выходом второго элемента ИЛИ и управляющим входом коммутатора, а выход - со счетным входом первого делителя частоты, первый вход третьего элемента ИЛИ соединен с выходом первого делителя частоты, второй вход - с входной шиной, входом установки счетчика импульсов, входом синхронизации четвертого регистра памяти, а выход третьего элемента ИЛИ соединен с входом элемента задержки, входом синхронизации третьего регистра памяти, входом разрешения записи первого делителя частоты и выходной шиной, выход элемента задержки соединен с входом разрешения записи четвертого регистра памяти, выход блока прогноза соединен со счетным входом второго делителя частоты. This goal is achieved by the fact that in the automatic servo divider of periods of pulse signals containing a reference generator, a prediction unit, the first and second inputs of which are connected to the first and second outputs of the reference generator, respectively, and the third input is connected to the input bus, the pulse counter is connected in series, the first the memory register and the first frequency divider connected in series to the second frequency divider and the second memory register, the output of the second frequency divider is connected to the counting input of the pulse counter, input The synchronization data of the first and second memory registers are connected to the input bus, an adder and a delay element, the first and second digital comparators, a code switch, a switch, a code subtractor, a third, fourth memory registers, a fourth memory registers, a key, first, second, third elements are introduced OR, with the first group of information inputs of the first digital comparator connected to the information outputs of the second frequency divider, the first input of the first OR element connected to the output of the first digital comparator, the second input - with an input bus, and the output - with the installation input of the second frequency divider, as well as a third memory register, a fourth memory register and a code subtractor in series, the information outputs of which are connected to the first group of information inputs of the adder, the second group of information inputs of which are connected to information the outputs of the second memory register, and the information outputs are connected to the information inputs of the third memory register, the first group of information inputs of the second digital comparator is connected and with the information outputs of the fourth memory register, the first and second inputs of the second OR element are connected to the first and second outputs of the second digital comparator, respectively, the first group of information inputs of the switch is connected to the second group of information inputs of the first digital comparator, the second group of information inputs of the second digital comparator and information the outputs of the code switch, and the second group of information inputs is connected to a common bus, the information outputs of the switch are connected to the second group of information inputs of the code subtractor, the first key input connected to the first output of the reference generator, the second input to the output of the second OR element and the control input of the switch, and the output to the counting input of the first frequency divider, the first input of the third OR element connected to the output of the first frequency divider, the second input - with the input bus, the input of the pulse counter setting, the synchronization input of the fourth memory register, and the output of the third OR element is connected to the input of the delay element, the synchronization input third memory register, write enable input of the first frequency divider and an output bus, the output delay element coupled to an input of the fourth memory register write enable prediction block output is connected to the counting input of the second frequency divider.

Поставленная цель достигается также тем, что блок прогноза содержит первый и второй счетчики импульсов, первый и второй инверторы, элемент 2И-НЕ, первый и второй элементы КИ-НЕ, К каналов обработки, причем счетный вход первого счетчика импульсов соединен с первым входом блока прогноза, первый, третий и четвертый информационные входы второго счетчика импульсов соединены с общей шиной, счетный вход которого, являющийся вычитающим, - с вторым входом блока прогноза, первый вход элемента 2И-НЕ соединен с выходом второго счетчика импульсов и с его входом разрешения записи, входы первого и второго инверторов соединены с выходами первого и второго элементов КИ-НЕ соответственно, выход первого инвертора соединен с вторым информационным входом второго счетчика импульсов, выход второго инвертора соединен с вторым входом элемента 2И-НЕ, выход которого является выходом блока прогноза, причем каждый из К каналов обработки содержит первый и второй регистры памяти, цифровой компаратор, первый и второй элементы задержки, первый, второй, третий, четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, RS-триггер, счетчик импульсов, элемент 2И-НЕ, первый и второй элементы 3И-НЕ, инвертор, вычитатель кодов, причем первая группа информационных входов вычитателя соединена с информационными выходами первого регистра памяти, информационными входами второго регистра памяти и первой группой информационных входов цифрового компаратора, вторая группа информационных входов которого соединена с информационными выходами второго регистра памяти и второй группой информационных входов вычитателя кодов, причем первые входы первого, второго, третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с соответствующими выходами вычитателя кодов, а вторые соединены между собой и подключены к первому выходу цифрового компаратора, информационные входы счетчика импульсов соединены с соответствующими выходами первого, второго, третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, R-вход RS-триггера соединен с выходом счетчика импульсов, первый вход элемента 2И-НЕ соединен с прямым выходом RS-триггера и первыми входами первого и второго элементов 3И-НЕ, а выход - со счетным входом, являющимся вычитающим, счетчика импульсов, вход первого элемента задержки соединен с входом синхронизации второго регистра памяти и через соответствующий вход первого канала обработки - с третьим входом блока прогноза, а выход - с входом синхронизации первого регистра памяти, с входом разрешения записи счетчика импульсов и входом второго элемента задержки, выход которого соединен с S-входом RS-триггера, причем вторые входы первого и второго элементов 3И-НЕ объединены и соединены с выходом инвертора, третьи входы соединены с вторым и первым выходами цифрового компаратора соответственно, вход инвертора соединен с третьим выходом цифрового компаратора, при этом выходы первого и второго элементов 3И-НЕ в каждом из К каналов обработки через соответствующие выходы каналов подсоединены к одному из входов первого и второго элементов КИ-НЕ соответственно, выход первого элемента задержки через соответствующий выход первого канала обработки соединен с входом установки первого счетчика импульсов, информационные выходы которого через соответствующие входы первого канала соединены с информационными входами первого регистра памяти, а счетный вход через соответствующий вход канала обработки - с вторым входом элемента 2И-НЕ первого канала обработки, выходы первого, второго, третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ каждого из К каналов обработки через соответствующие входы-выходы каналов обработки соединены с информационными входами первого регистра памяти K+1-го канала обработки, а инверсный выход RS-триггера каждого из K каналов обработки через соответствующие входы-выходы каналов обработки соединен с входом первого элемента задержки и входом синхронизации второго регистра памяти K+1-го канала обработки. This goal is also achieved by the fact that the forecast block contains the first and second pulse counters, the first and second inverters, element 2I-NOT, the first and second elements KI-NOT, K of the processing channels, and the counting input of the first pulse counter is connected to the first input of the forecast block , the first, third and fourth information inputs of the second pulse counter are connected to a common bus, the counting input of which is subtracting, to the second input of the forecast block, the first input of the 2I-NOT element is connected to the output of the second pulse counter and to recording permission input, the inputs of the first and second inverters are connected to the outputs of the first and second KI-NOT elements, respectively, the output of the first inverter is connected to the second information input of the second pulse counter, the output of the second inverter is connected to the second input of the 2I-NOT element, the output of which is the output of the unit prediction, and each of the K processing channels contains the first and second memory registers, a digital comparator, the first and second delay elements, the first, second, third, fourth elements EXCLUSIVE OR, RS-trigger, pulse counter, element 2I-NOT, first and second elements 3I-NOT, inverter, code subtracter, the first group of information inputs of the subtractor connected to the information outputs of the first memory register, information inputs of the second memory register and the first group of information inputs of the digital comparator, the second group the information inputs of which are connected to the information outputs of the second memory register and the second group of information inputs of the code subtractor, the first inputs of the first, second, third and four of the EXCLUSIVE OR elements are connected to the corresponding outputs of the code subtractor, and the second ones are interconnected and connected to the first output of the digital comparator, the information inputs of the pulse counter are connected to the corresponding outputs of the first, second, third and fourth elements EXCLUSIVE OR, the R-input of the RS-trigger is connected with the output of the pulse counter, the first input of the 2I-NOT element is connected to the direct output of the RS-trigger and the first inputs of the first and second elements 3I-NOT, and the output is with the counting input, which is a subtracting, a pulse counter, the input of the first delay element is connected to the synchronization input of the second memory register and through the corresponding input of the first processing channel to the third input of the prediction block, and the output is connected to the synchronization input of the first memory register, with the enable input of the pulse counter recording and the input of the second delay element, the output of which is connected to the S-input of the RS-flip-flop, the second inputs of the first and second elements 3I-NOT combined and connected to the inverter output, the third inputs connected to the second and first outputs of the digital computer At the same time, the inverter input is connected to the third output of the digital comparator, while the outputs of the first and second elements 3I-NOT in each of the K processing channels are connected through one of the inputs of the first and second elements KI-NOT, respectively, the output of the first delay element through the corresponding output of the first processing channel is connected to the input of the installation of the first pulse counter, the information outputs of which through the corresponding inputs of the first channel are connected to the information inputs and the first memory register, and the counting input through the corresponding input of the processing channel - with the second input of the element 2 AND NOT of the first processing channel, the outputs of the first, second, third and fourth elements EXCLUSIVE OR of each of the K processing channels through the corresponding inputs and outputs of the processing channels are connected to information inputs of the first memory register K + of the 1st processing channel, and the inverse output of the RS flip-flop of each of the K processing channels through the corresponding inputs and outputs of the processing channels is connected to the input of the first delay element and the synchronization input of the second memory register K + of the 1st processing channel.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается наличием новых элементов: двух регистров памяти, двух цифровых компараторов, вычитателя кодов, коммутатора, ключа схемы ИЛИ, а также отличается тем, что блок прогноза состоит из K идентичных каскадов, каждый из которых организован иначе, чем в прототипе, и включает счетчик импульсов, два регистра памяти, вычитатель кодов, компаратор, RS-триггер, два элемента 3И-НЕ, два элемента задержки, четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент 2И-НЕ, инвертор. Блок прогноза включает также два счетчика импульсов, два элемента КИ-НЕ, два инвертора, схему 2И-НЕ. Таким образом, заявляемое устройство соответствует критерию новизны. При изучении других известных технических решений в данной области техники признаки, отличающие заявляемое изобретение от прототипа, не были выявлены, что обеспечивает заявляемому техническому решению соответствие критерию "существенные отличия". Comparative analysis with the prototype shows that the claimed device is characterized by the presence of new elements: two memory registers, two digital comparators, a code subtracter, a switch, an OR circuit key, and also differs in that the prediction block consists of K identical cascades, each of which is organized differently than in the prototype, and includes a pulse counter, two memory registers, a code subtractor, a comparator, an RS-trigger, two 3I-NOT elements, two delay elements, four EXCLUSIVE OR elements, 2AND-NOT element, an inverter. The forecast block also includes two pulse counters, two KI-NOT elements, two inverters, 2I-NOT circuit. Thus, the claimed device meets the criterion of novelty. When studying other well-known technical solutions in the art, the features that distinguish the claimed invention from the prototype were not identified, which ensures the claimed technical solution meets the criterion of "significant differences".

На фиг.1 представлена структурная схема автоматического следящего делителя периодов импульсных сигналов; на фиг.2 - структурная схема блока прогноза. Figure 1 presents the structural diagram of an automatic servo divider periods of pulse signals; figure 2 is a structural diagram of a forecast block.

Делитель содержит опорный генератор 1, блок прогноза 2, первый цифровой компаратор 3, первый элемент ИЛИ 4, счетчик импульсов 5 (числа К масштабных единиц опорного генератора), первый регистр памяти 6 (числа К), первый делитель частоты 7, второй делитель частоты 8, второй регистр памяти 9 (регистр остатка l), сумматор 10, третий регистр памяти 11, четвертый регистр памяти 12, коммутатор 13, вычитатель кодов 14, второй цифровой компаратор 15, второй элемент ИЛИ 16, элемент задержки 17, ключ 18, третий элемент ИЛИ 19, переключатель кодов 20. Выход f_o опорного генератора 1 подключен к первому входу ключа 18, а выходы f_o и 2f_o - к блоку прогноза 2, выход которого подсоединен к входу второго делителя частоты 8. Выходы второго делителя частоты 8 соединены с B-входами первого цифрового компаратора 3, выход A=B которого соединен с первым входом первого элемента ИЛИ 4, выход которого соединен с R-входом второго делителя частоты 8. Второй делитель частоты 8, второй регистр памяти 9, сумматор 10, третий регистр памяти 11, четвертый регистр памяти 12 и вычитатель кодов 14 соединены последовательно. Выходы четвертого регистра памяти 12 соединены также с A-входами второго цифрового компаратора 15, A= B и A>B, выходы которого подаются на входы второго элемента ИЛИ 16, выход которого соединен с управляющим входом коммутатора 13 и с вторым входом ключа 18. Выход второго делителя частоты 8 подсоединен к входу счетчика импульсов 5, последовательно соединенного с первым регистром памяти 6 и первым делителем частоты 7. Выход переключателя кодов 20 подсоединен к A-входам первого цифрового компаратора 3 и коммутатора 13 и B-входам второго цифрового компаратора 15. Выход ключа 18 подключен к вычитающему входу первого делителя частоты 7, выход которого подключен к первому входу третьего элемента ИЛИ 19, выход которого соединен с синхронизирующим входом третьего регистра памяти 11, входом элемента задержки 17, с входом разрешения записи первого делителя частоты 7 и с выходом устройства. Выход элемента задержки 17 подсоединен к входу разрешения записи четвертого регистра памяти 12, счетчика импульсов 5, синхронизирующие входы первого, второго и четвертого регистров памяти 6, 9, 12, а также второй вход третьего элемента ИЛИ 19, второй вход первого элемента ИЛИ 4 и блок прогноза соединены с входной шиной устройства. Информационный вход Б коммутатора 13 соединен с общей шиной, а информационный выход коммутатора 13 соединен с информационным входом вычитателя кодов 14, информационный выход которого соединен с одним из информационных входов сумматора 10.The divider contains a reference generator 1, a prediction block 2, a first digital comparator 3, a first OR element 4, a pulse counter 5 (number K of scale units of a reference generator), a first memory register 6 (number K), a first frequency divider 7, a second frequency divider 8 , second memory register 9 (remainder register l), adder 10, third memory register 11, fourth memory register 12, switch 13, code subtractor 14, second digital comparator 15, second OR element 16, delay element 17, key 18, third element OR 19, code selector 20. The output f _o reference generators ra 1 is connected to the first input key 18, and outputs and f _o 2f _o - a prediction unit 2, whose output is connected to the input of the second frequency divider 8. The second output of the frequency divider 8 connected to the B-inputs of the first digital comparator 3, the output A = B which is connected to the first input of the first element OR 4, the output of which is connected to the R-input of the second frequency divider 8. The second frequency divider 8, second memory register 9, adder 10, third memory register 11, fourth memory register 12 and code subtractor 14 are connected sequentially. The outputs of the fourth memory register 12 are also connected to the A-inputs of the second digital comparator 15, A = B and A> B, the outputs of which are fed to the inputs of the second element OR 16, the output of which is connected to the control input of the switch 13 and to the second input of the key 18. Output the second frequency divider 8 is connected to the input of the pulse counter 5 connected in series with the first memory register 6 and the first frequency divider 7. The output of the code switch 20 is connected to the A-inputs of the first digital comparator 3 and the switch 13 and B-inputs of the second digital comparator RA 15. The output of the key 18 is connected to the subtracting input of the first frequency divider 7, the output of which is connected to the first input of the third OR element 19, the output of which is connected to the synchronizing input of the third memory register 11, the input of the delay element 17, with the recording permission input of the first frequency divider 7 and with the output of the device. The output of the delay element 17 is connected to the write enable input of the fourth memory register 12, pulse counter 5, the clock inputs of the first, second and fourth memory registers 6, 9, 12, as well as the second input of the third element OR 19, the second input of the first element OR 4 and the block forecast connected to the input bus device. The information input B of the switch 13 is connected to a common bus, and the information output of the switch 13 is connected to the information input of the code subtractor 14, the information output of which is connected to one of the information inputs of the adder 10.

Блок прогноза содержит первый счетчик импульсов 21, второй счетчик импульсов 22, первый элемент 2И-НЕ 23, первый и второй элементы КИ-НЕ 24 и 25, первый и второй инверторы 26 и 27, а также K идентичных каналов, каждый из которых содержит первый регистр памяти 28, второй регистр памяти 29, вычитатель кодов 30, первый - четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, счетчик импульсов 35, первый элемент задержки 36, RS-триггер 37, второй элемент 2И-НЕ 38, второй элемент задержки 39, цифровой компаратор 40, инвертор 41, первый и второй элементы 3И-НЕ 42 и 43. Вход первого счетчика импульсов 21 подсоединен к выходу f_o опорного генератора 1. Первый, третий и четвертый информационные входы второго счетчика импульсов 22 соединены с общей шиной, второй информационный вход - с выходом первого инвертора 26, вычитающий вход - с выходом 2f_o опорного генератора 1, а выход и вход разрешения записи второго счетчика импульсов 22 соединены с первым входом первого элемента 2И-НЕ 23. Входы первого и второго инверторов 26 и 27 подсоединены к выходам первого и второго элементов КИ-НЕ 24 и 25 соответственно. Выход второго инвертора 27 подключен к второму входу первого элемента 2И-НЕ 23, выход которого подключен к выходу блока прогноза. Первый регистр памяти 28, второй регистр памяти 29, вычитатель кодов 30 соединены последовательно. А-входы цифрового компаратора 40 и вычитателя кодов 30 соединены с выходами первого регистра памяти 28, B-входы цифрового компаратора 40 и вычитателя кодов 30 соединены с выходами второго регистра памяти 29. Выходы вычитателя кодов 30 соединены с первыми входами первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, вторые входы которых соединены и подключены к A<B выходу цифрового компаратора 40. Выходы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34 соединены с входами счетчика импульсов 35, выход которого соединен с R-входом RS-триггера 37. Выход RS-триггера 37 соединен с первым входом второго элемента 2И-НЕ 38, второй вход которого подсоединен к выходу f_o опорного генератора 1, а выход - к вычитающему входу счетчика импульсов 35. Вход первого элемента задержки 36 и синхронизирующий вход второго регистра памяти 29 подключены к входной шине устройства. Выход первого элемента задержки 36 соединен с синхронизирующим входом первого регистра памяти 28, входом разрешения записи счетчика импульсов 35 и с входом второго элемента задержки 39, выход которого соединен с S-входом RS-триггера 37. Выход A=B цифрового компаратора 40 соединен с входом инвертора 41, выход которого соединен с первыми входами первого и второго элементов 3И-НЕ 42 и 43, вторые входы которых соединены с выходами RS-триггера 37. Третьи входы первого и второго элементов 3И-НЕ 42 и 43 соединены соответственно с выходами A>B и A<B цифрового компаратора 40. Выходы первого и второго элементов 3И-НЕ 42 и 43 в каждом из K каскадов соединены с одним из входов первого и второго элементов КИ-НЕ 24 и 25 соответственно. R-вход первого счетчика импульсов 21 подключен к выходу первого элемента задержки 36 первого каскада, а выходы - к входам первого регистра памяти 28 первого каскада. Выходы первого - и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34 каждого из K каскадов подсоединены соответственно к входам первого регистра памяти 28 последующего каскада. Инверсный выход RS-триггера 37 каждого каскада подключен к входу первого элемента задержки 36 и к синхронизирующему входу второго регистра памяти 29 последующего каскада.The forecast block contains a first pulse counter 21, a second pulse counter 22, a first element 2I-NOT 23, the first and second elements KI-NOT 24 and 25, the first and second inverters 26 and 27, as well as K identical channels, each of which contains the first memory register 28, second memory register 29, code subtractor 30, first to fourth elements EXCLUSIVE OR 31-34, pulse counter 35, first delay element 36, RS-flip-flop 37, second element 2I-NOT 38, second delay element 39, digital comparator 40, inverter 41, first and second elements 3I-NOT 42 and 43. The input of the first counter them Pulse 21 is connected to the output f _o reference oscillator 1. The first, third and fourth information inputs of the second pulse counter 22 are connected to a common bus, a second data input - with the output of the first inverter 26, the subtracting input - yield 2f _o of the reference oscillator 1 and the output and the recording permission input of the second pulse counter 22 is connected to the first input of the first element 2I-NOT 23. The inputs of the first and second inverters 26 and 27 are connected to the outputs of the first and second elements KI-NOT 24 and 25, respectively. The output of the second inverter 27 is connected to the second input of the first element 2I-NOT 23, the output of which is connected to the output of the forecast block. The first memory register 28, the second memory register 29, the code subtractor 30 are connected in series. A-inputs of the digital comparator 40 and code subtractor 30 are connected to the outputs of the first memory register 28, B-inputs of the digital comparator 40 and code subtractor 30 are connected to the outputs of the second memory register 29. The outputs of the code subtractor 30 are connected to the first inputs of the first to fourth elements EXCLUSIVE OR 31-34, the second inputs of which are connected and connected to the A <B output of the digital comparator 40. The outputs of the first to fourth elements EXCLUSIVE OR 31-34 are connected to the inputs of the pulse counter 35, the output of which is connected to the R-input of the RS-flip-flop 37. RS output Trig EPA 37 is connected to a first input of the second NOR element 2I 38, the second input of which is connected to the output f _o reference oscillator 1, and an output - to the subtracting input of pulse counter 35. The input of the first delay element 36 and the clock input of the second memory register 29 are connected to the input device bus. The output of the first delay element 36 is connected to the clock input of the first memory register 28, the recording enable input of the pulse counter 35, and the input of the second delay element 39, the output of which is connected to the S-input of the RS flip-flop 37. The output A = B of the digital comparator 40 is connected to the input an inverter 41, the output of which is connected to the first inputs of the first and second elements 3I-NOT 42 and 43, the second inputs of which are connected to the outputs of the RS-trigger 37. The third inputs of the first and second elements 3I-NOT 42 and 43 are connected respectively to the outputs A> B and A <B digital comparato RA 40. The outputs of the first and second elements 3I-HE 42 and 43 in each of the K stages are connected to one of the inputs of the first and second elements KI-HE 24 and 25, respectively. The R-input of the first pulse counter 21 is connected to the output of the first delay element 36 of the first stage, and the outputs to the inputs of the first memory register 28 of the first stage. The outputs of the first and fourth elements EXCLUSIVE OR 31-34 of each of the K stages are connected respectively to the inputs of the first memory register 28 of the subsequent stage. The inverse output of the RS flip-flop 37 of each stage is connected to the input of the first delay element 36 and to the synchronizing input of the second memory register 29 of the subsequent stage.

Описание работы устройства удобнее начать с блока прогноза. A description of the operation of the device is more convenient to start with the forecast block.

Блок прогноза работает следующим образом. The forecast block works as follows.

Импульсная последовательность с изменяющимся во времени периодом следования поступает на вход первого элемента задержки 36. С приходом первого импульса через время t_з2 первый счетчик импульсов 21 сбрасывается в ноль по R-входу. На счетный вход первого счетчика импульсов 21 поступают импульсы опорного генератора 1 с частотой f_o. За время между первым и вторым входными импульсами первый счетчик импульсов 21 пересчитывает M₂ импульсов опорного генератора 1. С приходом второго входного импульса через время t_з2 происходит одновременно запись содержимого первого счетчика импульсов 21 в первый регистр памяти 28 по фронту входного импульса и сброс первого счетчика импульсов 21 в ноль по потенциалу (по R-входу). Первый счетчик импульсов 21 вновь начинает считать импульсы опорного генератора 1 и за время между вторым и третьим входными импульсами сосчитает M₂ импульсов.The pulse sequence with a time-varying repetition period is fed to the input of the first delay element 36. With the arrival of the first pulse after time t _{s2, the} first pulse counter 21 is reset to zero by the R-input. The counting input of the first pulse counter 21 receives the pulses of the reference generator 1 with a frequency f _o . During the time between the first and second input pulses, the first pulse counter 21 recounts M ₂ pulses of the reference generator 1. With the arrival of the second input pulse after time t _s2 , the contents of the first pulse counter 21 are simultaneously recorded in the first memory register 28 along the front of the input pulse and the first counter is reset 21 pulses to zero in potential (at the R-input). The first pulse counter 21 again begins to count the pulses of the reference oscillator 1 and counts M ₂ pulses in the time between the second and third input pulses.

С приходом третьего входного импульса на синхронизирующий вход второго регистра памяти 29 содержимое первого регистра памяти 28, соответствующее M₁, перепишется во второй регистр памяти 29 (так как мы полагаем, что к начальному моменту содержимое первого регистра памяти 28 было равно нулю, то с приходом первого и второго входных импульсов перезаписи из первого регистра памяти 28 во второй регистр памяти 29 не происходит). По истечении времени задержки t_з2 на синхронизирующий вход первого регистра памяти 28 приходит сигнал разрешения записи и содержимое первого счетчика импульсов 21 M₂ перепишется в первый регистр памяти 28, первый счетчик импульсов 21 сбросится в ноль. Таким образом, на выходах первого регистра памяти 28 и второго регистра памяти 29 появится кодовая комбинация числа импульсов, соответствующая M₂ и M₁. Число M₂ входных импульсов поступает на A-входы цифрового компаратора 40 и A-входы вычитателя кодов 30, число M₁ поступает на B-входы цифрового компаратора 40 и B-входы вычитателя кодов 30. В зависимости от чисел M₂ и M₁ на одном из выходов цифрового компаратора 40 появится импульс. На выходах вычитателя кодов 30 образуется разность, пропорциональная приращению периода. M₂-M₁=ΔM, где M₂ - число импульсов опорного генератора 1 за второй периодж; M₁ - число импульсов опорного генератора 1 за первый период. Рассмотрим три возможных варианта: ΔM > 0,ΔM = 0, ΔM < 0.
1) ΔM > 0, т. е. длительность второго периода больше, чем длительность первого периода.With the arrival of the third input pulse to the synchronizing input of the second memory register 29, the contents of the first memory register 28, corresponding to M ₁ , will be rewritten into the second memory register 29 (since we assume that by the initial moment the contents of the first memory register 28 was zero, then with the arrival of the first and second input overwrite pulses from the first memory register 28 to the second memory register 29 does not occur). After the delay time t _{z2, the} write enable signal arrives at the synchronizing input of the first memory register 28 and the contents of the first pulse counter 21 M _{2 are} overwritten into the first memory register 28, the first pulse counter 21 is reset to zero. Thus, at the outputs of the first memory register 28 and the second memory register 29, a code combination of the number of pulses corresponding to M ₂ and M ₁ will appear. The number M _{2 of} input pulses goes to the A-inputs of the digital comparator 40 and A-inputs of the code subtractor 30, the number M ₁ goes to the B-inputs of the digital comparator 40 and B-inputs of the code subtractor 30. Depending on the numbers M ₂ and M ₁ on A pulse will appear at one of the outputs of the digital comparator 40. At the outputs of the code subtractor 30, a difference is formed proportional to the increment of the period. M ₂ -M ₁ = ΔM, where M ₂ is the number of pulses of the reference generator 1 for the second period; M ₁ - the number of pulses of the reference generator 1 for the first period. We consider three possible options: ΔM> 0, ΔM = 0, ΔM <0.
1) ΔM> 0, i.e., the duration of the second period is longer than the duration of the first period.

В этом случае с выхода вычитателя кодов 30 сигналы кода разности ВМ (в прямом коде) поступают на первые входы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, на вторые входы которых поступает логический 0, так как в этом случае сигнал A<B на выходе цифрового компаратора 40 не вырабатывается. Сигналы с выходов вычитателя кодов 30 свободно проходят на информационные входы счетчика импульсов 35 и по сигналу разрешения записи записываются в его разрядах. После чего через время задержки t_з3, определяемое вторым элементом задержки 39, RS-триггер 37 по S-входу переключается и на его прямом выходе устанавливается сигнал логической единицы, который дает разрешение прохождению импульсов опорного генератора 1 через второй элемент 2И-НЕ 38 на вычитающий вход счетчика импульсов 35. Как только счетчик импульсов 35 отсчитает в режиме обратного счета ΔM импульсов, он полностью очищается и на его входе-выходе появляется импульс, который возвращает RS-триггер 37 в исходное состояние, и счет в счетчике импульсов 35 прекращается. В результате на прямом выходе RS-триггера 37 формируется видеоимпульс, длительность которого пропорциональна приращение периода.In this case, from the output of the code subtractor 30, the signals of the VM difference code (in the direct code) are supplied to the first inputs of the first or fourth elements EXCLUSIVE OR 31-34, the second inputs of which receive a logical 0, since in this case the signal A <B at the output digital comparator 40 is not generated. The signals from the outputs of the code subtractor 30 freely pass to the information inputs of the pulse counter 35 and are recorded in its bits by the write enable signal. Then, after the delay time t _s3 , determined by the second delay element 39, the RS flip-flop 37 at the S-input switches and a logic unit signal is set at its direct output, which allows the pulses of the reference generator 1 to pass through the second element 2I-NOT 38 to the subtracting the input of the pulse counter 35. As soon as the pulse counter 35 counts in the mode of counting down ΔM pulses, it is completely cleared and a pulse appears at its input-output, which returns the RS-flip-flop 37 to its initial state, and the count in the pulse counter 3 5 stops. As a result, a video pulse is generated at the direct output of the RS flip-flop 37, the duration of which is proportional to the period increment.

Так как ΔM > 0, на выходе A>B цифрового компаратора 40 появляется сигнал, который поступает на третий вход первого элемента 3И-НЕ 42, на первый вход которого поступает логическая единица с выхода инвертора 41, так как на выходе у цифрового компаратора 40 A=B сигнал логического нуля. С приходом видеоимпульса с RS-триггера на второй вход первого элемента 3И-НЕ 42 на его выходе формируется сигнал α (логический ноль), указывающий на то, что период между входными импульсами увеличивается. Since ΔM> 0, a signal appears at the output A> B of the digital comparator 40, which is fed to the third input of the first 3I-NOT 42 element, the first input of which receives a logical unit from the output of the inverter 41, since the output of the digital comparator 40 A = B is a logic zero signal. With the arrival of a video pulse from the RS-flip-flop to the second input of the first 3I-NOT 42 element, a signal α (logical zero) is formed at its output, which indicates that the period between the input pulses increases.

2) Пусть M= O. В этом случае на выходах вычитателя кодов 30 появятся нули, с приходом сигнала разрешения записи в счетчик импульсов 35 ничего не запишется и на прямом выходе RS-триггера 37 также будет логический ноль. 2) Let M = O. In this case, zeros will appear at the outputs of code subtractor 30, nothing will be written to the pulse enable signal 35, and there will also be a logical zero on the direct output of the RS flip-flop 37.

Так как M₁-M₂ на выходе цифрового компаратора 40 A=B образуется сигнал логической единицы, который после инвертирования инвертором 41 поступает на первые входы первого и второго элементов 3И-НЕ 42 и 43, на выходах которых сигнал логической единицы, т.е. сигналы α и β не формируются.Since M ₁ -M ₂ at the output of the digital comparator 40 A = B, a signal of a logical unit is formed, which, after inversion by an inverter 41, is supplied to the first inputs of the first and second elements 3I-NOT 42 and 43, at the outputs of which a signal of a logical unit, i.e. . signals α and β are not formed.

3) ΔM < 0, т. е. длительность второго периода меньше, чем длительность первого периода. 3) ΔM <0, i.e., the duration of the second period is less than the duration of the first period.

В этом случае на выходах вычитателя кодов 30 сигналы кода разности ΔM (в обратном коде) поступают на первые входы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, на вторые входы которых поступает сигнал логической единицы с выхода A<B цифрового компаратора 40. Проходя через первый-четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, сигналы кода разности инвертируются и в прямом коде поступают на информационные входы счетчика импульсов 35, а по сигналу разрешения записи записываются в счетчик импульсов 35. После чего работа этого счетчика 35, RS-триггера 37 и второго элемента 2И-НЕ 38 происходит аналогично описанному выше случаю для ΔM > 0. Как и в выше описанном случае, на прямом выходе RS-триггере 37 формируется видеоимпульс, длительность которого пропорциональна уменьшению периода. In this case, at the outputs of the code subtractor 30, the signals of the difference code ΔM (in the reverse code) are supplied to the first inputs of the first or fourth EXCLUSIVE OR 31-34 elements, the second inputs of which receive a logic unit signal from the output A <B of the digital comparator 40. Passing through the first to fourth elements are EXCLUSIVE OR 31-34, the difference code signals are inverted and sent in direct code to the information inputs of the pulse counter 35, and the write enable signal is written to the pulse counter 35. After that, the operation of this counter 35, RS-flip-flop 37 and the second element 2I-NOT 38 occurs similarly to the case described above for ΔM> 0. As in the case described above, a video pulse is generated at the direct output of the RS flip-flop 37, the duration of which is proportional to the reduction of the period.

Если ΔM < 0, то на выходе A<B цифрового компаратора 40 появляются сигнал, который поступает на третий вход второго элемента 3И-НЕ 43, на втором входе которого сигнал логической единицы с прямого выхода RS-триггера 37, на первом входе - логическая единица с выхода инвертора 41, следовательно на выходе второго элемента 3И-НЕ 43 вырабатывается сигнал (логического нуля), указывающий на то, что период между входными импульсами уменьшается. If ΔM <0, then at the output A <B of the digital comparator 40, a signal appears that goes to the third input of the second element 3I-NOT 43, at the second input of which the signal is a logical unit from the direct output of the RS-flip-flop 37, at the first input - a logical unit the output of the inverter 41, therefore, the output of the second element 3I-NOT 43 produces a signal (logical zero), indicating that the period between input pulses is reduced.

Рассмотрим работу первого каскада блока прогноза, получили сигналы α¹ или β¹, которые соответствуют приращению или уменьшению периода входных сигналов с учетом изменения периода по линейному закону.Consider the operation of the first cascade of the forecast block, received signals α ¹ or β ¹ that correspond to an increment or decrease in the period of input signals, taking into account the change in the period according to a linear law.

Для получения поправочных сигналов на приращение или уменьшение второго порядка α² или β² необходимо применить аналогичный каскад прогноза.To obtain correction signals for the increment or decrease of the second order α ² or β ² it is necessary to apply a similar forecast cascade.

Сигналы с выходов первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34 первого каскада блока прогноза поступают на выходы первого регистра памяти 28 второго каскада блока прогноза, сигнал с инверсного выхода RS-триггера 37 первого каскада прогноза поступает на синхронизирующий вход второго регистра памяти 29 и первый элемент задержки 36 второго каскада прогноза и т.д. Входными сигналами последующего каскада прогноза для получения производных третьего и более высоких порядков являются сигналы с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и RS-триггера предыдущего каскада. При работе блока прогноза в установившемся режиме содержимое первых регистров памяти 28 каждого каскада прогноза меняется с приходом каждого очередного входного импульса. На выходах каскадов прогноза в зависимости от закона изменения периода с приходом очередного входного импульса формируется совокупность сигналов α¹,α²,α³... α^к или β¹,β²,β³... β^к. Эти сигналы на выходах каскадов прогноза появляются не одновременно, а последовательно один за другим, с задержкой, определяемой временем срабатывания элементов в каждом каскаде прогноза.The signals from the outputs of the first to fourth elements EXCLUSIVE OR 31-34 of the first stage of the forecast block are supplied to the outputs of the first memory register 28 of the second stage of the forecast block, the signal from the inverse output of the RS flip-flop 37 of the first forecast stage is fed to the synchronizing input of the second memory register 29 and the first element delays 36 of the second forecast stage, etc. The input signals of the subsequent forecast stage for obtaining derivatives of the third and higher orders are the signals from the outputs of the EXCLUSIVE OR elements and the RS-trigger of the previous stage. When the forecast block is in steady state, the contents of the first memory registers 28 of each forecast stage changes with the arrival of each next input pulse. At the outputs of the forecast cascades, depending on the law of the period change with the arrival of the next input pulse, a set of signals α ¹ , α ² , α ³ ... α ^k or β ¹ , β ² , β ³ ... β ^{k is formed} . These signals at the outputs of the forecast cascades do not appear simultaneously, but sequentially one after another, with a delay determined by the response time of the elements in each forecast cascade.

Сигналы α¹,α²,α³... α^к или β¹,β²,β³... β^к с выходов каскадов прогноза собираются первым элементом КИ-НЕ 24 или вторым элементом КИ-НЕ 25 соответственно.The signals α ¹ , α ² , α ³ ... α ^k or β ¹ , β ² , β ³ ... β ^k from the outputs of the forecast cascades are collected by the first KI-NOT 24 element or the second KI-NOT 25 element, respectively.

Рассмотрим работу второго счетчика импульсов 22. Первый, третий и четвертый информационные входы второго счетчика импульсов 22 соединены с общей шиной, на вычитающий вход поступают импульсы с 2f_o выхода опорного генератора 1 с частотой следования 2f_o. В том случае, когда период следования импульсов не изменяется, сигналы α¹,α²,α³... α^к или β¹,β²,β³... β^к не вырабатываются. В этом случае на выходе первого элемента КИ-НЕ 24 - сигнал логического нуля, на втором информационном входе второго счетчика импульсов 22 - сигнал логической единицы. В этом случае второй счетчик импульсов 22 работает в режиме деления частоты на два и на его выходе формируется импульсная последовательность с частотой

, которая поступает на первый вход первого элемента 2И-НЕ 23, на втором входе которого - логическая единица, так как сигналы β¹,β²,β³... β^к не вырабатываются. Следовательно, в этом случае на выходе блока прогноза - импульсы с частотой f_o, т.е. сигнал коррекции не формируется.Consider the operation of the second pulse counter 22. The first, third and fourth information inputs of the second pulse counter 22 are connected to a common bus, pulses from the 2f _o output of the reference generator 1 with a repetition rate of 2f _o are fed to the subtracting input. In the case when the pulse repetition period does not change, the signals α ¹ , α ² , α ³ ... α ^k or β ¹ , β ² , β ³ ... β ^{k are} not generated. In this case, the output of the first element KI-NOT 24 is a logic zero signal, at the second information input of the second pulse counter 22 is a signal of a logical unit. In this case, the second pulse counter 22 operates in the mode of dividing the frequency into two and at its output a pulse sequence is formed with a frequency

, which goes to the first input of the first element 2I-NOT 23, at the second input of which is a logical unit, since the signals β ¹ , β ² , β ³ ... β ^{k are} not generated. Therefore, in this case, the output of the forecast block is pulses with a frequency f _o , i.e. A correction signal is not generated.

В том случае, если период между входными импульсами увеличивается в зависимости от закона изменения периода, последовательно формируются сигналы α¹,α²,α³... α^к (или хотя бы один из них), на выходе первого элемента КИ-НЕ образуется сигнал логической единицы, который после инвертирования первым инвертором 26 поступает на второй информационный вход второго счетчика импульсов 22, на вычитающий вход которого поступают импульсы с частотой 2f_o.In the event that the period between the input pulses increases depending on the law of the period change, the signals α ¹ , α ² , α ³ ... α ^k (or at least one of them) are sequentially generated, at the output of the first KI-NOT element a signal of a logical unit, which, after inversion by the first inverter 26, is fed to the second information input of the second pulse counter 22, to the subtracting input of which pulses with a frequency of 2 f _o are received.

На выходе второго счетчика импульсов 22 образуется импульсная последовательность с частотой 2f_o, т. е. выходная последовательность обогащается порцией импульсной двойной частоты. Длительность этой порции импульсов определяется совокупностью сигналов α¹,α²,α³... α^к, образованных в различных каскадах прогноза, или в конечном счете - длительностью видеоимпульсов на выходах RS-триггера 37 в каскадах прогноза. В случае, если период следования импульсов уменьшается, каскады прогноза в зависимости от закона изменения периода вырабатывают сигналы β¹,β², ... β^к. При появлении любого из этих сигналов на выходе второго элемента КИ-НЕ 25 формируется сигнал логической единицы, которой после инвертирования вторым инвертором 27 запрещает прохождение импульсов с частотой f_o с выхода второго счетчика импульсов 22 на выходе блока прогноза. Прохождение сигналов с выхода второго счетчика импульсов 22 на выход блока прогноза блокируется на время, определяемое совокупностью сигналов β¹,β²,β³... β^к на выходах каскадов прогноза или в конечном счете - длительностью видеоимпульса на выходе RS-триггеров 37 в каждом каскаде прогноза. С приходом каждого последующего входного импульса сигналы β¹,β²,β³... β^к будут меняться. Таким образом, если период следования импульсов увеличивается, каскады прогноза обогащают импульсную последовательность на выходе блока прогноза импульсами удвоенной частоты на время, определяемое совокупностью сигналов α¹,α²,α³... α^к, если период следования импульсов уменьшается, блок прогноза обедняет выходную последовательность импульсов на количестве импульсов частоты, не прошедших на выход за время, определяемое совокупностью импульсов β¹,β²,β³... β^к. Если же период следования импульсов не меняется, коррекции не происходит, то на выходе блока прогноза - импульсы с частотой f_o. Сигналы с выхода блока прогноза поступают на счетный вход второго делителя частоты 8, внося таким образом поправку в его работу. Автоматический следящий делитель периода работает следующим образом.At the output of the second pulse counter 22, a pulse sequence with a frequency of 2 f _{o is formed} , that is, the output sequence is enriched in a portion of a pulse double frequency. The duration of this portion of pulses is determined by the combination of signals α ¹ , α ² , α ³ ... α ^k generated in various forecast stages, or ultimately, by the duration of the video pulses at the outputs of the RS flip-flop 37 in the forecast stages. If the pulse repetition period decreases, the cascades of the forecast, depending on the law of the change in the period, generate signals β ¹ , β ² , ... β ^k . When any of these signals appears at the output of the second KI-NOT 25 element, a signal of a logical unit is generated, which after inversion by the second inverter 27 prevents the passage of pulses with a frequency f _o from the output of the second pulse counter 22 at the output of the forecast block. The passage of signals from the output of the second pulse counter 22 to the output of the forecast block is blocked for a time determined by the combination of signals β ¹ , β ² , β ³ ... β ^k at the outputs of the forecast cascades, or ultimately, the duration of the video pulse at the output of the RS flip-flops 37 in each cascade of forecast. With the arrival of each subsequent input pulse, the signals β ¹ , β ² , β ³ ... β ^k will change. Thus, if the pulse repetition period increases, the forecast cascades enrich the pulse sequence at the output of the forecast block with pulses of double frequency for a time determined by the set of signals α ¹ , α ² , α ³ ... α ^k , if the pulse repetition period decreases, the forecast block the output sequence of pulses on the number of frequency pulses that did not pass the output in a time determined by the set of pulses β ¹ , β ² , β ³ ... β ^k . If the repetition period of the pulses does not change, correction does not occur, then at the output of the forecast block - pulses with a frequency f _o . The signals from the output of the forecast block are fed to the counting input of the second frequency divider 8, thereby making an amendment to its operation. Automatic tracking period divider works as follows.

Импульсная последовательность, период которой должен быть поделен, поступает на R-входы второго делителя частоты 8 и счетчика импульсов 5, устанавливая их в ноль первым входным импульсом. С блока прогноза 2 на вход второго делителя частоты 8 поступает последовательность импульсов с частотой f_o. В зависимости от характера изменения периода эта последовательность может быть либо обогащена импульсами с частотой 2f_o, либо обеднена. С выхода второго делителя частоты 8 импульсы с частотой следования f_o/n заполняют счетчик импульсов 5. Заполнение счетчика импульсов 5 происходит до следующего входного импульса. За это время он отсчитывает K импульсов.The pulse sequence, the period of which must be divided, arrives at the R-inputs of the second frequency divider 8 and pulse counter 5, setting them to zero by the first input pulse. From the forecast block 2 to the input of the second frequency divider 8 receives a sequence of pulses with a frequency f _o . Depending on the nature of the change in the period, this sequence can either be enriched in pulses with a frequency of 2f _o or depleted. From the output of the second frequency divider 8, pulses with a repetition rate f _o / n fill the pulse counter 5. Filling of the pulse counter 5 occurs until the next input pulse. During this time, he counts K pulses.

где t_o - период опорного генератора;
T_вх - делимый период;
n - заданный коэффициент деления.

where t _o is the period of the reference generator;
T _I - divisible period;
n is the specified division ratio.

Информация с выходов второго делителя частоты 8 поступает на B-входы первого цифрового компаратора 3, на A-входы которого подается код числа n с переключателя кодов 20. В момент, когда второй делитель частоты 8 сосчитает n импульсов, на выходе A-B первого цифрового компаратора 3 появится импульс, устанавливающий в ноль второй делитель частоты 8, и счет возобновится. К приходу второго входного импульса второй делитель частоты 8 сосчитает l импульсов с момента его последней установки в ноль. Второй входной импульс перепишет код остатка l во второй регистр памяти 9 (регистр хранения остатка l), а содержимое счетчика импульсов 5 будет записано в первый регистр памяти 6 (регистр число K) и в первый делитель частоты 7. Импульсы опорного генератора 1 с частотой f_o продолжают поступать через ключ 18 на вычитающий вход первого делителя частоты 7. Как только первый делитель частоты 7 отсчитает в режиме обратного счета K-импульсов опорной частоты f_o, он полностью очистится и на его выходе появится импульс. Этот (и каждый последующий) импульс вновь перепишет кодовую комбинацию числа K из первого регистра памяти 6 на информационные входы первого делителя частоты 7.Information from the outputs of the second frequency divider 8 is fed to the B-inputs of the first digital comparator 3, to the A-inputs of which a code of number n is supplied from the code switch 20. At the moment when the second frequency divider 8 counts n pulses, the output AB of the first digital comparator 3 a pulse appears, setting the second frequency divider 8 to zero, and the counting resumes. By the arrival of the second input pulse, the second frequency divider 8 counts l pulses from the moment it was last set to zero. The second input pulse will rewrite the remainder code l into the second memory register 9 (remainder storage register l), and the contents of the pulse counter 5 will be written to the first memory register 6 (register number K) and to the first frequency divider 7. Pulses of the reference generator 1 with frequency f _o continue to flow through the key 18 to the subtracting input of the first frequency divider 7. As soon as the first frequency divider 7 counts in the K-pulse countdown mode of the reference frequency f _o , it will be completely cleaned and a pulse will appear at its output. This (and each subsequent) pulse will again rewrite the code combination of the number K from the first memory register 6 to the information inputs of the first frequency divider 7.

Распределение остатка l осуществляется следующим образом. С приходом второго входного импульса четвертый регистр памяти 12 установится в ноль. С его выходов код нуля поступит на A-входы вычитателю кодов 14 и второго цифрового компаратора 15. На B-выходах вычитателя кодов 14 код нуля с выходов коммутатора 13. Следовательно, на выходах вычитателя кодов 14 будет ноль, который поступает на A-входы сумматора 10, на B-входах которого записан код остатка l с выходов второго регистра памяти 9. На выходах сумматора 10 установится код числа l. Первый импульс с выхода первого делителя частоты 7 через элемент ИЛИ 19 перепишет содержимое сумматора 10 (в данном случае l) в третий регистр памяти 11 и через время, определяемое первым элементом задержки 17, содержимое третьего регистра памяти 11 фиксируется в четвертом регистре памяти 12, которое вновь поступает на A-вход второго цифрового компаратора 15 и вычитателя кодов 14. Второй цифровой компаратор 15 осуществляет сравнение содержимого четвертого регистра памяти 12 с заданным коэффициентом деления n. Так как остаток l меньше n (l может принимать значения от I до n-I), на выходах второго цифрового компаратора 15 A=B и A>B сигналы не образуются и коммутатор 13 не переключается. На выходе вычитателя кодов 14 образуется код разности чисел на A и B-входах, в данном случае l, так как на B-входах по прежнему ноль. Код числа l поступает на A-входы сумматора 10, на B-входах которого с выходов второго регистра памяти 9 по-прежнему присутствует код числа l, следовательно на выходах сумматора 10 образуется сумма A- и B-входов, т.е. 2l. С приходом третьего (и каждого последующего) импульса с третьего элемента ИЛИ 19 результат суммирования с выходов сумматора 10 заносится в третий регистр памяти 11 и через время t_з переписывается в четвертый регистр памяти 12. Процесс повторяется m-циклов, причем с каждым обращением к сумматору 10 на его выходах будет результат суммирования l, 2l, 3l. ..ml. Процесс будет повторяться до тех пор, пока ml не станет равным или больше П. Если произведение станет равным П, на выходе второго цифрового компаратора 15 A=B появится импульс, который переключит коммутатор 13, и на B-входы вычитателя кодов 14 поступит код замедленного коэффициента деления П. На выходах вычитателя кодов 14 формируется разность ml-n, т.е. ноль.The distribution of the residue l is as follows. With the arrival of the second input pulse, the fourth memory register 12 is set to zero. From its outputs, the zero code will go to the A-inputs of the code subtractor 14 and the second digital comparator 15. At the B-outputs of the code subtractor 14, the zero code from the outputs of the switch 13. Therefore, the outputs of the code subtractor 14 will have a zero that goes to the A-inputs of the adder 10, on the B-inputs of which the remainder code l is written from the outputs of the second memory register 9. At the outputs of the adder 10, the code of the number l is set. The first pulse from the output of the first frequency divider 7 through the OR element 19 will overwrite the contents of the adder 10 (in this case l) into the third memory register 11 and after a time determined by the first delay element 17, the contents of the third memory register 11 is fixed in the fourth memory register 12, which again arrives at the A-input of the second digital comparator 15 and the code subtractor 14. The second digital comparator 15 compares the contents of the fourth memory register 12 with a given division ratio n. Since the remainder l is less than n (l can take values from I to nI), no signals are generated at the outputs of the second digital comparator 15 A = B and A> B and the switch 13 does not switch. At the output of the code subtractor 14, a code of the difference of numbers on the A and B inputs, in this case l, is formed, since the B inputs are still zero. The code of the number l goes to the A-inputs of the adder 10, on the B-inputs of which from the outputs of the second memory register 9 the code of the number l is still present, therefore, the sum of the A- and B-inputs is formed at the outputs of the adder 10, i.e. 2l. With the arrival of the third (and each subsequent) pulse from the third element OR 19, the result of the summation from the outputs of the adder 10 is entered in the third memory register 11 and after time t _{s is} overwritten in the fourth memory register 12. The process repeats m-cycles, and with each access to the adder 10 at its outputs will be the result of summing l, 2l, 3l. ..ml. The process will be repeated until ml becomes equal to or greater than P. If the product becomes equal to P, a pulse will appear at the output of the second digital comparator 15 A = B, which will switch 13, and a delay code will be sent to the B-inputs of the code subtractor 14 division coefficient P. At the outputs of the code subtractor 14, the difference ml-n is formed, i.e. zero.

Сигнал с выхода второго элемента ИЛИ 16 закрывает ключ 18 на время прохождения одного импульса опорного генератора 1. Это равносильно тому, что импульс на выходе первого делителя частоты 7 появится с задержкой на время 1/f_o, так как первый делитель частоты 7 отсчитывает всегда одно и то же количество импульсов опорного генератора 1 равное K. Если произведение ml>n, то на выходе A>B второго цифрового компаратора 15 появится импульс, который переключит коммутатор 13 и на B-входах вычитателя кодов 14 будет код числа n. На выходах вычитателя кодов 14 формируется разность ml-n=δ, которая поступит в сумматор 10 и учтется в дальнейшем. Следующий цикл накопления в сумматоре начнется с остатка δ. Сигнал с выхода второго элемента ИЛИ 16 закроет ключ 18 на время прохождения одного импульса частоты f.The signal from the output of the second element OR 16 closes the key 18 for the passage of one pulse of the reference oscillator 1. This is equivalent to the fact that the pulse at the output of the first frequency divider 7 appears with a delay of 1 / f _o , since the first frequency divider 7 always counts one and the same number of pulses of the reference generator 1 is equal to K. If the product is ml> n, then a pulse appears at the output A> B of the second digital comparator 15, which switches the switch 13 and the code of the number n is at the B-inputs of the code subtractor 14. At the outputs of the code subtractor 14, the difference ml-n = δ is formed, which will go to the adder 10 and be taken into account in the future. The next accumulation cycle in the adder begins with the remainder δ. The signal from the output of the second OR element 16 will close the key 18 for the passage of one pulse of frequency f.

Цикл накопления остатка повторяется, и к приходу следующего входного импульса весь остаток l распределится по интервалам деления. На выходе первого делителя частоты 7 образуется последовательность импульсов, расположенных неэквидистантно. Расстояние между импульсами в выходной импульсной последовательности имеет значения

.The remainder accumulation cycle is repeated, and by the arrival of the next input pulse, the entire remainder l will be distributed over the division intervals. At the output of the first frequency divider 7, a sequence of pulses is formed that are located non-equidistant. The distance between pulses in the output pulse sequence matters

.

Поправка, найденная в блоке прогноза в результате сравнения длительности двух периодов входной импульсной последовательности, вносится в каждый период, начиная с третьего, на вход второго делителя частоты 8. Если длительность периодов следования импульсов увеличивается, то на вход второго делителя частоты 8 поступит дополнительное количество импульсов за счет порции импульсов удвоенной частоты, длительность которой определяется длительностью сигналов α¹,α²,α³... α^к, поступающих с выходов каскадов прогноза. Если длительность периодов следования уменьшается, то на вход второго делителя частоты 8 поступит меньшее количество импульсов за счет того, что часть импульсов опорной частоты f_o на выход блока прогноза не проходит. Количество этих импульсов определяется числом импульсов генератора опорной частоты f_o, приходящихся на интервал времени, определяемый длительностью сигналов β¹,β²,β³... β^к.The correction found in the forecast block as a result of comparing the duration of two periods of the input pulse sequence is introduced in each period, starting from the third, to the input of the second frequency divider 8. If the duration of the repetition periods of the pulses increases, then the input of the second frequency divider 8 will receive an additional number of pulses due to a portion of pulses of doubled frequency, the duration of which is determined by the duration of the signals α ¹ , α ² , α ³ ... α ^k coming from the outputs of the forecast cascades. If the duration of the repetition periods decreases, then the input of the second frequency divider 8 receives a smaller number of pulses due to the fact that part of the pulses of the reference frequency f _o does not pass to the output of the prediction block. The number of these pulses is determined by the number of pulses of the reference frequency generator f _o occurring in the time interval determined by the duration of the signals β ¹ , β ² , β ³ ... β ^k .

Если же период следования импульсов не меняется, то второй делитель частоты 8 на протяжении всего периода считает импульсы, поступающие на его вход с частотой f_o.If the pulse repetition period does not change, then the second frequency divider 8 throughout the period counts the pulses arriving at its input with a frequency f _o .

Ошибка разбиения периода входной импульсной последовательности определяется частотой опорного генератора и не превышает 1/f_o.The error of splitting the period of the input pulse sequence is determined by the frequency of the reference generator and does not exceed 1 / f _o .

Предлагаемое изобретение по сравнению с устройством-прототипом обладает рядом преимуществ. The present invention compared with the prototype device has several advantages.

Так как время накопления порции остатка l в сумматоре 10 определяется только быстродействием элементов цепочки: третий регистр памяти 11, четвертый регистр памяти 12, вычитатель кодов 14, сумматор задержки 10 и элемент задержки 17 составляет ≈ 1/f_o то, следовательно, диапазон рабочих частот может быть увеличен в K раз в отличие от устройства-прототипа, в котором для того, чтобы сформировалась порция остатка требуется время, в течение которого счетчик отсчитает в режиме обратного счета l импульсов частоты f_o. Кроме того, величина остатка l может быть любой, в отличие от устройства-прототипа, в котором, чтобы устройство было работоспособно, l должно быть <K. Такая схема распределения остатка позволяет ограничиться одним каналом деления, что значительно уменьшает количество используемых элементов. Использование в блоке прогноза Z^к идентичных каскадов позволяет упростить схемы вычисления производных второго, третьего и более высоких порядков, так как в этом случае каскады просто наращиваются. Вычисление всех производных при установившемся процессе происходит одновременно, что позволяет в предлагаемом устройстве отслеживать реальный процесс с большей точностью, в то время как в прототипе - последовательно: первая производная вычисляется в третьем периоде, вторая может быть вычислена через 6 периодов, то есть с большим запаздыванием. Это в свою очередь позволяет расширить область применения в сторону устройств, имеющих в динамических режимах большие скорости вращения. Со стороны низких частот ограничения накладываются лишь емкостью счетчика K.Since the accumulation time of the portion of the remainder l in the adder 10 is determined only by the speed of the elements of the chain: the third memory register 11, the fourth memory register 12, the code subtractor 14, the delay adder 10 and the delay element 17 are ≈ 1 / f _o , therefore, the range of operating frequencies can be increased by K times, unlike the prototype device, in which a portion of the residue is formed, a time is required during which the counter will count down l pulses of frequency f _o in the countdown mode. In addition, the value of the remainder l can be any, in contrast to the prototype device, in which for the device to be functional, l must be <K. Such a distribution scheme of the residue allows you to limit yourself to one channel of division, which significantly reduces the number of elements used. The use of identical cascades in the prediction block Z ^k allows simplifying the schemes for calculating derivatives of the second, third, and higher orders, since in this case the cascades are simply incremented. Calculation of all derivatives in a steady-state process occurs simultaneously, which allows the proposed device to track the real process with greater accuracy, while in the prototype it is sequential: the first derivative is calculated in the third period, the second can be calculated after 6 periods, that is, with a large delay . This, in turn, allows you to expand the scope of application in the direction of devices that have high rotation speeds in dynamic modes. On the low-frequency side, restrictions are imposed only by the capacity of the counter K.

Claims

1. An automatic tracking divider of periods of pulse signals containing a reference generator, a prediction block, the first and second inputs of which are connected to the first and second outputs of the reference generator, respectively, and the third input with an input bus, serially connected pulse counter, first memory register and first frequency divider connected in series to the second frequency divider and the second memory register, the output of the second frequency divider is connected to the counting input of the pulse counter, synchronization inputs of the first and second reg a memory block with an input bus, an adder and a delay element, characterized in that the first and second digital comparators, a code switch, a switch, a code subtractor, a third and fourth memory register, a key, a first, second and third OR elements are introduced into it, the first the group of information inputs of the first digital comparator is connected to the information outputs of the second frequency divider, the first input of the first OR element with the output of the first digital comparator, the second input with the input bus, and the output with the installation input of the second delhi Dividing the frequencies, as well as sequentially connected third and fourth memory registers and a code subtracter, the information outputs of which are connected to the first group of information inputs of the adder, the second group of information inputs of which are connected to the information outputs of the second memory register, and the information outputs are connected to the information inputs of the third memory register , the first group of information inputs of the second digital comparator is connected to the information outputs of the fourth memory register, the first and second the inputs of the second OR element are connected to the first and second outputs of the second digital comparator, respectively, the first group of information inputs of the switch is connected to the second group of information inputs of the first digital comparator, the second group of information inputs of the second digital comparator and information outputs of the code switch, and the second group of information inputs is connected to a common bus, the information outputs of the switch are connected to the second group of information inputs of the code subtractor, the first in One key is connected to the first output of the reference generator, the second input with the output of the second OR element and the control input of the switch, and the output with the counting input of the first frequency divider, the first input of the third OR element connected to the output of the first frequency divider, the second input with the input bus, installation input a pulse counter, the synchronization input of the fourth memory register, and the output of the third OR element is connected to the input of the delay element, the synchronization input of the third memory register, the recording permission input of the first divider you and the output bus, the output of the delay element is connected to the recording permission input of the fourth memory register, the output of the forecast block is connected to the counting input of the second frequency divider.

2. The device according to p. 1, characterized in that the prediction unit contains the first and second pulse counters, the first and second inverters, element 2 AND NOT, the first and second elements KI NOT, K processing channels, and the counting input of the first pulse counter is connected to the first the input of the forecast block, the first, third and fourth information inputs of the second pulse counter are connected to a common bus, the counting input of which, which is subtracting, with the second input of the forecast block, the first input of element 2 is NOT connected to the output of the second pulse counter and its input ohms of recording permission, the inputs of the first and second inverters are connected to the outputs of the first and second elements of the KI NOT, respectively, the output of the first inverter is connected to the second information input of the second pulse counter, the output of the second inverter with the second input of the element 2I NOT, the output of which is the output of the forecast block, and each of the K processing channels contains the first and second memory registers, a digital comparator, the first and second delay elements, the first fourth elements EXCLUSIVE OR, RS-trigger, pulse counter, element 2I E, the first and second elements 3 AND NOT, an inverter, a code subtracter, the first group of information inputs of the subtractor connected to the information outputs of the first and second memory registers and the first group of information inputs of the digital comparator, the second group of information inputs of which are connected to the information outputs of the second memory register and the second group of information inputs of the code subtractor, the first inputs of the first to fourth elements EXCLUSIVE OR connected to the corresponding outputs of the code subtractor, and the second ones are connected to the first output of the digital comparator, the information inputs of the pulse counter are connected to the corresponding outputs of all elements EXCLUSIVE OR, the R-input of the RS-trigger is connected to the output of the pulse counter, the first input of the element 2 is NOT with the direct output of the RS-trigger and the first the inputs of the first and second elements 3 AND NOT, and the output with a counting input, which is subtracting, pulse counter, the input of the first delay element is connected to the synchronization input of the second memory register and through the corresponding input of the first the processing channel with the third input of the prediction block, and the output with the synchronization input of the first memory register, with the enable input of the pulse counter recording and the input of the second delay element, the output of which is connected to the S-input of the RS trigger, and the second inputs of the first and second elements 3 are NOT combined and connected to the inverter output, the third inputs with the second and first outputs of the digital comparator, respectively, the inverter input is connected to the third output of the digital comparator, while the inputs of the first and second elements 3 are NOT in each K channel in processing through the corresponding outputs of the channels are connected to one of the inputs of the first and second elements of the CI NOT, respectively, the output of the first delay element through the corresponding output of the first processing channel is connected to the installation input of the first pulse counter, the information outputs of which through the corresponding inputs of the first channel are connected to the information inputs of the first memory register, and the counting input through the corresponding input of the processing channel with the second input of element 2and NOT the first processing channel, the outputs of the first of the fourth elements EXCLUSIVE OR of each of the K processing channels through the corresponding inputs / outputs of the processing channels are connected to the information inputs of the first memory register of the (K + 1) -th processing channel, and the inverse output of the RS-flip-flop of each of the K processing channels through the corresponding input-outputs of the channels the processing is connected to the input of the first delay element and the synchronization input of the second memory register (K + 1) of the processing channel.