SU849226A1 - Correlation device for determining delay - Google Patents

Correlation device for determining delay Download PDF

Info

Publication number
SU849226A1
SU849226A1 SU792793398A SU2793398A SU849226A1 SU 849226 A1 SU849226 A1 SU 849226A1 SU 792793398 A SU792793398 A SU 792793398A SU 2793398 A SU2793398 A SU 2793398A SU 849226 A1 SU849226 A1 SU 849226A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
outputs
input
output
counter
Prior art date
Application number
SU792793398A
Other languages
Russian (ru)
Inventor
Надежда Михайловна Кедо
Владимир Владимирович Кедо
Владимир Алексеевич Ульянов
Original Assignee
Предприятие П/Я В-8624
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-8624 filed Critical Предприятие П/Я В-8624
Priority to SU792793398A priority Critical patent/SU849226A1/en
Application granted granted Critical
Publication of SU849226A1 publication Critical patent/SU849226A1/en

Links

Description

(54) КОРРЕЛЯЦИОННОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ(54) CORRELATION DEVICE FOR DETERMINATION

1one

Изобретение относитс  к специализированньом средствам цифровой вычислительной техники и может быть ислользовано дл  определени  задержки между исходным и опорным сигналами в коррел ционных измерител х скорости и дальномерах.The invention relates to specialized digital computing equipment and can be used to determine the delay between the source and reference signals in correlation velocity meters and range finders.

Известен коррел ционный измеритель , содержащий линии задержки, интеграторы , блоки умножени , коммутаторы и дешифраторы 1. ,A correlation meter is known that contains delay lines, integrators, multiplication units, switches, and decoders 1.,

Однако устройство не обеспечивает высокой точности в широком диапазоне измер емых задержек и требует больших затрат оборудовани .However, the device does not provide high accuracy over a wide range of measurable delays and requires a lot of equipment.

Наиболее близким к изобретению  вл етс  коррел ционное устройство дл  определени задержки, содержащее делитель тактовой частоты с переменным коэффициентом делени  и мультиплексор , что позвол ет обеспечить в широком диапазоне измер емых задержек малризмен ющийс  дискрет 2.Closest to the invention is a correlation device for determining the delay, containing a clock divider with a variable division factor and a multiplexer, which allows to provide a low-ranging bit 2 over a wide range of measured delays.

Недостатком известного устройства  вл етс  непосто нство времени анализа дл  различных ординат коррел ционной функции, определ емое дискретным характером тактовой частоты . (изменение коэффициента делени  делител  тактовой частоты), что опредеЗАДЕРЖКИA disadvantage of the known device is the inconsistency of the analysis for different ordinates of the correlation function, determined by the discrete nature of the clock frequency. (a change in the division factor of the clock divider), which is defined by the delay

л ет невысокую точность определени  времени задержки при сравнительно высоком быстродействии устройства, либо низкое быстродействие устрой- , ства при сравнительно высокой точности при большом объеме оборудовани  и повышенных требовани х к быстродействию элементов схемы.Кроме того, чём выше требуема  It does not have a high accuracy of determining the delay time with a relatively high device speed, or a low device speed with a relatively high accuracy with a large amount of equipment and increased requirements for the speed of the circuit elements.

10 точность измерени  задержки, тем выше должнЬ быть частота тактового генератора, тем больше врем  анализа коррел ционной функции, соответственно , увеличение скорости анализа10, the accuracy of the measurement of the delay, the higher the frequency of the clock generator, the longer the analysis time of the correlation function, respectively, the increase in the analysis speed.

15 коррел ционной кривой ведет к снижению точности определ емой временной задержки.15 of the correlation curve leads to a decrease in the accuracy of the determined time delay.

Цель изобретени  - повышение быстродействи  устройства и увеличение The purpose of the invention is to increase the speed of the device and increase

20 точности измерени  временнойзадержки .20 measurement accuracy time delay.

б Поставленна  цель достигаетс  тем/ что в устройство, содержащее первый регистр сдвига, информационный b The goal is achieved by that / in the device containing the first shift register, the information

25 вход которого  вл етс  первым входом устройства, .тактовый генератор, выход которого подключен к счётному входу делител  -частоты, выход которого соединен с управл ющими входами 25 input of which is the first input of the device, a contact generator, the output of which is connected to the counter input of the divider frequency, the output of which is connected to the control inputs

30 первого и второго регистров сдвига.30 of the first and second shift registers.

прообра.ювагель сигнал - частота, первый вход которого  вл етс  вторым входом устройства, второй вход объединен с входом второго регистра сдвига и подключен к выходу, мультиплексора , . третий вход преобразовател  сигнала - частот подключен к выходу второго регистра сдвига, реверсивный счетчик, выходы младших разр дов, которого подключены к соответствующим установочным входам делител  частоты, а выходы старших разр дов соединены с управл ющими входами мультиплексора,введены блок управлени , арифметический блок, коммутаторы по числу  чеек первого регистра сдвига, входы каждого коммутатора соединены с соответствующими разр дными выходами соответствующих  чеек первого регистра сдвига, выходы коммутаторов подключены к соответствующим входам мультиплексора, входы блока управлени  подключены соответственно к первому и второму выходам преобразовател  сигнал-частота и выходу делител  частоты, первый и второй выходы блока управлени  подключены к соответствующим входам реверсивного счетчика, третий выход соединен с управл ющими входами коммутаторов и входом арифметического блока, другие входы которого подключены соответственно к выходам младших и старших разр дов реверсивного счетчика.signal sample — frequency, the first input of which is the second input of the device, the second input combined with the input of the second shift register and connected to the output of the multiplexer,. the third input of the signal converter is connected to the output of the second shift register, a reversible counter, the lower-order outputs, which are connected to the corresponding setting inputs of the frequency divider, and the high-level outputs are connected to the control inputs of the multiplexer, a control unit, an arithmetic unit, and switches are entered according to the number of cells of the first shift register, the inputs of each switch are connected to the corresponding bit outputs of the corresponding cells of the first shift register, the outputs of the switches are connected The inputs of the control unit are connected to the first and second outputs of the signal-to-frequency converter and the output of the frequency divider, the first and second outputs of the control unit are connected to the corresponding inputs of the reversing counter, the third output is connected to the control inputs of the switches and the input of the arithmetic unit The other inputs of which are connected respectively to the outputs of the lower and higher bits of the reversible counter.

Кроме того, блок управлени  содержит триггер, два элемента И, три элемента ИЛИ, два реверсивных счетчика и счетчик, входы первого реверсивного счетчика  вл ютс  соответст1эенно первым и вторым входами блока управлеЕ1и , третьим входом которого  вл етс  вход счетчика,выход которого подключен к первым входам первого и второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого объединены соответственно с первым и вторым входами пер вого элемента ИЛИ и подключены соответственно к первому и второму выходам второго реверсивного счетчика которые  вл ютс  соответственно первым и вторым выходами блока управлени , третьим выходом которого  вл ютс  разр дные выходы второго реверсивного счетчика, первый и второй выходы первого реверсивного счетчика соединены с первыми входами второго и третьего элементов ИЛИ, вторые входы которых подключены соответственно к выходам первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены с соответствующими входами второго реверсивного счетчика, выход первого элемента ИЛИ соединен с входом установки нул  счетчика.In addition, the control unit contains a trigger, two AND elements, three OR elements, two reversible counters and a counter, the inputs of the first reversible counter are respectively the first and second inputs of the control unit, the third input of which is the counter input, the output of which is connected to the first inputs the first and second elements are And, the second inputs of which are connected respectively to the first and second outputs of the trigger, the first and second inputs of which are combined respectively with the first and second inputs of the first OR element and Here, respectively, to the first and second outputs of the second reversible counter, which are respectively the first and second outputs of the control unit, the third output of which are the bit outputs of the second reversible counter, the first and second outputs of the first reversing counter, are connected to the first inputs of the second and third OR elements, the second inputs of which are connected respectively to the outputs of the first and second elements AND, the outputs of the second and third elements OR are connected to the corresponding inputs of the second reversible About the counter, the output of the first element OR is connected to the input of the zero setting of the counter.

На фиг.1 изображено предлагаемое устройство; на фиг.2 - схема блока преобразовани  сигнал-частота; на фиг.З - схема блока управлени .Figure 1 shows the proposed device; Fig. 2 is a block diagram of a signal-frequency conversion unit; FIG. 3 is a control block diagram.

Первый вход устройства соединен с входом регистра 1 сдвига, выход каждой  чейки регистра сдвига, кроме последней, соединен с входом следующей  чейки, последние п разр дов каждой  чейки через коммутаторы 2 соединены с соответствующими входами мультиплексора 3, причем . где - число разр дов между входом регистра 1 и выходом  чейки с номером к; NV;. - число разр дов между входом, регистра 1 и выходом предыдущей  чейки , где п, число разр дов  чейки с номером к, соединенных с коммутатором; п,. число разр дов предыдущей  чейки регистра 1, соединенных с коммутатором .The first input of the device is connected to the input of the shift register 1, the output of each cell of the shift register, except the last one, is connected to the input of the next cell, the last n bits of each cell are connected via switches 2 to the corresponding inputs of multiplexer 3, and. where is the number of bits between the input of register 1 and the output of the cell with the number k; NV ;. - the number of bits between the input, register 1 and the output of the previous cell, where n, the number of bits of the cell with the number k, connected to the switch; P,. the number of bits of the previous register cell 1 connected to the switch.

Выход мультиплексора 3 соединен с входом преобразовател  4 сигнал-частота и входом регистра 5 сдвига, выход которого соединен с другим входом преобразовател  4. Третий вход преобразовател  4 подключен к втором входу устройства, выходы преобразовател  4 через блок 6 управлени  подключены к счетным входам реверсивного счетчика 7, третий выход блока 6 соединен с управл ющими входами коммутаторов 2, и входом арифметического блока 12, выход последнего разр да из группы младших разр дов 8 соединен со счетным входом группы старших разр дов 9 реверсивного счетчика 7.The output of the multiplexer 3 is connected to the input of the signal-frequency converter 4 and the input of the shift register 5, the output of which is connected to another input of the converter 4. The third input of the converter 4 is connected to the second input of the device, the outputs of the converter 4 through the control unit 6 are connected to the counting inputs of the reversible counter 7 , the third output of block 6 is connected to the control inputs of the switches 2, and the input of the arithmetic unit 12, the output of the last bit from the group of lower bits 8 is connected to the counting input of the group of high bits 9 reverse 7 counter.

Выходы группы младших разр дов соединены с управл ющими входами делител  10 частоты и входами арифметического- устройства. Вход делител  10 соединен с выходом тактового генератора 11, а выход - с управл ющими входами регистров 1 и 5 и входом блока 6. Выходы старших разр дов 9 соединены с управл ющими входами мультиплексора 3 и входами арифметического блока 12.The outputs of the group of lower-order bits are connected to the control inputs of the frequency divider 10 and the inputs of the arithmetic unit. The input of the divider 10 is connected to the output of the clock generator 11, and the output to the control inputs of registers 1 and 5 and the input of block 6. The outputs of the higher bits 9 are connected to the control inputs of the multiplexer 3 and the inputs of the arithmetic unit 12.

Преобразователь 4 содержит элемент 13 исключающий ИЛИ, инверторы 14 и элементы 15 И. В блоке управлени  используютс  реверсивные счетчики 16 и 17, счетчик 18, элементы 19 и 20 И, элементы 21-23 ИЛИ и триггер 24.Converter 4 contains an exclusive OR element 13, inverters 14 and elements 15 I. Reversible counters 16 and 17, counter 18, elements 19 and 20 AND, elements 21-23 OR and trigger 24 are used in the control unit.

Устройство работает следующим образом.The device works as follows.

На входы регистра 1 и преобразовател  4 подаютс  соответственно опорный и исходный сигналы, при этом на выходах преобразовател  4 формируютс  сигналы, частоты которых пропорциональны значени х взаимокоррел ционной функции опорного и исходного сигналов в двух дочках, соответствующих двуг-л малс5тличак1щимс  значени м задержк -- -гжорног - сигнала.The inputs of register 1 and converter 4 are supplied respectively to the reference and source signals, while the outputs of converter 4 generate signals whose frequencies are proportional to the values of the mutual correlation function of the reference and source signals in two children, corresponding to two-fold delay values - - gzhornog - signal.

Разность час:тот эт;-;х сигналов определ ет направление движени  к точке максимума коррелкционной функции и равна нулю, когда задержка опорного сигнала соответствует этому максимуму и, следовательно, временному сдвигу опорного и исходного сигнало При рассогласовании сигналы с преобразовател  4 через блок 6 поступают на реверсивный счетчик 7, вызыва изменение частоты на выходе делител  10. После смены коэффициента делени  блок б в течение Mj тактов запрещает прохождение сигналов с преобразовател  4 на реверсивный счетчик 7. Сигналы с блока 6 поступают на управление коммутаторами 2, производ  в течение N тактов с помощью коммутации отводов п соответствующих  чейках регистра 1 компенсацию временного рассогласовани  возникающего в результате смены тактовой частоты.The difference hour: one floor; -; x signals determines the direction of movement to the maximum point of the correlation function and is equal to zero when the delay of the reference signal corresponds to this maximum and, therefore, the time shift of the reference and original signals. When there is a mismatch, signals from converter 4 are received through block 6 on the reversible counter 7, causing a change in the frequency at the output of the divider 10. After changing the division factor, the block b during the Mj cycles prohibits the passage of signals from the converter 4 to the reversible counter 7. Signals from the block 6 arrive at the control of the switches 2, producing within N clock cycles by switching off taps in the corresponding cells of register 1, compensating for the time error resulting from the change of the clock frequency.

Преобразователь 4 функционирует в соответствии - с таблицей истинностиConverter 4 functions in accordance with the truth table.

Так например, если N 1000, а период тактовой частоты F (на выходе делител  10) мен етс  от 1 до 2 МКС с дискретом 0,1 мкс, при смене периода следовани  тактовой частоты с 1 на 1,1 МКС врем  задержки между опорным и исходным сигналами за каждые 10 тактов увеличиваетс  на один дискрет до тех пор, пока с момента переключени  коэффициента делени  делител  10 (изменение F ) не пройдет число тактов, равное номеру разр да регистра, с которого снимаетс  опорный сигнал. Дл  компенсации этого временного смещени  через каждые 10 тактов блок 6 производит переключение отвода регистра 1 . с помощью Koi wiyTaTopOB 2.So, for example, if N is 1000, and the period of the clock frequency F (at the output of divider 10) changes from 1 to 2 MKS with a discretization of 0.1 µs, when changing the period of the clock frequency from 1 to 1.1 MKS, the delay time between the reference and for each 10 clock cycles, the source signals are increased by one increment until the number of clock cycles equal to the number of the register register from which the reference signal is removed goes from the moment of switching the division factor of divider 10 (change F). To compensate for this time offset, every 10 clock cycles, block 6 switches the tap of register 1. using Koi wiyTaTopOB 2.

Если все младшие разр ды 8 оказываютс  заполненными,следующий импульс с преобразовател  4,прощедший блок б, сбрас ывает младшие разр ды и измен ет на единицу состо ние старших разр дов 9. Это, в свою очередь, приводит к тому, что коэффициентделени  делител  10 измен етс  с максимального на минимальный., С помощью мультиплексора 3 включаетс  следующа   чейка регистра 1, и число включенных разр дов увеличиваетс  таким образом в два раза.If all the low-order bits 8 are filled, the next pulse from the converter 4, which has passed the block b, resets the low-order bits and changes the state of the high-end bits 9 by one. This, in turn, causes the division factor of 10 changes from maximum to minimum. With multiplexer 3, the next register cell 1 is turned on, and the number of bits included is thus doubled.

Блок б вновь включаетс  в режим компенсации временного рассогласовани . Если продолжаетс  движениеBlock b is again included in the time error compensation mode. If the movement continues

к экстремуму в том же направлении (слева направо), процесс повтор етс . Если движение происходит в обратном направлении (справа налево), пос-левовательность событий измен етс .to extremum in the same direction (from left to right), the process is repeated. If the movement occurs in the opposite direction (from right to left), the sequence of events changes.

Работа блока б заключаетс  в следующем . С преобразовател  4 поступают импульсы на входы буферного реверсивного счетчика, на выходе которого по вл етс  импульс переноса, если число импульсов, поступающих на вход The operation of block b is as follows. Transducer 4 receives pulses at the inputs of a buffer reversible counter, at the output of which a transfer pulse appears, if the number of pulses arriving at the input

0 сложени  , превышает- число импульсов, поступающих на вход вычитани , на заданную величину. Аналогично на другом выходе по вл етс  импульс заема , если число импульсов на входе 0 addition, exceeds the number of pulses arriving at the input of the subtraction, by a specified value. Similarly, a loan pulse appears at the other output, if the number of pulses at the input

5 вычитани  больше числа импульсов на входе сложени  на такую же величину. Через элементы 21 и 22 HJJH импульсы с выходов буферного реверсивного счетчика поступают на входы реверсив0 ного счетчика управлени , состо ние разр дов которого обеспечивает управление коммутаторами 2,осуществл ющими коммута.цию нужного отвода  чеек регистра 1. При по влении импульса на одном из выходов (,не менее п 5 subtracts more than the number of pulses at the input of the addition by the same amount. Through elements 21 and 22 HJJH, the pulses from the outputs of the buffer reversible counter are fed to the inputs of the reversible control counter, the state of the bits of which provides control of the switches 2 that carry out the switching of the required registers of the cells 1. When pulse occurs at one of the outputs ( no less than n

5 или не бопее 0) реверсивного счетчика управлени  осуществл етс  соответствующее воздействие на младшие разр ды счетчика 8, привод щее к изменению тактовой частоты F.5 or no more), the reversible control counter performs a corresponding impact on the lower bits of the counter 8, leading to a change in the clock frequency F.

Одновре0Once

менно с этим через элемент 23 ИЛИ производитс  сброс счетчика , который на шнает отсчитывать ы тактов частоты Гд , при этом на его выходе последовательно через m тактов по5  вл етс  N./m импульсов.Together with this, through the OR element 23, the counter is reset, which counts the s clock cycles of frequency Gd at the same time, while at its output successively after m clock cycles with p5 it is N./m pulses.

Поскол;,у одновременно со сбросом счетчика производитс  установка триггера, который комглутирует из элементов И, импульсы с выхода счетчика N./т поступают через As soon as the counter is reset, a trigger is set up, which commits from the elements AND, the pulses from the output of the counter N./t come through

0 эту схему на реверсивные счетчик управлени , производ  отсчет импульсов в направлении, противоположном тому, которое вызвало перед этим по вление выходного импульса 0 this circuit to the reversible control counter, producing a pulse count in the direction opposite to that which caused the appearance of the output pulse

5 ( т.е. если на выходе по вл етс  импульс по достижении числа п , вычитаетс  импульсов, и наоборот, если импульс на выходе по вл етс  по достижении нул -импульс заема, 5 (i.e., if a pulse appears at the output upon reaching the number n, the pulses are subtracted, and vice versa, if the output pulse appears at zero, the borrowing pulse,

0 производитс  добавление импульсов ) . Благодар  этому производитс  компенсаци  изменени  временного масштаба.0 pulses are added). Due to this, compensation of the time scale is made.

Врем  задержки исходного сигнала Delay time of the original signal

5 относительно опорного вычисл етс  -, арифметическим блоком по 5 with respect to the reference is calculated by, the arithmetic unit of

( п,)т(n,) t

6060

где N. - число разр дов, в к  чейкахwhere N. is the number of bits in k cells

регистра 1;register 1;

Claims (2)

к - число, записанное в старших разр дах 9; m - коэффициент делени  делит л  10 (определ етс  по числу, записанному ших разр дах 8); F - частота тактового генера .тора 11; ПК - номер коммутируемогоотво  чейки регистра 1, соотве ствует числу, поступающем с блока 6 на управл ющие входы коммутатора 2 и в арифметический блок 12. Дискрет, определ ющий точность измерени  времени, равен m /F и мен етс  в зависимости от изменени  пп . Изобретение позвол ет повысить точность измерени  времени задержки и увеличить быстродействие. Формула изобретени  Коррел ционное устройство дл  определени  задержки, содержащее первый регистр сдвига, информацион ный вход которого  вл етс  первым зходом устройства, тактовый генера тор, выход которого подключен к счетному входу делител  частотй, выход которого соединен с управл ю щими входами первого и второго регистров сдвига, преобразователь сигнал-частота, первый вход которо го  вл етс  вторым входом устройства , а второй вход объединен с входом второго регистра сдвигаи подключен к выходу мультиплексора, третий вход преобразовател  сигналчастота подключен к выходу второго регистра сдвига, реверсивный счетчик , выходы младших разр дов которо го подключены к соответствующим установочнымвходам делител  частот а выходь старших разр дов соединены с управл ющими входами мультиплё-ксо ра, отличающеес  тем,; что, .с целью повышени  быстродейстВИЯ и увеличени  точности измерени временной задержки, в него введены блок управлени , арифметический блок, коммутаторы по числу  чеек. первого регистра сдвига, входы каждого коммутатора соединены с соответствующими разр дньоми выходами со ответствующих  чеек первого регистра сдвига, выходы коммутаторов подключены к соответствующим входам мультиплексора, входы блока управлени  подключены соответственно к первому и второму выходам преобразовател  .сигнал-частота и выходу делител  частоты, первый и второй выходы блока управлени  подключены к соответствующим входам реверсивного счетчика, третий выход блока управлени  соединен с управл ющими входами коммутаторов и входом арифметического блока, другие входы которого подключены-соответственно к выходам младших и старших разр дов реверсивного счетчика. 2. Устройство по П.1, отличающвес   тем, что блок управлени  содержит триггер, два элемента И, три элемента ИЛИ, два реверсивных счетч-ика и счетчик, входы первого реверсивного счетчика  вл ютс  соответственно первым и вторым входами блока управлени , третьим входом которого  вл етс  вход счетчика, выход которого подключен к первым входам первого и второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого объединены соответственно с первым и вторым входами первого элемента ИЛИ и подключены соответственно к первому и второму выходам второго реверсивного счетчика, которые  вл ютс  соответственно первым и вторым выходами блока управлени , третьим выходом которого  вл ютс  разр дные выходы второго реверсивного счетчика , первый и второй выходы первого реверсивного счетчика соединены с первыми входами второго и третьего элементов ИЛИ, вторые входы которых подключены соответственно к выходам первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены с соответствующими входами второго реверсивного счетчика , выход первого элемента ИЛИ соединен с входом установки нул  счетчика . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 556450, кл. G 06 F 15/34, 1974. k is the number recorded in the high bits 9; m is the division factor divided by l 10 (determined by the number recorded in bits 8); F is the frequency of the clock generator .tor; 11; PC is the number of the switched register cell 1, corresponds to the number coming from unit 6 to the control inputs of switch 2 and to the arithmetic unit 12. The discrete that determines the accuracy of the time measurement is equal to m / F and varies depending on the change in p. The invention makes it possible to increase the accuracy of the measurement of the delay time and increase the speed. The invention of the Correlation device for determining the delay, containing the first shift register, whose information input is the first input of the device, the clock generator, the output of which is connected to the counting input of the frequency divider, the output of which is connected to the control inputs of the first and second shift registers , the signal-frequency converter, the first input of which is the second input of the device, and the second input is combined with the input of the second shift register and connected to the output of the multiplexer, the third input is converted The transponder signal frequency is connected to the output of the second shift register, a reversible counter, the outputs of the lower bits of which are connected to the corresponding installation inputs of the frequency divider and the output of the higher bits are connected to the control inputs of the multiplexer, different from that; that, with the aim of increasing speed and increasing the accuracy of measuring the time delay, a control block, an arithmetic unit, and switches according to the number of cells have been introduced into it. the first shift register, the inputs of each switch are connected to the corresponding bits of the outputs of the corresponding cells of the first shift register, the switch outputs are connected to the corresponding multiplexer inputs, the inputs of the control unit are connected to the first and second outputs of the signal-frequency converter and the output of the frequency divider, first and second, respectively the second outputs of the control unit are connected to the corresponding inputs of the reversible counter, the third output of the control unit is connected to the control inputs of the switches and the input of the arithmetic unit, the other inputs of which are connected, respectively, to the outputs of the lower and higher digits of the reversible counter. 2. The device according to claim 1, wherein the control unit comprises a trigger, two AND elements, three OR elements, two reversible counters and a counter, the inputs of the first reversible counter are respectively the first and second inputs of the control unit, the third input of which is the input of the counter, the output of which is connected to the first inputs of the first and second elements And, the second inputs of which are connected respectively to the first and second outputs of the trigger, the first and second inputs of which are combined respectively with the first and second inputs ne The first element and OR are connected respectively to the first and second outputs of the second reversible counter, which are respectively the first and second outputs of the control unit, the third output of which is the bit outputs of the second reversible counter, the first and second outputs of the first reversible counter are connected to the first inputs of the second and the third element OR, the second inputs of which are connected respectively to the outputs of the first and second elements AND, the outputs of the second and third elements OR are connected with the corresponding the inputs of the second reversible counter, the output of the first element OR is connected to the input of the zero setting of the counter. Sources of information taken into account during the examination 1. USSR author's certificate No. 556450, cl. G 06 F 15/34, 1974. 2.Авторское свидетельство СССР № 636617, кл. G 06 F 15/34, 1976.2. USSR author's certificate number 636617, cl. G 06 F 15/34, 1976. К коммутаторам 2To switches 2 Фиг.ЗFig.Z
SU792793398A 1979-07-09 1979-07-09 Correlation device for determining delay SU849226A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792793398A SU849226A1 (en) 1979-07-09 1979-07-09 Correlation device for determining delay

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792793398A SU849226A1 (en) 1979-07-09 1979-07-09 Correlation device for determining delay

Publications (1)

Publication Number Publication Date
SU849226A1 true SU849226A1 (en) 1981-07-23

Family

ID=20839399

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792793398A SU849226A1 (en) 1979-07-09 1979-07-09 Correlation device for determining delay

Country Status (1)

Country Link
SU (1) SU849226A1 (en)

Similar Documents

Publication Publication Date Title
SU849226A1 (en) Correlation device for determining delay
SU928353A1 (en) Digital frequency multiplier
SU883914A1 (en) Correlation device for determination of delay time
SU901905A1 (en) Speed ratio meter
SU1613998A1 (en) Apparatus for measuring daily rate of time piece
SU798831A1 (en) Frequency multiplier
SU550590A1 (en) Device for determining the ratio of the two pulse frequencies
SU905871A1 (en) Digital decimal meter of pulse mean frequency
SU989487A1 (en) Digital phase meter
SU661249A1 (en) Digital level meter
SU1045155A1 (en) Digital phase meter
SU961118A2 (en) Digital double-phase shaper of sine signals
SU1105826A1 (en) Digital infralow-frequency phase/frequency meter
SU636617A1 (en) Correlation device for determining time delay
SU746397A1 (en) Time interval meter
SU1057878A1 (en) Infra low-frequency phase meter
SU1024846A1 (en) Rotation speed digital meter
SU1425635A1 (en) Programmable multifunction a-d interface
SU705371A1 (en) Digital phase meter
SU982014A1 (en) Adaptive computer of mathematical expectation estimate
SU655984A1 (en) Low frequency digital meter
SU690341A1 (en) Device for measuring shaft power and acceleration
SU368553A1 (en) OPTIMIZER OF THE OPERATING MODE OF INTEGRATING
SU1114966A1 (en) Digital device for measuring frequency
SU1219983A1 (en) Self-compensating phase-meter