RU2102836C1 - Способ демодуляции дискретных сигналов и устройство для его осуществления - Google Patents

Abstract

Использование: в области электросвязи и в системах передачи дискретных сообщений по каналам связи с рассеянием энергии принимаемых с сигналов по времени и по частоте. Сущность изобретения: в способе демодуляции выделяют тактовый сигнал в котором измеряют импульсную реакцию канала, формируют комбинации посылок ожидаемого сигнала, регистрируют знак посылки, перед регистрацией знака посылки вычитают из принимаемого сигнала комбинации посылок ожидаемого сигнала, полученные сигналы возводят в квадрат и интегрируют, полученные сигналы суммируют с опорными, определяют минимальный суммарный сигнал и для каждого последующего тактового интервала демодуляции сигналов в качестве опорного используют суммарные сигналы, которые соответствуют вынесенному на предыдущем тактовом интервале решению. Устройство содержит блок преобразования входного сигнала 1, сумматор 2, дискриминатор 7 уровня сигнала, регистр сдвига 8, счетчик 10, блоки обработки сигнала 2, блоки памяти 4, 6, коммутатор 5 и выходной блок 9. 2 с.п. ф-лы и 11 ил., 1 табл.

Description

Изобретение относится к электросвязи и может использоваться в системах передачи дискретных сообщений по каналам связи с рассеянием энергии принимаемых сигналов по времени и по частоте.

Известен способ демодуляции дискретных сигналов, при котором выделяют тактовый интервал демодуляции сигналов, на каждом тактовом интервале демодуляции сигналов измеряют импульсную реакцию канала, формируют сигнал предыскажения, определяют разностный сигнал путем вычитания из принимаемого сигнала сигнала предыскажения, регистрируют знак посылки [1]
Однако известный способ не обладает достаточной помехоустойчивостью.

Известно также устройство для демодуляции дискретных сигналов, содержащее блок измерения импульсной реакции канала связи, соответствующие выходы которого соединены с входами первого и второго блоков формирования сигналов, дискриминатор уровня сигналов, соответствующий вход которого соединен с выходом интегратора каждого вычислительного блока, первый вход блока вычитания которого соединен с соответствующим выходом второго блока формирования сигналов [2]
Однако известное устройство не обладает достаточной помехоустойчивостью.

Наиболее близким по технической сущности к заявляемому способу является способ демодуляции дискретных сигналов, при котором выделяют тактовый интервал демодуляции, на каждом тактовое интервале демодуляции измеряют импульсную реакцию канала, формируют комбинации посылок ожидаемого сигнала, формируют сигнал предыскажения, определяют разностный сигнал путем вычитания из принимаемого сигнала сигнала предыскажения, сравнивают разностный сигнал с комбинациями посылок ожидаемого сигнала, выделяют комбинацию посылок ожидаемого сигнала, которая совпадает с разностным сигналом и знак первой посылки которой регистрируют [3]
Наиболее близким по технической сущности к заявляемому устройству является устройство для демодуляции дискретных сигналов, содержащее перемножители, выходы которых соединены через сумматоры с входами вычитающих блоков, первый дополнительный сумматор, блок оценки импульсной реакции и линию задержки, вход которой соединен с выходом блока преобразования входного сигнала, второй дополнительный сумматор, выход которого соединен с входом дискриминатора уровня сигнала, регистр сдвига, выходы которого соединены с первыми входами одних перемножителей, реле, ключ, счетчик, выходы которого соединены с первыми входами других перемножителей, вторые входы которых соединены с вторыми входами одних перемножителей и выходами блока оценки импульсной реакции, вход которого соединен с одним выходом линии задержки, другие выходы которой соединены с дополнительными входами соответствующих вычитающих блоков, выходы которых через первый дополнительный сумматор соединены с входом второго дополнительного сумматора, причем выход дискриминатора уровня сигнала соединен с первым входом ключа, выход которого через реле соединен с входом регистра сдвига, а соответствующий выход счетчика соединен с вторым входом ключа [4]
Известные способ и устройство требуют больших вычислительных затрат, что ограничивает их быстродействие и уменьшает объем принимаемой информации.

Цель изобретения увеличение объема принимаемой информации при сохранении высокой достоверности приема.

Поставленная цель достигается тем, что при способе демодуляции дискретных сигналов выделяют тактовый интервал демодуляции сигналов, на каждом тактовом интервале демодуляции сигналов измеряют импульсную реакцию канала, формируют комбинации посылок ожидаемого сигнала, вычитают из принимаемого сигнала комбинации посылок ожидаемого сигнала, полученные сигналы возводят в квадрат и интегрируют, полученные сигналы суммируют с опорными, определяют минимальный суммарный сигнал, регистрируют знак посылки, причем для каждого последующего тактового интервала демодуляции сигналов в качестве опорных используют суммарные сигналы, которые соответствуют вынесенному на предыдущем такте демодуляции сигналов решению.

Устройство для демодуляции дискретных сигналов, содержащее блок преобразования входного сигнала, сумматор, дискриминатор уровня сигнала, регистр сдвига и счетчик, причем выход сумматора соединен с входом дискриминатора уровня сигнала, введены блоки обработки сигналов, первый и второй блоки памяти, коммутатор и выходной блок, причем выходы блока преобразования соединены с входами блоков обработки сигналов, выходы которых подключены к первым входам сумматора, второй вход которого соединен с выходом второго блока памяти, входы которого подключены к выходам коммутатора, первые входы которого соединены с выходами первого блока памяти, вход которого соединен с входом дискриминатора уровня сигнала, выход которого подключен к входу регистра сдвига, первый выход которого соединен с вторым входом коммутатора, а второй выход регистра сдвига подключен к входу выходного блока, вторые выходы блока преобразования входного сигнала и блоков обработки сигналов соединены с соответствующими входами счетчика, выходы которого подключены к управляющим входам блока преобразования входного сигнала, блоков обработки сигналов, второго блока памяти, коммутатора, первого блока памяти, дискриминатора уровня сигнала, регистра сдвига и выходного блока.

Анализ прототипа показал, что промежуточный результат обработки на текущем такте заново получается при обработке на следующем такте. Следовательно, можно указанный промежуточный результат сохранить для использования на следующем такте обработки, а не получать его заново. В заявляемых способе и устройстве для сохранения промежуточного результата до следующего такта обработки служат опорные сигналы (блоки памяти). Именно наличие в заявляемых объектах опорных сигналов (блоков памяти) обеспечивает уменьшение сложности обработки на каждом такте, что позволяет повысить скорость передачи и увеличить объем принимаемой информации. Из сказанного следует, что заявляемые способ и устройство связаны между собой единым изобретательским замыслом.

Сравнение заявляемых технических решений с прототипом позволило установить соответствие их критерию "новизна". При изучении других известных технических решений в данной области техники признаки, отличающие заявляемые изобретения от прототипа, не были выявлены и потому они обеспечивают заявляемому техническому решению соответствие критерию "существенные отличия".

На фиг. 1 приведена древовидная диаграмма, поясняющая сущность заявляемого способа. На фиг. 2 приведены временные диаграммы, поясняющие процессы выделения тактового интервала демодуляции и измерения импульсной реакции канала. На фиг. 3 приведена структурная электрическая схема устройства, реализующего заявляемый способ. На фиг. 4 приведена принципиальная электрическая схема блоков 3 8, 10 устройства, реализующего заявляемый способ. На фиг. 5 приведена структурная электрическая схема блока 2 устройства, реализующего заявляемый способ. На фиг. 6 приведена принципиальная электрическая схема блока 14 устройства, реализующего заявляемый способ. На фиг. 7 приведена принципиальная электрическая схема блоков 11 13 устройства, реализующего заявляемый способ. На фиг. 8 приведена структурная электрическая схема блока 1 устройства, реализующего заявляемый способ. На фиг. 9 приведена принципиальная электрическая схема блока 9. На фиг. 10 приведены временные диаграммы сигналов в устройстве, реализующем заявляемый способ. На фиг. 11 приведены временные диаграммы управляющих сигналов в устройстве, реализующем заявляемый способ.

Рассмотрим сущность заявляемого способа.

Будем считать, что при передаче по каналу используется m-ая манипуляция. Пусть A_l символ, переданный в момент времени t=lT (V=1/T скорость манипуляции, l целое), A_l принимает одно из значений a₀, a₁,a_m-1. Равенство A_l=a_i означает, что i-е значение передано в l-й момент времени.

Пусть далее S_i сигнал, соответствующий a_i, тогда, если A_l a_i, то передается сигнал:
S_l(t-lT)=S_i(t-lT) (1)
Полный переданный сигнал может быть записан как

В формуле (2) S(t) комплексная огибающая (низкочастотный эквивалент) аналитического сигнала S $\genfrac{}{}{0ex}{}{\text{t}}{\text{n}}$ (t) (полосового) на выходе модулятора, т.е.

где ω_o= 2πf_o несущая частота сигнала, при этом реальный сигнал S_n(t) на выходе модулятора определяется выражением:

где Re [λ] действительная часть l.

Для m-ной амплитудно-фазовой манипуляции
S_i(t)=a_i•V(t), i=0,1,m-1, (5)
где a_i комплексные числа, в частности, при фазовой манипуляции

, а для амплитудной манипуляции a_i действительные числа, V(t)
огибающая посылки (функция, формирующая спектр).

Обозначим импульсную характеристику канала (низкочастотный эквивалент) через h(t)=h^c(t)+jh^s(t), где h^c(t) и h^s(t) - квадратурные компоненты.

Комбинация посылок ожидаемого сигнала на выходе канала определяется выражением

Функция g(t)= g^c(t)+jg^s(t) (низкочастотный эквивалент) является импульсной реакцией канала и модулятора. Именно g(t) измеряется в процессе обработки. Полагаем, что g(t) отлична от нуля для Q≤t<(Q+1)T (Q целое), M=Q+1.

Часть сигнала Z(t) в l-м интервале времени равна

Принятый сигнал в том же интервале времени равен:
X_l(t) = Z_l(t)+ζ_l(t), (9)
где ζ_l(t) l-й отрезок реализации гауссовского белого шума.

Последовательность операций при способе демодуляции по прототипу (а.с. 832763) соответствует алгоритму приема в целом с поэлементным принятием решения, который записывается в виде [5,с.143]

т. е. из последовательности

, минимизирующей евклидово расстояние (метрику) на n-м интервале анализа T $\genfrac{}{}{0ex}{}{\text{(n)}}{\text{a}}$ = [nT,(n+Q+1)T] между разностным сигналом

и комбинацией посылок ожидаемого сигнала

, в качестве решения на n-м такте выбирается значение

первой посылки в последовательности

Обозначим евклидову метрику пути A₁, A_n через

Тогда алгоритм (10) можно записать в виде:

Величина

не зависит от

, на результат сравнения в (12) не влияет и может быть поэтому из (12) исключена. Тогда алгоритм обработки принимает следующий вид:

Решение

в алгоритме (13) выносится на основе сравнения метрик путей, имеющих общую часть в виде последовательности ранее зарегистрированных решений

.

Метрики

могут быть вычислены рекуррентным способом:

где

Из (14) и (15) следует: если на предыдущем такте обработки для определения

были вычислены и сравнивались по формуле (13) m^Q+1 величин R_n+Q

, A_n-1, A_n+Q-1, то при вычислении m^Q+1 величин R_n+Q+1 (

, A_n,A_n+Q, необходимых для определения

на текущем такте обработки, можно использовать те m^Q величин R_n+Q

, A_n, A_n+Q-1, вычисленных на предыдущем такте обработки, для которых

.

При реализации алгоритма (13)-(15) на каждом такте обработки должны выполняться следующие операции:
1) вычисление m^Q+1 величин ΔR_n+q+1 (A_n, A_n+q) по формуле (15);
2) вычисление по формуле (14) m^Q+1 величин R_n+Q+1 (

,A_n,A_n+Q) путем сложения m^Q+1 полученных величин ΔR_n+Q+1(A_n,A_n+Q) с m^Q соответствующими значениями R_n+Q(

, A_n, A_n+Q-1, вычисленными на предыдущем такте обработки (суммируются значения, соответствующие одной и той же последовательности (A_n, A_n+q));
3) определение

по формуле (13) с использованием полученных суммарных значений;
4) сохранение для использования на следующем такте обработки m^Q величин R_n+Q+1(

, A_n+Q).

На начальном такте обработки (или на первом такте пакета при пакетной передаче) m^Q начальных значений метрики R_o должны быть одинаковыми (практически удобно выбирать их равными нулю).

Последовательность выполняемых в алгоритме (13)-(15) операций поясним с помощью древовидной диаграммы на фиг.1,а, построенной для случая m=2, Q=2= M-1 (диаграмма отражает всевозможные пути и их метрики, ветвление вверх соответствует A_k=1, ветвление вниз A_k -1, в каждом узле дерева хранится метрика пути, ведущего в данный узел).

В момент (n+M)T сравниваются 2^Q+1=8 накопленных значений метрики в узлах, обозначенных цифрами 1-8. Если наименьшее значение метрики оказывается в узле из верхней группы 2^Q узлов (узлы с номерами 1-4), то принимается решение, что на интервале t∈ [nT, (n+1)T] передавалось

1. В этом случае для продолжения выбирается 2^Q путей, которые на n-й позиции имеют A_n=

т.е. верхняя группа путей, заканчивающаяся в узлах с номерами 1-4.

Таким образом, в момент (n+M)T сравниваются 8 метрик путей R_n+Q+1 (

A_n, A_n+1, A_n+2), выбирается один путь с минимальной метрикой

принимается

и для продолжения выбираются 4 пути, у которых A_n=

К моменту (n+M+1)T вычисляются 2^Q+1=8 величин ΔR_n+Q+2 (A_n+1,A_n+3), которые являются метриками ребер, продолжающих "выжившие" на предыдущем такте обработки пути (на диаграмме фиг.1а названные ребра находятся в интервале t∈ [(n+M)T, (n+M+1)T]).

Каждое из ребер заканчивается в момент (n+M+1)T в одном из восьми узлов, причем метрика узла вычисляется путем суммирования метрики ребра и метрики узла, из которого выходит рассматриваемое ребро. Далее процесс повторяется.

На фиг. 1,б приведена последовательность

зарегистрированных посылок, соответствующих движению по диаграмме фиг.1,а, показанному жирной линией.

Формула (15) была записана для случая обработки в непрерывном времени. Для использования обработки в дискретном времени полагаем характеристики полосового фильтра приемника такими, что при выборке принимаемого сигнала с частотой манипуляции обеспечивается независимость шумовых отсчетов. При этом каждый из отрезков X_l(t) реализации принимаемого сигнала будет представлен единственной комплексной выборкой

Определяя

мы можем записать
X_l= Z_l+ ζ_l, (17)
где для l ≥Q+1
Z_l A_l•g₀ + A_l-1•g₁ +.+A_l-Q•g_Q.

При обработке в дискретном времени формула (15) записывается в виде:

а формула (10) приобретает следующий вид:

Возможности повышения скорости демодуляции в заявляемом способе по сравнению с прототипом обусловлены следующим:
а) в заявляемом способе исключены операции формирования сигнала предыскажения и разностного сигнала;
б ) в заявляемом способе комбинации посылок ожидаемого сигнала формируют не на всем интервале: T $\genfrac{}{}{0ex}{}{\text{(n)}}{\text{a}}$ [nT, (n+Q+1)T] (как в прототипе), а только на последнем тактовом интервале, т.е. при t∈ [(n+Q)T, (n+Q+1)T]
в) в заявляемом способе метрики ("расстояния") вычисляют не на всем интервале T $\genfrac{}{}{0ex}{}{\text{(n)}}{\text{a}}$ , а на интервале t∈ [(n+Q)T, (n+Q+1)T]
В заявляемом способе появляются новые операции, но как показано ниже, по сравнению со способом-прототипом достигается значительная экономия вычислительных затрат.

Так как близким аналогом заявляемого способа является алгоритм Витерби [6] целесообразно сопоставить выполняемые операции в заявляемом способе и в алгоритме Витерби. Алгоритм Витерби, если его рассматривать с помощью древовидной диаграммы (фиг.1,а), должен попарно сравнивать метрики в узлах 1 и 5, 2 и 6, 3 и 7, 4 и 8 и выбирать из каждой пары по одному пути для продолжения. Кроме того, в алгоритме Витерби необходимо хранить "выжившие" пути на глубину более 5-10 м. На этой глубине регистрируется информационный символ, соответствующий "выжившему" пути с минимальной метрикой. Ниже показано, что в заявляемом способе по сравнению с алгоритмом Витерби достигается экономия вычислительных затрат.

К числу аналогов заявляемого способа относится алгоритм, описанный в [7] и обеспечивающий оптимальный поэлементный прием. Платой за оптимальность обработки в этом способе являются большие по сравнению с заявляемым способом вычислительные затраты.

Известен способ демодуляции в каналах с памятью (а.с. 930696), в котором с целью упрощения процесса обработки сокращено число операций определения корреляции и суммирования. Однако в указанном способе упрощение процесса обработки достигается за счет уменьшения числа сравниваемых гипотез, что ведет к потере помехоустойчивости.

Заявляемый способ обеспечивает существенную экономию вычислительных затрат без снижения помехоустойчивости.

Рассмотрим подробнее отдельные операции, входящие в заявляемый способ. Операции "выделяют тактовый интервал демодуляции" и "на каждом тактовом интервале демодуляции измеряют импульсную реакцию канала" входят в ограничительную часть формулы изобретения и являются известными. Они относятся к числу существенных признаков, так как при их отсутствии реализация заявляемого способа невозможна. Указанные признаки выражены обобщенными понятиями, так как их реализация неоднозначна, а выбор того или иного способа реализации названных признаков не влияет на возможность достижения положительного эффекта. Рассматриваемые операции могут быть реализованы в соответствии с а.с.N 336823, 780211, 1042193, 1092736, 1297240 (измерение реакции) 1450123 (синхронизация). Наиболее просто указанные операции реализуются при наличии в передаваемом сигнале защитного интервала с испытательным импульсом (см. фиг. 2,а). Защитный интервал с испытательным импульсом и рабочий пакет образуют цикл в передаваемом сигнале, длительность цикла равна Т_ц. Защитный интервал и испытательный импульс являются в отличие от рабочего пакета детерминированной частью цикла, не изменяются от цикла к циклу, форма испытательного импульса совпадает с формой рабочей посылки, а ширина защитного интервала выбрана так, чтобы отклик канала на испытательный импульс не перекрывался с откликами на рабочие посылки. Защитный интервал с испытательным импульсом образуют периодическую (с периодом Т_ц) часть передаваемого сигнала, которая выделяется на приеме. Тактовая частота кратна цикловой частоте, а параметры канала связи не успевают существенно измениться на протяжении нескольких циклов поэтому, периодическая часть принимаемого сигнала представляет собой реакцию канала связи на испытательный импульс. Частота повторения периодической части (цикловая частота) задает частоту тактового генератора на приеме. Таким образом, выделив периодическую часть из принимаемого сигнала мы получаем: 1) импульсную реакцию канала связи; 2) цикловую частоту, которая с помощью системы фазовой автоподстройки частоты (ФАПЧ) задает частоту тактового генератора приемного устройства.

Следует подчеркнуть, что под передаваемым сигналом понимается сигнал на входе модулятора передающего устройства, а под принимаемым сигналом понимается сигнал на выходе квадратурного расщепителя приемного устройства. Постоянная расстройка частот генератора несущей частоты в модуляторе передающего устройства и опорного генератора в квадратурном расщепителе приемного устройства компенсируются системой автоподстройки частоты опорного генератора (АПЧГ) квадратурного расщепителя. Небольшие расхождения частот, обусловленные инерционностью системы АПЧГ при отслеживании доплеровского частотного сдвига в радиоканале, а также фазовые расхождения указанных генераторов ведут к изменению формы измеренной импульсной реакции канала связи и поэтому на качество демодуляции не влияют.

Рассмотрим, как осуществляется выделение периодической части в принимаемом сигнале (см. а.с. N 1469555). На фиг. 2,а показан передаваемый сигнал (рабочие пакеты показаны пунктиром, а через Т и Т_ц обозначены соответственно длительность тактового интервала и длительность цикла в передаваемом сигнале). На фиг. 2,б показаны отдельно испытательные импульсы, на фиг. 2,в медленно изменяющаяся реакция канала связи на испытательный импульс (g₀ и g₁ отсчеты импульсной реакции канала, Q 1). На фиг. 2, г и д показаны соответственно сетки тактовых и цикловых импульсов, создаваемые генератором приемного устройства (через Т' и

обозначены соответственно длительность тактового интервала демодуляции и длительность цикла в приемном устройстве). На фиг. 2, е приведен принимаемый сигнал, соответствующий передаваемому сигналу фиг. 2, а и каналу с реакцией фиг.2,в (шум отсутствует). В приемном устройстве принимаемый сигнал задерживается на время

и т. д. Затем сдвинутые друг относительно друга на время, кратное

, сигналы складываются. Суммарный сигнал представлен на фиг.2,ж). При сложении рабочих пакетов суммарный сигнал будет иметь малую величину, так как посылки в рабочих пакетах независимо и с равной вероятностью могут принимать как положительный, так и отрицательный знаки. При сложении откликов канала на испытательный импульс (периодическая часть принимаемого сигнала) суммарный сигнал представляет собой увеличенный в несколько раз отклик канала на испытательный импульс, причем при сложении имеет место снижение относительного уровня шумов вследствие независимости шумовых отсчетов.

Таким образом, суммарный сигнал, представленный на фиг.2,ж) представляет собой периодическую часть принимаемого сигнала (отклик канала связи на испытательный импульс, увеличенный в несколько раз). Теперь из суммарного сигнала можно выделить отсчеты q₀ и q₁ импульсной реакции (см. диаграмму фиг. 2, з) и импульсы, соответствующие началу цикла в принимаемом сигнале (см. диаграмму фиг.2,к). Технических трудностей такое выделение не вызывает, за подробностями аппаратурной реализации можно обратиться к а.с. N 1469555. Диаграмма фиг.2,и повторяет диаграмму фиг.2,д. На ней представлена сетка цикловых импульсов, задаваемая генератором приемного устройства. Небольшое расхождение цикловых частот на передаче и на приеме приведет к тому, что цикловые импульсы на диаграмме фиг. 2,к будут перемещаться относительно цикловых импульсов на диаграмме фиг. 2,и. В этом случае система ФАПЧ подстроит частоту генератора приемного устройства так, что частота и фаза цикловых импульсов на диаграммах фиг.2,к и фиг.2,и будут совпадать. Этим будет обеспечено точное равенство отрезков времени Т_ц и

(соответственно Т и Т'). Небольшое (меньше Т) постоянное смещение сетки тактовых импульсов на приеме (см. фиг. 2, г) относительно границ тактов (посылок) на передаче (см. фиг.2,а) ведет лишь к изменению формы измеренной импульсной реакции канала связи и поэтому на качество демодуляции не влияет.

Мы показали возможность выполнения двух операций заявляемого способа: "выделяют тактовый интервал демодуляции" и "на каждом тактовом интервале демодуляции измеряют импульсную реакцию канала". Результатом первой операции является тактовый интервал демодуляции Т', в точности равный тактовому интервалу Т на передаче. Результатом второй операции является сигнал измеренной импульсной реакции канала на одиночную посылку. Последовательность операций заявляемого способа, начиная со второй, выполняется за время Т' тактового интервала демодуляции. Если импульсная реакция канала успевает существенно измениться за время цикла Т_ц, то приходится уточнять (измерять) импульсную реакцию по рабочему пакету с учетом предыдущих решений демодулятора (см.а.с. N 336823, 780211, 1042193, 1092736, 1297240). Также уточнение осуществляется на каждом тактовом интервале демодуляции, поэтому в формулировке второй операции указано, что импульсная реакция измеряется на каждом тактовом интервале демодуляции.

Рассмотрим далее операцию "формируют комбинации посылок ожидаемого сигнала". Операция является известной. Суть ее заключается в следующем. На приемной стороне точно известны все возможные сочетания информационных посылок A_n, A_n+Q} которые могли быть переданы на n-м, (n+1)-м, (n+Q)-м тактовых интервалах (при m 2 все возможные комбинации передаваемых посылокA_n,A_n+Q} могут быть получены на выходе двоичного (Q+1)- разрядного счетчика). На приемной стороне известна также импульсная реакция g(t) канала связи на каждую отдельную передаваемую посылку A_k. Отклик канала на посылку A_k равен A_kg(t-kT) (при отсутствии шума). При условии, что на n-м, (n+1)-м, (n+Q)-м тактовых интервалах были переданы соответственно информационные посылки A_n, A_n+1, A_n+Q, ожидаемый сигнал на выходе канала (при отсутствии шума) на (n+Q)-м тактовом интервале демодуляции ( t∈ [(n+Q)T,(n+Q+1>T]) равен сумме откликов на посылки A_n, A_n+1, A_n+Q, т.е.

Для каждой комбинации A_n, A_n+Q информационных посылок, которая могла быть передана с n-го по (n+Q)-й тактовый интервал включительно, на приемной стороне может быть сформирован сигнал Z_n+Q(A_n, A_n+Q), который должен был бы присутствовать на входе приемного устройства на (Q+1)-м тактовом интервале демодуляции при условии, что в канале нет шума. Из формулы видно, что принимаемый на каждом тактовом интервале демодуляции сигнал зависит лишь от (Q+1) последних переданных информационных посылок. Это связано с тем, что отклик на каждую отдельную переданную посылку ограничен во времени (Q+1) тактовыми интервалами вследствие конечной длины импульсной реакции канала. Сигнал Z_n+Q(A_n, A_n+Q) представляет собой комбинацию откликов канала на отдельные посылки (комбинацию посылок ожидаемого сигнала).

Таким образом, все комбинации посылок ожидаемого сигнала Z_n+Q(A_n, A_n+Q) могут быть сформированы при использовании формулы Z_n+Q(A_n, A_n+Q)=

A_kg(t-kT), которая в случае обработки в дискретном времени принимает вид:

отсчеты измеренной импульсной реакции канала). Очевидно, что для реализации данной формулы необходимы (Q+1) умножителей, (Q+1)-входовой сумматор и двоичный (при m 2) (Q+1)-разрядный счетчик, генерирующий на своих выходах по порядку все возможные комбинации A_n, A_n+Q} При этом 2^Q+1 комбинаций посылок ожидаемого сигнала будут формироваться в порядке поступления комбинацийA_n, A_n+Q} с выходов счетчика, а сама комбинацияA_n, A_n+Q} может быть интерпретирована, как записанный в двоичной форме номер формируемой комбинации посылок ожидаемого сигнала.

Мы рассмотрели возможный вариант реализации операции формирования комбинаций посылок ожидаемого сигнала. Ее результат 2^Q+1 (при m 2) сигналов Z_n+Q (A_n,A_n+Q) упорядоченных в соответствии с их номерамиA_n,A_n+Q}
Рассмотрим далее операции "вычитают из принимаемого сигнала комбинации посылок ожидаемого сигнала, полученные сигналы возводят в квадрат и интегрируют". Результатом указанных операций являются 2^Q+1 (при m 2) сигналов Δ R(A_n, A_n+Q) [X_n+Q-Z_n+Q(A_n, A_n+Q)]², упорядоченных в соответствии с их номерамиA_n, A_n+Q} При обработке в непрерывном времени

(см. также формулы (15) и 15').

Очевидно, что указанные операции могут быть реализованы вычитающим блоком и квадратором, к которым в случае обработки в непрерывном времени добавляется интегратор.

Следующая операция: "полученные сигналы суммируют с опорными". При выполнении данной операции используются 2^Q (при m 2) опорных сигнала (отсчета) R(

A_n, A_n+Q-1)=R(A_n, A_n+Q-1) (см. также формулу (14), которые должных храниться в памяти устройства обработки с предыдущего тактового интервала демодуляции. После включения питания или на первом тактовом интервале пакета (при пакетной передаче) указанные сигналы должны быть равны нулю. Сложение производится следующим образом: каждый из 2^Q (при m 2) опорных сигналов R(A_n, A_n+Q-1) должен быть сложен с сигналом Δ R(A_n, A_n+Q-1, A_n+Q=-1) и отдельно с сигналом D R(A_n, A_n+Q-1 A_n+Q=+1). Каждый из 2^Q опорных сигналов R(•) складывается с двумя соответствующими ему сигнала D R(•) и в результате получаются 2^Q+1 суммарных сигнала R(

A_n, A_n+Q) R(A_n, A_n+Q), упорядоченных в соответствии с их номерамиA_n, A_n+Q} Для реализации данной операции можно использовать сумматор, входы которого коммутируются мультиплексорами, управляемыми двоичным (при m 2) счетчиком. При этом для каждого опорного сигнала на первом входе сумматора на второй вход сумматора подаются поочередно два (при m 2) соответствующих сигнала Δ R(•), а с выхода сумматора снимаются поочередно два суммарных сигнала. Затем на первом входе сумматора выставляется следующий опорный сигнал и далее процесс повторяется. Всего на первом входе сумматора появляется 2^Q опорных сигналов, на втором входе сумматора 2^Q+1 сигналов D R(•), а с выхода снимается 2^Q+1 суммарных сигналов. Опорные сигналы на первом входе сумматора переключаются вдвое (при m 2) реже, чем сигналы D R(•) на втором входе, а скорость снятия суммарных сигналов с выхода сумматора совпадает со скоростью смены сигналов на его втором входе. Мультиплексор на втором входе сумматора управляется (Q+1) двоичными разрядами номераA_n,A_n+Q} а мультиплексор на первом входе сумматора управляется Q разрядами указанного номера, т.е. разрядамиA_n,A_n+Q-1} которые образуют номер опорного сигнала. Номер A_n,A_n+Q} управляющий коммутацией входов сумматора, может быть получен на выходах двоичного (Q+1) разрядного счетчика.

Рассмотрим далее операции: "определяют минимальный суммарный сигнал, регистрируют знак посылки". Данные операции состоят в следующем: определяется минимальный суммарный сигнал R( Α $\genfrac{}{}{0ex}{}{\text{*}}{\text{n}}$ ,...,A $\genfrac{}{}{0ex}{}{\text{*}}{\text{n+Q}}$ ), затем регистрируется и выдается получателю значение разряда Α $\genfrac{}{}{0ex}{}{\text{*}}{\text{n}}$ его номера. Полученное значение разряда представляет собой решение демодулятора, т.е.

Указанные операции могут быть реализованы с помощью дискриминатора минимума, двоичного (при m 2) (Q+1)-разрядного счетчика и D-триггера. На вход дискриминатора минимума в порядке, заданном работой счетчика, поступают один за другим суммарные сигналы, а на выходах счетчика присутствует номерA_n, A_n+Q} очередного суммарного сигнала R(A_n, A_n+Q). Если очередной суммарный сигнал окажется меньше всех предыдущих, то дискриминатор минимума выдаст на своем выходе импульс, которым разряд A_n номера данного суммарного сигнала перепишется с соответствующего выхода счетчика в D-триггер. После того, как на вход дискриминатора минимума пройдут все суммарные сигналы, D-триггер будет содержать разряд

номера минимального суммарного сигнала. Полученное значение разряда с выхода D-триггера выдается получателю.

Рассмотрим далее последнюю операцию способа: "для каждого последующего тактового интервала демодуляции сигналов в качестве опорных используют суммарные сигналы, которые соответствуют вынесенному на предыдущем тактовом интервале демодуляции решению". Для того, чтобы обработка на следующем тактовом интервале была возможна, необходимо сформировать и сохранить для использования на следующем тактовом интервале 2^Q (при m 2) опорных сигналов. Указанная операция осуществляется следующим образом: из 2^Q+1 суммарных сигналов R(A_n, A_n+Q) выбираются и сохраняются 2^Q сигналов

номер которых содержит в разряде A_n значение, совпадающее с зарегистрированным значением

Если разряд A_n является старшим разрядом номераA_n, A_n+Q} то необходимо запомнить первые 2^Q суммарных сигналов, если

-1, и вторые 2^Q суммарных сигналов, если

+1. Для реализации указанной операции необходимы коммутатор и блоки памяти.

Из сказанного выше следует, что заявляемый способ допускает как аппаратурную, так и программную реализацию. С учетом современных тенденций развития элементной базы, авторы считают, что заявляемый способ скорее всего будет реализован на одном из современных цифровых процессоров обработки сигналов [8] Скорость вычислений в современных процессорах обработки сигналов ограничена возможностями технологии их изготовления, а объем адресуемой внешней памяти у серийно выпускаемых моделей достигает сотен Гигабайт. В этих условиях преимущество заявляемого способа перед прототипом особенно важно в заявляемом способе уменьшено количество необходимых вычислений за счет роста используемого объема памяти.

Рассмотрим далее устройство, реализующее заявляемый способ. Его структурная, электрическая схема для случая m=Q=2 приведена на фиг.3. Устройство содержит блок 1 преобразования входного сигнала, блоки 2 обработки сигналов, сумматор 3, второй блок памяти 4, коммутатор 5, первый блок памяти 6, дискриминатор минимума 7, регистр сдвига 8, выходной блок 9, счетчик 10, причем выходы блока 1 преобразования входного сигнала соединены со входами блоков 2 обработки сигналов, выходы которых подключены к первым входам сумматора 3, второй вход которого соединен с выходом второго блока памяти 4, входы которого подключены к выходам коммутатора 5, первые входы которого соединены с выходами первого блока памяти 6, вход которого соединен со входом дискриминатора минимума 7, выход которого подключен ко входу регистра сдвига 8, первый выход которого соединен со вторым входом коммутатора 5, а второй выход регистра сдвига 8 подключен ко входу выходного блока 9, вторые выходы блока 1 преобразования входного сигнала и блоков 2 обработки сигналов соединены с соответствующими входами счетчика 10, выходы которого подключены к управляющим входам блока 1 преобразования входного сигнала, блоков 2 обработки сигналов, второго блока памяти 4, коммутатора 5, первого блока памяти 6, дискриминатора минимума 7, регистра сдвига 8 и выходного блока 9, выход сумматора 3 соединен со входом дискриминатора минимума 7.

В тексте описания использован термин "дискриминатор минимума", в то время как в описании устройства прототипа (а.с. N794767) аналогичный блок был назван менее конкретным термином "дискриминатор уровня сигнала". Необходимо отметить, что оба названия относятся к одному и тому же блоку и в пределах первичных материалов заявки имеют одинаковое значение. По мнению авторов, предпочтительнее более точный термин "дискриминатор минимума".

Способ осуществляется следующим образом. Сигнал с выхода канала связи поступает на вход блока 1, где он расщепляется на несколько компонент и с выходов блока 1 по линиям C1-Cn поступает на входы блоков 2. Все блоки 2 абсолютно одинаковы и взаимозаменяемы. В блоке 2 измеряется соответствующая компонента импульсной реакции канала, формируются комбинации посылок ожидаемого сигнала, вычитаются из соответствующей компоненты принимаемого сигнала, полученные сигналы возводятся в квадрат и (при обработке в непрерывном времени) интегрируются. С выходов блоков 2 сигналы ΔR(•) каждой компоненты поступают по линиям a1-an на первые входы сумматора 3, на второй вход которого поступают опорные сигналы со второго блока памяти 4. С выхода сумматора 3 суммарные сигналы записываются в первый блок памяти 6 и поступают на вход дискриминатора минимума 7, импульсы с выхода которого управляют записью в регистр сдвига 8 разряда U4 счетчика 10. В конце такта демодуляции по сигналу U5 со счетчика 10 окончательное значение разряда U4 счетчика 10 фиксируется в блоке 8 и выдается с его выхода на вход блока 9 и на управляющий вход коммутатора 5, который в зависимости от знака сигнала, поступающего с блока 8, переписывает первую или вторую половину суммарных сигналов из блока 6 в блок 4 для использования в качестве опорных на следующем такте демодуляции сигналов. Одновременно по сигналу U6 со счетчика 10 блокируется запись в блок 6, а по сигналу U5 производится сброс и блокируется выход дискриминатора минимума 7. Разряды U4, U3, U2 счетчика 10 задают номер формируемого в блоках 2 сигнала DR(•) и номер ячейки памяти для записи суммарного сигнала в блок 6. Разряды U4, U3 счетчика 10 задают номер используемого опорного сигнала (номер ячейки памяти, подключенный к выходу блока 4). Счетчик 10 запускается сигналом частоты f=16/T, поступающим из блока 1 с генератора, частота которого с помощью системы ФАПЧ, находящейся в блоке 1, поддерживается кратной частоте цикловых импульсов, поступающих по линии U1 с блока 10. Цикловые импульсы на выходе U1 блока 10 образуются объединением по ИЛИ последовательностей цикловых импульсов, приходящих по линиям b1-bn с блоков 2. Такое решение обеспечивает наличие циклового импульса на линии U1 даже при замирании одной или нескольких компонент сигнала. По сигналу на линии U1 с блока 10 ячейки памяти в блоке 4 сбрасываются перед началом очередного рабочего пакета. Этим исключается переполнение ячеек памяти в блоках 4 и 6. Блок 9 отделяет информационные посылки от служебной части цикла и выдает их получателю.

На фиг. 4 приведена принципиальная электрическая схема блоков 3-8, 10 устройства, реализующего заявляемый способ. Блок 10 содержит элементы DD1-DD3, DD4.1, DD4.2. Блок 6 содержит элементы DA3,DA5-DA12, C1-C8. Блок 5 содержит элементы DD5-DA15. Блок 4 содержит элементы C10-C14, D7, DD8, DA16, DA17, DA1. Блок 3 содержит элементы DA2, DA4. Блок 7 содержит элементы DA13, DA14, DD4.3, DD4.4, C9. Блок 8 содержит элемент DD6. Цепи питания микросхем на схеме не показаны. Схема фиг.4 содержит двоичный счетчик DD1, логические элементы И-НЕ и ИЛИ-НЕ DD2-DD5, DD7, DD8, D-триггеры, управляемые потенциалом (а не фронтом) по C-входу DD6, операционные усилители DA1, DA2, DA4-DA12, аналоговые коммутаторы DA3, DA13, DA15-DA17, компаратор DA14.

Рассмотрим подробнее работу схемы фиг.4. Двоичный четырехразрядный счетчик DD1 запускается импульсами с частотой f 16/T, поступающими с выхода одного из делителей системы ФАПЧ, находящейся в блоке 1. За время Т тактового интервала демодуляции на выходах счетчика появляются все возможные комбинации, начиная с нулевой и кончая комбинацией из всех единиц. На микросхеме DD3 (схема 4И-НЕ) построен дешифратор комбинации из всех единиц (последней комбинации счетчика). На трех старших выходах счетчика формируются управляющие сигналы U4, U3, U2, на выходе элемента DD3 сигнал U6, на выходе инвертора DD4.2 сигнал U5. На элементах DD2, DD4.1 построена многовходовая схема ИЛИ. На выходе элемента DD4.1 формируется управляющий сигнал U1. Элемент DA3 представляет собой аналоговый демультиплексор на восемь выходов, имеющий вход разрешения. Разрешающий вход демультиплексора подключен к линии U5, а управляющие входы подключены к линиям U4, U3, U2. При наличии высокого потенциала на линии U6 сигнал с выхода элемента DA4 в зависимости от сочетания сигналов на управляющих входах запишется в одну из восьми ячеек памяти, образованных конденсаторами C1-C8 и буферными повторителями на операционных усилителях DA5-DA12. Микросхема DA15 содержит восемь независимых аналоговых ключей. Работой ключей управляет микросхема DD5. Высокий потенциал на линии U5 разрешает работу коммутатора. При этом откроются либо первые четыре ключа, либо вторые четыре ключа в зависимости от состояния триггера DD6.1. Микросхема DA16 представляет собой аналоговый мультиплексор на четыре входа. Управляющие входы мультиплексора подключены к линиям U4 и U3. В зависимости от сочетания сигналов на управляющих входах ко входу буферного повторителя DA1 будет подключено один из конденсаторов C10-C13, образующих четыре ячейки памяти. Микросхема DA17 содержит четыре независимых аналоговых ключа. При появлении циклового импульса на линии U1 ключи открываются и обнуляют ячейки памяти, образованные конденсаторами C10-C13.

Емкость конденсатора C14 выбирается так, чтобы одновибратор на микросхеме DD7 вырабатывал импульс длительностью (2Q+1)T. Тем самым блокируется накопление опорных сигналов во время приема служебной части цикла. Микросхемы DA2, DA4 вместе с резисторами образуют неинвертирующий многовходовый сумматор, один из входов которого подключен к выходу буферного повторителя DA1, а на остальные входы поступают сигналы D R(•) с блоков 2 по линиям a1-an. На элементах DA13.1, DA14, C9 построен собственно дискриминатор минимума. Элементы DA13.2, DD4.3, DD4.4 служат для приведения его в исходное состояние перед началом следующего тактового интервала демодуляции сигналов. При наличии высокого потенциала на линии U5 конденсатор C9 через открытый ключ DA13.2 заряжается до напряжения питания. Одновременно благодаря элементам DD4.3, DD4.4 блокируется выход компаратора DA14. С началом следующего тактового интервала демодуляции сигналов на линии U5 появляется низкий потенциал и на инвертирующий вход компаратора DA14 и на вход ключа DA13.1 начинают поступать суммарные сигналы с выхода микросхемы DA4. Если сигнал на инвертирующем входе компаратора окажется меньше напряжения на конденсаторе C9, то на выходе компаратора появится уровень логической единицы, который через элементы DD4.3 и DD4.4 откроет ключ DA13.1. В результате, входное напряжение сохранится на конденсаторе C9 и будет использовано при следующем сравнении. Импульсы с выхода компаратора управляют записью в триггер DD6.1 значения сигнала на линии U4. К концу такта на выходе триггера DD6.1 присутствует значение сигнала на линии U4, соответствующее минимальному суммарному сигналу на входе компаратора. Высоким потенциалом на линии U5 состояние триггера DD6.1 перепишется в выходной триггер DD6.2 и будет выдано на вход блока 9. Одновременно состояние триггера DD6.1 при высоком уровне на линии U5 управляет работой коммутатора, построенного на микросхемах DD5, DA15.

В схеме фиг.4 могут быть использованы следующие микросхемы:
DD1 176ИЕ1 см.[9] фиг.21, с.125;
DD2 176ЛП11 см.[9] фиг.81, с.132;
DD3 561ЛА8 см.[9] фиг.12, с.124;
DD4, DD5, DD8 56ЛЕ5 см.[9] фиг.2, с.124;
DD6 561ТМ2 см.[9] фиг.13, с.124;
DD7 561ЛА7 см.[9] фиг.11, с.124;
DA13 176КТ1 см.[9] фиг.15, с.124;
DA14 КМ593СА3 см.[9] фиг.5, 44, с.367;
DA3, DA16 59ОКН6 см.[9] фиг.5, 162, г), с.450;
DA15 543КН3 см.[9] фиг.5. 164, в), с.454;
DA17 590КН2 см.[9] фиг.5. 156, с.499;
DA1, DA2, DA4-DA12 КР1401УД1 см.[9] фиг.5. 33, с.363.

Возможный вариант структурной электрической схемы блока 2 при условии, что обработка ведется в дискретном времени, приведен на фиг.5. Блок 2 содержит вычитающий блок 11, квадратор 12, сумматор 13, блок 14 измерения импульсной реакции канала, перемножители 15. Блок 2 реализует обработку в соответствии с формулой (15'). В качестве значений A_k используются сигналы на линиях управления U4, U3, U2. Первая компонента измеренной реакции канала присутствует на первых выходах блока 14 в виде отсчетов g₀, g₁, g₂. На линии C1 присутствует отсчет первой компоненты принимаемого сигнала, поступающий с выхода блока 1. В течение тактового интервала демодуляции управляющие сигналы U4, U3, U2 проходят все возможные сочетания, при этом на выходе блока 2 (линия a1) будут последовательно сформированы 2^Q+12³= 8 сигналов DR(•), которые поступят на сумматор 3. С второго выхода блока 14 по линии b1 на соответствующий вход блока 10 поступают цикловые импульсы, выделенные из первой компоненты принимаемого сигнала. Блок 14 реализован в соответствии с а.с. N 1469555. Принципиальная схема блока 15 приведена на фиг.6. Блок 15 содержит два операционных усилителя (КР1401УД1 см.[9] фиг.5.33, с.363), аналоговый коммутатор с двумя независимыми ключами (590КН2 см. [9] фиг.5.156, с.449), и логический элемент 2ИЛИ НЕ (561ЛЕ5 см. [9] фиг.2, с.124).

Принципиальная схема блоков 11-13 приведена на фиг.7. Схема фиг.7 содержит операционные усилители (К1401УД1 см. [9] фиг.5.33, с.363) и аналоговый перемножитель (КМ525ПСЗ см.[9] фиг.5.52, с.374).

Рассмотрим работу блока 1. Сигнал на вход блока 1 может подаваться, например, с выхода тракта промежуточной частоты радиоприемного устройства или с выхода составного канала тональной частоты (телефонного), образованного с использованием радиосредств. В этом случае блок 1 должен содержать квадратурный расщепитель с автоматической подстройкой частоты гетеродина, дискретизатор (при обработке в дискретном времени) и АЦП (при цифровой обработке). Под разделением принимаемого сигнала на компоненты понимается: 1) разделение квадратурных компонент; 2) взятие нескольких отсчетов принимаемого сигнала в течение времени Т при условии, что шум в указанных отсчетах независим; 3) использование всех видов разнесения. При обработке в дискретном времени каждому отрезку входного сигнала длительностью Т соответствует набор чисел (отсчетов компонент), которые присутствуют на выходах C1-Cn блока 1 в виде напряжений, постоянных на интервале Т и сменяемых на границе между интервалами. В случае видеосигнала блок 1 представляет собой устройство выборки отсчетов и запоминания их на время Т. На фиг. 8 представлена структурная электрическая схема возможного варианта блока 1. Блок 1 содержит квадратурный расщепитель 16 с автоматической подстройкой частоты гетеродина, дискретизатор на микросхеме DA1 и двух конденсаторах, а также петлю ФАПЧ 17, работающую в режиме умножения частоты в (16 Тц/Т) раз. Блок 16 выполнен по схеме, приведенной в [10] фиг.5.11, с.211. Микросхема DA1 содержит два независимых аналоговых ключа (К176КТ1 см.[9] фиг.15, с.124). Блок 17 цифровой ФАПЧ выполнен по схеме, приведенной в [11] фиг.1.6, с.13 с тем отличием, что делитель D выполнен в виде каскадного соединения двух делителей с коэффициентами деления K₁=T/16T_ог и K₂=16T_ц/Т), а выходной сигнал снимается с выхода делителя с коэффициентом деления K₁ (Т_ог период частоты опорного генератора системы ФАПЧ). В качестве сигнала эталонного генератора в рассмотренной петле ФАПЧ используется сигнал на линии U1. Обновление сигналов на линиях C1 и C2 происходит при высоком уровне на линии U5. С выхода блока 17 последовательность импульсов с частотой следования f=16/T поступает на вход блока 10.

Рассмотрим работу блока 9. В задачу блока 9 входит следующее: 1) отделить информационные символы рабочего пакета на выходе устройства демодуляции от посторонней информации, относящейся к служебной части цикла (защитный интервал, испытательный импульс); 2) выдать информационные символы рабочего пакета получателю в удобном для него виде (например, в параллельном коде). На фиг. 9 представлен вариант принципиальной схемы блока 9 для простейшего случая, когда рабочий пакет содержит четыре информационных посылки. Блок 9 содержит временной селектор импульсов на элементах DD1, DD2, DD3, DD8 и два регистра: последовательный на микросхемах DD4, DD6 и параллельный на микросхемах DD5, DD7. Временной селектор образован счетчиком DD1, дешифратором пятой комбинации счетчика (считая с нулевой) DD3.3, DD2.3, DD3.4, цифровым коммутатором на элементах DD2.1, DD2.2, DD3.1, DD3.2, которым управляет триггер DD8. Рассмотрим работу блока 9. На линии U1 присутствуют цикловые импульсы длительностью T, временное положение которых совпадает с положением первого отсчета отклика канала на испытательный импульс в принимаемом сигнале. Решение о первом информационном символе рабочего пакета появится на выходе блока 8 (линия d) через (2Q+1)=5 тактов после начала циклового импульса. После сброса цикловым импульсом на линии U1 счетчик DD1 начинает считать тактовые интервалы демодуляции (по импульсам на линии U5). В момент достижения счетчиком пятой комбинации триггер DD8 открывает цифровой коммутатор на элементах DD2.1, DD2.2, DD3.1, DD3.2 и информация с выхода блока 8 записывается в последовательный регистр, образованный микросхемами DD4, DD6. В качестве продвигающих импульсов использованы импульсы на линии U5. Решение о последнем информационном символе рабочего пакета появится на выходе блока 8 непосредственно перед появлением очередного циклового импульса на линии U1. Указанный цикловый импульс сбрасывает триггер DD8, тем самым прекращая запись в последовательный регистр с выхода блока 8. Одновременно цикловый импульс обеспечивает запись информации из последовательного регистра в параллельный, образованный микросхемами DD5, DD7. Данные с выхода параллельного регистра поступают к получателю, причем в качестве квитирующего сигнала (сигнал "строб") используется сигнал на линии U1. Далее описанный процесс повторяется. В схеме фиг.9 могут быть использованы следующие типы микросхем:
DD1 К176ИЕ1 см.[9] фиг.21, с.125;
DD2 К561ЛА7 см.[9] фиг.11, с.124;
DD3 К561ЛЕ5 см.[9] фиг.2, с.124;
DD4, DD6 К561ТМ1 см.[9] фиг.4, с.124;
DD5, DD7 К561ТМ2 см.[9] фиг.13, с.124.

На фиг. 10 приведены временные диаграммы, поясняющие работу устройства, реализующего заявляемый способ. На фиг.10 а, б, в приведены временные диаграммы сигналов U2, U3 и U4 соответственно. На фиг.10 г, д, е приведены временные диаграммы сигналов на выходах g₀, g₁, g₂ блока 14 соответственно. На фиг.10 ж приведена временная диаграмма сигнала на выходе блока 13. На фиг.10 з приведена временная диаграмма сигнала на входе блока 11 (линия C1). На фиг.10 и приведена временная диаграмма сигнала на выходе блока 11. На фиг.10 и приведена временная диаграмма сигнала на выходе блока 2 (линия a1). На фиг. 10 л приведена временная диаграмма сигнала на выходе блока 4. На фиг.10 м приведена временная диаграмма сигнала на выходе сумматора 3. Диаграммы фиг. 10 отражают обработку сигнала по одной компоненте (имеется только один блок 2) в течение одного тактового интервала демодуляции сигналов.

На фиг. 11 приведены временные диаграммы управляющих сигналов в устройстве, реализующем заявляемый способ. На фиг.11 а, б, в приведены временные диаграммы управляющих сигналов (U2, U3 и U4 соответственно, а на фиг.11 г, д диаграммы управляющих сигналов U5 и U6.

Изложенное выше доказывает работоспособность заявляемого технического решения, его осуществимость и воспроизводимость. Если потребуется дополнительная техническая информация о реализации заявляемого объекта, то можно обратиться к [10] или изучить схему модема УПС 2,4-ТЧС, который изготовлен ленинградским НПО "Красная Заря" и реализует техническое решение прототипа.

Перейдем к рассмотрению положительного эффекта, даваемого заявляемым техническим решением. Как уже указывалось, последовательность операций, которую необходимо выполнить на каждом тактовом интервале демодуляции в прототипе, задается формулой (10) (или (10') в дискретном времени). Последовательность операций, которую необходимо выполнить на каждом тактовом интервале демодуляции в заявляемом техническом решении, задается формулами (13)-(15) (или (13), (14), (15') в дискретном времени). Все перечисленные выше формулы записаны для произвольных значений m и Q и обработки сигнала по двум квадратурным компонентам. Формулы (13)-(15) были получены из формулы (10) путем тождественных преобразований. Это означает, что помехоустойчивость обработки по алгоритмам (10) и (13)-(15) одинакова. Более точно, обработка одного и того же принимаемого сигнала по алгоритму (10) и по алгоритмам (13)-(15) даст один и тот же результат (одну и ту же последовательность решений

). При этом имеется в виду, что сравнение ведется при прочих равных условиях, под которыми понимаются качество работы системы синхронизации, точность измерения импульсной реакции канала и др. Нетрудно заметить, что обработка принимаемого сигнала в заявляемом техническом решении осуществляется более экономно. Для этого достаточно произвести подсчет количества вычислительных операций, необходимых для обработки по алгоритму (10') и для обработки по алгоритму (13), (14), (15') соответственно. Результаты такого подсчета приведены в таблице.

Из таблицы следует, что в прототипе в течение тактового интервала демодуляции следует выполнить:
действительных умножений
4Q+2(Q+1)(Q+3)m^Q+1;
действительных сложений (вычитаний)
4Q+[2(Q+1)²+4(Q+1)-1]m^Q+1.

В заявляемом способе в течение тактового интервала демодуляции необходимо выполнить:
действительных умножений
2(Q+2)m^Q+1;
действительных сложений (вычитаний)
2(Q+2)m^Q+1.

Из сравнения приведенных величин следует, что экономия вычислительных затрат в заявляемом техническом решении по сравнению с прототипом как по числу действительных умножений, так и по числу действительных сложений (вычитаний) составляет не менее (Q+1) раз. При реализации заявляемого способа сокращается в (Q+1) раз число блоков умножения и сложения (вычитания), а при построении демодулятора, например, на цифровом процессоре обработки сигналов (см. [8] ) увеличивается предельная скорость демодуляции и объем принимаемой информации.

Величина (Q+1) определяется скоростью манипуляции V и временем рассеяния в канале τ_p. Например, при V 3200 Бод и τ_p 3 мс

где λ наибольшее целое, не большее l. При выбранных значениях t_p и V (см. [10] с.246 254) заявляемый способ обеспечивает десятикратный выигрыш по вычислительным затратам. Зафиксируем для прототипа сложность при некоторых значениях Q,V и m. При этом сложность заявляемого способа будет в (Q+1) раз меньше. Если в заявляемом способе повысить скорость манипуляции со значения V до некоторого значения V₀, то его сложность возрастает в

раз. При

(Q+1) сложность заявляемого способа будет такой же, как и сложность прототипа. Отсюда

Например, при Q 3, m 2,

1,66, т.е. благодаря использованию заявляемого объекта скорость передачи (а значит и объем принимаемой информации в единицу времени) для данного канала при фиксированной сложности оборудования могут быть увеличены более чем в полтора раза.

Анализ выполняемых операций при демодуляции по алгоритму Витерби показывает, что вычислительные затраты в алгоритме Витерби и в заявляемом способе совпадают, за исключением количества пересылок. В алгоритме Витерби дополнительные пересылки необходимы для обновления на каждом такте обработки "выживших" путей по решетке, хранимых дополнительно в памяти устройства обработки. То обстоятельство, что вычислительные затраты в алгоритме Витерби и в заявляемом способе практически совпадают, позволяет предположить, что в заявляемом способе достигнуто предельное сокращение вычислительных затрат.

Отметим, что при m 2 часть операций умножения может быть заменена знаковыми операциями, поэтому для дальнейшего сокращения вычислительных затрат в устройстве, реализующем заявляемый способ, можно использовать метод, предложенный в а.с. 1085012. Если в устройстве, реализующем заявляемый способ использовать те же предположения, что и в а.с. 1085012, то необходимое число умножений на одном тактовом интервале демодуляции равно (Q+1), что не менее, чем в (Q+2)/2 раз меньше, чем в устройстве по а.с. 1085012.

Положительный эффект, достигаемый при использовании заявляемого технического решения, состоит в снижении общего числа необходимых вычислительных операций, что позволяет либо повысить скорость демодуляции, увеличив тем самым объем принимаемой информации, либо при фиксированной скорости демодуляции и достоверности приема уменьшить объем оборудования.

Источники информации
1. Кловский Д. Д. Николаев Б.И. Инженерная реализация радиотехнических схем (в системах передачи дискретных сообщений в условиях межсимвольной интерференции) М. Связь, 1975, с.44-46.

2. А. с. СССР N 343394, кл. H 04 L 17/02. Устройство для передачи двоичных сигналов в многолучевом канале связи /Д.Д. Кловский, Б.И. Николаев, И. Л. Дороднов. Опубл. 1972, Бюл. N20.

3. А. с. СССР N 832763, кл. H 04 L 27/06. Способ демодуляции дискретных сигналов /Д.Д. Кловский, Б.И. Николаев, В.Г. Карташевский. Опубл. 1981, Бюл. N19 прототип.

4. А.с. СССР N 794767, кл. H 04 L 27/22. Устройство для демодуляции двоичных сигналов /Б. И. Николаев, В.Г. Карташевский. Опубл. 1981, Бюл. N1 - прототип.

5. Кловский Д.Д. Передача дискретных сообщений по радиоканалам. М. Радио и связь, 1982, с.143.

6. Витерби А. Д. Омура Дж.К. Принципы цифровой связи и кодирования. М. Радио и связь, 1982.

7. Абенд К. Фритчмен Д. Статистическое обнаружение в каналах связи с взаимными помехами между символами. ТИИЭР, 1970, т.58, N6, с.189-195.

8. Digitale Signalprozessoren. Elektronik, N19. 16.9, 1988. - s.82-154
9. Цифровые и аналоговые интегральные микросхемы (справочник). / Под ред. С.В. Якубовского. М. Радио и связь, 1989. с. 496.

10. Николаев Б.И. Последовательная передача дискретных сообщений по непрерывным каналам с памятью. М. Радио и связь, 1988.

Claims (2)

1. Способ демодуляции дискретных сигналов, заключающийся в том, что из принимаемого сигнала выделяют тактовый интервал демодуляции, на каждом тактовом интервале по принимаемому сигналу измеряют импульсную реакцию канала, на каждом тактовом интервале после измерения импульсной реакции канала формируют комбинации посылок ожидаемого сигнала с использованием измеренной импульсной реакции канала связи, на каждом тактовом интервале после нахождения минимального суммарного сигнала регистрируют и выдают получателю знак первой посылки в комбинации посылок ожидаемого сигнала, соответствующей минимальному суммарному сигналу, отличающийся тем, что на каждом тактовом интервале после формирования комбинаций посылок ожидаемого сигнала находят разностные сигналы путем вычитания комбинаций посылок ожидаемого сигнала из принимаемого сигнала, на каждом тактовом интервале после отыскания разностных сигналов находят интегрированные сигналы путем возведения в квадрат и интегрирования разностных сигналов на тактовом интервале, на каждом тактовом интервале после отыскания интегрированных сигналов находят суммарные сигналы путем суммирования интегрированных сигналов с опорными, на каждом тактовом интервале после отыскания суммарных сигналов находят минимальный суммарный сигнал, причем для первого тактового интервала опорные сигналы равны нулю, а для каждого последующего тактового интервала в качестве опорных используют суммарные сигналы, которые были получены на предыдущем тактовом интервале и соответствуют вынесенному на предыдущем тактовом интервале решению.

2. Устройство для демодуляции дискретных сигналов, содержащее блок преобразования входного сигнала, сумматор, дискриминатор уровня сигнала, регистр сдвига и счетчик, причем выход сумматора соединен с входом дискриминатора уровня сигнала, отличающееся тем, что в него введены блоки обработки сигналов, первый и второй блоки памяти, коммутатор и выходной блок, причем выходы блока преобразования входного сигнала соединены с входами блоков обработки сигналов, выходы которых подключены к первым входам сумматора, второй вход которого соединен с выходом второго блока памяти, входы которого подключены к выходам коммутатора, первые входы которого соединены с выходами первого блока памяти, вход которого соединен с входом дискриминатора уровня сигнала, выход которого подключен к входу регистра сдвига, первый выход которого соединен с вторым входом коммутатора, а второй выход регистра сдвига подключен к входу выходного блока, вторые выходы блока преобразования входного сигнала и блоков обработки сигналов соединены с соответствующими входами счетчика, выходы которого подключены к управляющим входам блока преобразования входного сигнала, блоков обработки сигналов, второго блока памяти, коммутатора, первого блока памяти, дискриминатора уровня сигнала, регистра сдвига и выходного блока.

Images