RU2079876C1

RU2079876C1 - Microprogram control device

Info

Publication number: RU2079876C1
Application number: RU93028404A
Authority: RU
Inventors: И.А. Шаханов; В.И. Черных; В.М. Ноянов
Priority date: 1993-05-14
Filing date: 1993-05-14
Publication date: 1997-05-20

Abstract

FIELD: computer engineering, in particular, design of intelligent controllers and automatic control systems. SUBSTANCE: device has address code generator 1, which runs address selection in microprogram memory unit 3, controlled timer 2 which tunes request frequency of memory unit 3 together with commutator 5, AND gate 6, D flip-flop 7 and gate 10. In addition device has register 12, matching unit 13 and final-control units 14-1, ..., 14-n. Computer 15, which outputs are connected to corresponding inputs of device loads new data in memory unit 3 and checks validity of their storage. Instructions are output from memory unit 3 in groups of two bytes, first of which is stored in register 12 and second one is sent to matching unit 13 directly from internal data bus D-in, which is disconnected from computer during device operations by means of gates unit 4. When microprogram is finished, D flip-flop 8 sends signal to computer. Device provides on-line control of microprograms which control final-control units 14- 1, ..., 14-n by alternation of content of memory unit 3 and by subsequent testing validity of stored data as well as by tuning timer 2. EFFECT: increased functional capabilities. 2 cl, 4 dwg , 1 tbl

Description

Устройство относится к автоматике и вычислительной технике и может быть использовано при создании программируемых контроллеров, автоматизированных систем управления технологическим оборудованием и управляющих автоматов. The device relates to automation and computer technology and can be used to create programmable controllers, automated control systems for technological equipment and control machines.

Известен микропрограммный "релейный" автомат (Микропроцессорные средства и системы, N1, 1986, с. 78, рис. 8), содержащий генератор тактовых импульсов, микропрограммный счетчик, элемент И, приоритетный шифратор команд, буферный регистр и программируемое постоянное запоминающее устройство (ППЗУ), выходами подключенное к исполнительным устройствам. К недостатку данного автомата следует отнести необходимость использования ППЗУ с большим объемом памяти для запоминания всех необходимых программ управления исполнительными устройствами и сложность его программирования, что ограничивает область применения этого автомата. Known microprogram "relay" machine (Microprocessor tools and systems, N1, 1986, p. 78, Fig. 8), containing a clock, microprogram counter, element And, priority command encoder, buffer register and programmable read-only memory (ROM) outputs connected to actuators. The disadvantage of this machine is the need to use an EPROM with a large amount of memory for storing all the necessary control programs for executive devices and the complexity of its programming, which limits the scope of this machine.

Известно микропрограммное устройство управления по а.с. N 1451692 от 05.02.87, кл. G 06 F 9/22, содержащее задающий генератор, триггер, счетный триггер, блоки постоянной и оперативной памяти и буферный регистр. Это устройство может быть использовано в системах автоматизированного управления, в том числе с длительными программными циклами, однако оно не раскрывает возможности оперативной перестройки рабочих программ управления и контроля правильности их загрузки в блоки памяти, что ограничивает область применения данного устройства и является его недостатком. Known firmware control device for AS N 1451692 dated 05.02.87, class. G 06 F 9/22, containing a master oscillator, a trigger, a counting trigger, blocks of constant and random access memory and a buffer register. This device can be used in automated control systems, including those with long program cycles, however, it does not reveal the possibility of real-time restructuring of working control programs and control of the correctness of their loading into memory blocks, which limits the scope of this device and is its drawback.

Наиболее близким по технической сущности к предлагаемому является микропрограммное устройство управления по а.с. N 1524049 от 8.10.87, кл. G 06 F 9/22, взятое за прототип и содержащее блок местного управления, блок памяти микрокоманд, коммутатор адреса, коммутатор условий и регистр микрокоманд, при этом входы логических условий устройства соединены с информационными входами коммутатора условий, управляющий вход которого соединен с выходом кода логических условий регистр микрокоманд, другой выход которого соединен с первым информационным входом коммутатора адреса, второй информационный вход которого соединен с выходом поля старших разрядов адреса регистра микрокоманд, информационный вход которого соединен с выходом полей адреса и микроопераций блока памяти микрокоманд, выход коммутатора условий соединен с первым входом задания режима блока местного управления, первый выход которого соединен с синхровходом регистра микрокоманд, выход поля микроопераций которого является выходом устройства, выход поля младших разрядов адреса регистра микрокоманд соединен с входом младших разрядов адреса блока памяти микрокоманд, выход признака условного перехода которого соединен со вторым входом задания режима блока управления, второй выход которого соединен с управляющим входом коммутатора адреса, выход которого соединен с входом старших разрядов адреса блока памяти микрокоманд, вход начальной установки устройства соединен с одноименными входами блока управления и регистра микрокоманд. Closest to the technical nature of the proposed is a firmware control device for AS N 1524049 from 8.10.87, cl. G 06 F 9/22, taken as a prototype and containing a local control unit, a micro-command memory block, an address switch, a condition switch and a micro-command register, while the inputs of the logical conditions of the device are connected to the information inputs of the conditions switch, the control input of which is connected to the output of the logical code micro-command register, another output of which is connected to the first information input of the address switch, the second information input of which is connected to the output of the high-order field of the address of the micro-command register, inform the input of which is connected to the output of the address and microoperation fields of the micro-command memory block, the output of the conditions switch is connected to the first input of the local control unit mode setting, the first output of which is connected to the micro-command register clock input, the micro-operation field output of which is the device output, the low-order bit field of the register address microcommands connected to the input of the least significant bits of the address of the memory block of microcommands, the output of the conditional transition sign of which is connected to the second input of the unit mode setting board, the second output of which is connected to the control input of the address switch, the output of which is connected to the input of the upper bits of the address of the memory block of microcommands, the input of the initial installation of the device is connected to the same inputs of the control unit and the register of microcommands.

Это устройство также не предусматривает возможности оперативного ввода в блок памяти микрокоманд новых управляющих программ и контроль достоверности их загрузки, что ограничивает область его применения. This device also does not provide for the possibility of prompt input into the memory block of microcommands of new control programs and the control of the reliability of their download, which limits its scope.

Настоящее изобретение направлено на расширение области применения устройства за счет обеспечения оперативной перестройки рабочих программ управления его исполнительными элементами и введения контроля достоверности их записи в блок памяти микрокоманд. The present invention is aimed at expanding the scope of the device by providing rapid restructuring of the working programs for controlling its actuating elements and introducing control of the reliability of their recording in the memory block of microcommands.

Указанный технический результат достигается тем, что в устройство, содержащее блок памяти микрокоманд и регистр, введены программируемый таймер, формирователь кода адреса, информационным выходом подключенный к входу адресных разрядов блока памяти микрокоманд, блок ключей, два D-триггера, коммутатор, элемент И, два ключа, элемент ИЛИ и блок согласования, выходы которого соединены с управляющими входами исполнительных механизмов, при этом информационный вход устройства соединен с входами ввода данных программируемого таймера и формирователя кода адреса и через блок ключей с информационным входом-выходом блока памяти микрокоманд, информационным входом регистра и входом старших адресных разрядов блока согласования, вход синхроимпульсов устройства соединен с входами синхронизации программируемого таймера, выходы первого и второго каналов которого соединены с первым входом элемента И через коммутатор, а третьего канала с вторым входом этого элемента непосредственно, первый четвертый управляющие входы устройства соединены соответственно с входом выбора кристалла программируемого таймера, с первым и вторым управляющими входами формирователя кода адреса и входом установки в "1" второго D-триггера, адресный вход устройства соединен с одноименным входом программируемого таймера, первый и второй управляющие выходы формирователя кода адреса подключены к входам выбора кристаллов блока памяти микрокоманд и регистра, его третий управляющий выход подключен к входу синхронизации блока согласования, а четвертый управляющий выход соединен с управляющими входами ключей и синхронизирующим входом первого D-триггера, вход управления записью устройства через элемент ИЛИ соединен с входами разрешения записи программируемого таймера и блока памяти микрокоманд, выход первого D-триггера соединен с управляющим входом коммутатора, прямой выход второго D-триггера соединен с управляющим входом блока ключей, с входами запуска первого и второго каналов программируемого таймера, с третьим входом элемента И, вторым входом элемента ИЛИ и входом выбора режима работы формирователя кода адреса, вход ввода синхроимпульсов которого подключен к выходу элемента И, первый выход регистра соединен с информационным входом первого D-триггера, его второй и третий выходы через первый и второй ключи соединены соответственно с входом запуска третьего канала программируемого таймера и синхронизирующим входом второго D-триггера, объединенного с входом обнуления формирователя кода адреса, а другие выходы регистра подключены к входам младших адресных разрядов блока согласования, входы установки в "0" первого и второго D-триггеров соединены с источником единичного сигнала, а инверсный выход второго D-триггера является выходом окончания микропрограммы устройства. The indicated technical result is achieved by the fact that a programmable timer, an address code generator, an information output connected to the input bits of the address of the micro memory instruction block, a key block, two D-flip-flops, a switch, an I element, two are entered into the device containing the micro-command memory block and the register a key, an OR element, and a matching unit, the outputs of which are connected to the control inputs of the actuators, while the information input of the device is connected to the data input inputs of a programmable timer and the code of the address and through the block of keys with the information input-output of the micro-memory block, the information input of the register and the input of the highest address bits of the matching unit, the input of the device clocks is connected to the synchronization inputs of the programmable timer, the outputs of the first and second channels of which are connected to the first input of the And element through switch, and the third channel with the second input of this element directly, the first fourth control inputs of the device are connected respectively to the input of the choice of crystal prog of a rammed timer, with the first and second control inputs of the address code generator and the setting input to “1” of the second D-trigger, the device address address is connected to the programmable timer input of the same name, the first and second control outputs of the address code generator are connected to the crystal select inputs of the micro memory command and the register, its third control output is connected to the synchronization input of the matching unit, and the fourth control output is connected to the control inputs of the keys and the synchronizing input of the first D-trigger Era, the recording control input of the device through the OR element is connected to the recording permission inputs of the programmable timer and the micro-memory block, the output of the first D-trigger is connected to the control input of the switch, the direct output of the second D-trigger is connected to the control input of the key block, with the start inputs of the first and the second channel of the programmable timer, with the third input of the AND element, the second input of the OR element and the input of the selection of the operating mode of the address code shaper, the input clock of which is connected to the output of the And element, the first output of the register is connected to the information input of the first D-trigger, its second and third outputs through the first and second keys are connected respectively to the start input of the third channel of the programmable timer and the synchronizing input of the second D-trigger, combined with the zero input of the address code shaper, and other outputs register are connected to the inputs of the lower address bits of the matching unit, the inputs of the setting to "0" of the first and second D-flip-flops are connected to the source of a single signal, and the inverse output of the second D-flip-flop I It is output by the end of device firmware.

На фиг. 1 приведена функциональная электрическая схема устройства, на фиг. 2 схема блока согласования, на фиг. 3 схема ЭВМ с отображением тех ее основных элементов, которые необходимы для пояснения принципа действия устройства, на фиг. 4 временная диаграмма формирования i-той микрокоманды. Прилагаемая таблица содержит перечень команд и операций, инициируемых ЭВМ при загрузке элементов памяти устройства. In FIG. 1 shows a functional electrical diagram of the device, FIG. 2 schematic block matching, in FIG. 3, a computer diagram showing those of its basic elements that are necessary to explain the principle of operation of the device, FIG. 4 time diagram of the formation of the i-th microcommand. The attached table contains a list of commands and operations initiated by the computer when loading the memory elements of the device.

Устройство содержит (фиг. 1) формирователь 1 кода адреса, 3-х канальный программируемый таймер 2, блок 3 памяти микрокоманд, блок 4 ключей, коммутатор 5, элемент И 6, D-триггеры 7, 8, элемент ИЛИ 9, ключи 10 и 11, регистр 12, блок 13 согласования и исполнительные механизмы 14-1.14-n. Поз. 15 на схеме фиг. 1 обозначена ЭВМ, выходами соединенная с соответствующими входами устройства, а одним из своих входов (обозначен индексом ТС) с его выходом окончания микропрограммы. The device comprises (Fig. 1) an address code generator 1, a 3-channel programmable timer 2, a micro-command memory block 3, a key block 4, a switch 5, an And 6 element, D triggers 7, 8, an OR element 9, keys 10 and 11, register 12, block 13 coordination and actuators 14-1.14-n. Pos. 15 in the diagram of FIG. 1 is indicated by a computer, outputs connected to the corresponding inputs of the device, and one of its inputs (indicated by the index of the vehicle) with its output end of the firmware.

Формирователь 1 кода адреса может иметь несколько вариантов исполнения. Например, он может быть выполнен на базе многоканального контроллера прямого доступа к памяти либо по схеме, указанной на фиг. 1. В этом случае он содержит два счетчика импульсов 16 и 17, коммутатор 18, элемент ИЛИ 19, регистр 20, преобразователь 21 кодов (ПЗУ) элементы И 22, 23, D-триггер 24 и генератор 25 тактовых импульсов. Shaper 1 address code can have several options. For example, it can be performed on the basis of a multi-channel controller for direct access to memory, or according to the scheme indicated in FIG. 1. In this case, it contains two pulse counters 16 and 17, a switch 18, an OR element 19, a register 20, a converter 21 codes (ROM) elements And 22, 23, D-trigger 24 and a clock generator 25.

Схема блока 13 согласования определяется типом и количеством исполнительных механизмов, управляемых с помощью рассматриваемого устройства. Например, для исполнительных элементов, выполненных в виде катушек индуктивности, в частности электропневмоклапанов, блок 13, включает (фиг. 2) дешифратор 26, триггеры 27-1. 27-n управления по числу исполнительных механизмов и ключи 28-1.28-n. The scheme of the coordination unit 13 is determined by the type and number of actuators controlled by the device in question. For example, for actuators made in the form of inductors, in particular electro-pneumatic valves, unit 13 includes (Fig. 2) a decoder 26, triggers 27-1. 27-n controls according to the number of actuators and keys 28-1.28-n.

В состав ЭВМ 15 входят (фиг. 3) микропроцессор 29, блок 30 постоянной памяти, дешифратор 31 кода адреса, одноразрядный буфер 32 и элемент ИЛИ-НЕ 33, причем микропроцессор 29 в упрощенном виде содержит арифметическо-логическое устройство 34, аккумулятор 35, устройство управления 36, дешифратор 37 кода операций, регистр 38 команд, регистры 39 общего назначения (B, C, D, E, H, L), регистр 40 адреса, буфер 41 данных, генератор 42 тактовых импульсов, внутреннюю шину 43 данных и шину 44 адреса. Выход одноразрядного буфера 32 подключен к младшему разряду DO шины данных 43. The structure of the computer 15 includes (Fig. 3) a microprocessor 29, a read-only memory unit 30, an address code decoder 31, a single-bit buffer 32 and an OR-NOT 33 element, the microprocessor 29 in a simplified form comprising an arithmetic logic device 34, a battery 35, a device control 36, operation code decoder 37, command register 38, general purpose registers 39 (B, C, D, E, H, L), address register 40, data buffer 41, clock generator 42, internal data bus 43 and bus 44 addresses. The output of the single-bit buffer 32 is connected to the least significant bit DO of the data bus 43.

Дешифратор 31 предназначен для формирования команд обращения микропроцессора 29 к внешним устройствам, к которым в данном случае относятся блок 30 постоянной памяти, одноразрядный буфер 32 и часть схемных элементов устройства (формирователь 1 кода адреса, программируемый таймер 2 и D-триггер 8). На вход этого дешифратора подключены старшие разряды шины 44 адреса, например, A15, A14 и A13. The decoder 31 is designed to generate commands to contact the microprocessor 29 to external devices, which in this case include a permanent memory unit 30, a single-bit buffer 32, and part of the circuit elements of the device (address code generator 1, programmable timer 2 and D-trigger 8). The high bits of the address bus 44, for example, A15, A14 and A13, are connected to the input of this decoder.

Предполагается, что командное слово, содержащее служебную и управляющую информацию, имеет 16-ти разрядную структуру и выводится из блока 3 памяти двумя байтами. Первый из них запоминается регистром 12, а второй поступает в блок 13 согласования непосредственно с шины данных D_вн. При этом один из разрядов командного слова, например Q0, предназначен для управления коммутатором 5, второй (Q1) для запуска 3-го канала программируемого таймера 2 и разряд Q2 для выдачи сигнала об окончании микропрограммы.It is assumed that the control word containing the service and control information has a 16-bit structure and is output from the memory block 3 by two bytes. The first of them is stored in register 12, and the second enters the matching unit 13 directly from the data bus D _ext . In this case, one of the bits of the control word, for example Q0, is intended to control the switch 5, the second (Q1) to start the 3rd channel of the programmable timer 2 and the bit Q2 to give a signal about the end of the firmware.

Блок 3 имеет несколько разделов памяти, в каждый из которых записывается самостоятельная микропрограмма. Необходимый в данный момент раздел памяти выбирается кодом начального адреса, считываемым из ЭВМ 15 в регистр 20. Первый раздел имеет нулевой начальный адрес. Block 3 has several memory partitions, each of which contains an independent firmware. The currently required memory section is selected by the start address code read from the computer 15 into register 20. The first section has a zero start address.

Устройство работает следующим образом. The device operates as follows.

В исходном состоянии D-триггеры 7, 8, 24 и счетчики 16, 17 обнулены. Ключи 10, 11 закрыты. На прямом выходе D-триггера 8 сформирован сигнал низкого уровня, который удерживает ключи 4 в замкнутом состоянии, а коммутатор 18 формирователя 1 в положении, разрешающем прохождение импульсных сигналов с выхода

ЭВМ 15. Элементы И 6, 23 закрыты. Коммутатор 5 установлен в положении, в котором его выход оказывается подключенным к выходу ОИТО 1-го канала таймера 2. В блок 21 записана программа преобразования входных сигналов, реализующая циклограмму фиг. 4. Триггеры 27-1.27-n блока 13 согласования обнулены, ключи 28 разомкнуты, исполнительные механизмы 14-1.14-n обесточены.In the initial state, D-flip-

flops

7, 8, 24 and

counters

16, 17 are reset. Keys 10, 11 are closed. At the direct output of the D-flip-flop 8, a low-level signal is generated that holds the keys 4 in the closed state, and the switch 18 of the former 1 in a position allowing the passage of pulse signals from the output

Computer 15. Elements And 6, 23 are closed. The switch 5 is installed in a position in which its output is connected to the output of the OTITO of the 1st channel of timer 2. Block 21 contains a program for converting input signals that implements the sequence diagram of FIG. 4. The triggers 27-1.27-n of the matching unit 13 are reset, the keys 28 are open, the actuators 14-1.14-n are de-energized.

Предварительно программируют таймер 2, при этом предполагается, что его первые два канала будут работать в режиме деления тактовой частоты f_t, поступающей на вход синхроимпульсов устройства, а третий канал будет формировать отрицательный импульс напряжения длительностью τ = T_cq_з где T_с период тактовых сигналов, q₃ число, загружаемое в счетчик этого канала. Для выполнения операции программирования микропроцессор 29 получает на регистровую пару DE код начального адреса блока 30, начиная с которого в его ячейках памяти хранятся данные, касающиеся настройки таймера 2, а на регистр H код старшей части адреса обращения к выходу

ЭВМ 15 (разряды A15, A14 и A13). Затем микропроцессор считывает в регистр B содержимое первой ячейки выбранного массива памяти блока 30 (команды 3 и 4 таблицы 1), на базе которого он организует программный счетчик окончания загрузки таймера 2 и инициирует саму программу ввода в него необходимой информации, состоящей из шести циклов, каждый из которых предусматривает (команды 5.11 таблицы 1):
запись в регистр L (разряды A0 и A1 шипы 44) кода регистровой памяти таймера 2, по которому в него будет передан очередной байт служебной информации;
вывод из блока 30 байта служебной информации и пересылка его в таймер 2 командой MOVMA;
увеличение содержимого регистровой пары DE для выборки адресов блока 30;
декрементирование содержимого регистра B и сравнение его оставшейся части с нулевой уставкой.Pre-programmed timer 2, it is assumed that his first two channels will operate in a mode of dividing the clock frequency f _t, supplied to the input clock device, and the third channel will generate a negative voltage pulse duration of τ = T _c q _h where T _with a period of clock signals, q _{3 is the} number loaded into the counter of this channel. To perform the programming operation, the microprocessor 29 receives, on the register pair DE, the code of the starting address of block 30, starting from which data relating to the setting of timer 2 are stored in its memory cells, and on the register H, the code of the older part of the access address

Computer 15 (bits A15, A14 and A13). Then the microprocessor reads into the register B the contents of the first cell of the selected memory array of block 30 (

instructions

3 and 4 of table 1), on the basis of which it organizes a program counter for the end of the timer 2 loading and initiates the program for entering into it the necessary information consisting of six cycles, each of which provides (teams 5.11 of table 1):
writing to the register L (bits A0 and A1 spikes 44) the code of the register memory of timer 2, through which the next byte of overhead information will be transferred to it;
output from the block 30 bytes of service information and sending it to timer 2 with the MOVMA command;
increasing the contents of the register pair DE for sample addresses of block 30;
decrementing the contents of register B and comparing the rest of it with a zero setting.

Первые 3 цикла предназначены для записи в таймер 2 кодов режима работы каждого из его каналов, один цикл для ввода числа q₃ и остальные два цикла для записи данных, относящихся к коэффициентам q₁, q₂ деления частоты 1-го и 2-го каналов. По их окончанию (содержимое регистра B становится равным нулю) микропроцессор 29 приступает к загрузке блока памяти 3. Для этого оно переписывает в регистр H код старшей части адреса обращения к выходу

ЭВМ 15 и считывает в регистр 20 код начального адреса загружаемого раздела памяти блока 3 (команды 12, 13 и 14 таблицы). Затем он на базе регистров BC организует программный счетчик окончания этой операции (команды 16, 17) и запускает саму программу загрузки, которая заключается в циклическом считывании содержимого блока 30 на шину данных 43 и записи выводимой информации в блок 3 по адресам, устанавливаемым счетчиком импульсов 17. Причем последний переключается командами

, поступающими на его счетный вход через коммутатор 18. При записи в регистр 20 очередного кода начального адреса счетчик 17 возвращается в исходное состояние.The first 3 cycles are intended for recording in the timer 2 codes of the operation mode of each of its channels, one cycle for entering the number q ₃ and the remaining two cycles for recording data related to the coefficients q ₁ , q ₂ of the frequency division of the 1st and 2nd channels . At their end (the contents of register B becomes equal to zero), the microprocessor 29 proceeds to load the memory block 3. For this, it rewrites the register of the older part of the address to the output in register H

The computer 15 and reads into the register 20 the code of the starting address of the loaded memory section of block 3 (

commands

12, 13 and 14 of the table). Then, on the basis of BC registers, it organizes a program counter for the end of this operation (commands 16, 17) and launches the boot program itself, which consists in cyclically reading the contents of block 30 onto the data bus 43 and writing the output to block 3 at the addresses set by the pulse counter 17 Moreover, the latter is switched by commands

arriving at its counter input through the switch 18. When writing to the register 20 of the next code of the starting address, the counter 17 returns to its original state.

По окончании загрузки блока 3 ЭВМ 15 переводится в режим контроля записанной информации. Для этого она считывает на шину 43 содержимое блока 3 и сравнивает его с данными, хранящимися в ПЗУ 30. Если они полностью совпадают, то подготовка устройства к работе считается законченной. At the end of the download of block 3, the computer 15 is transferred to the control mode of the recorded information. To do this, it reads on the bus 43 the contents of block 3 and compares it with the data stored in the ROM 30. If they completely match, then the preparation of the device for operation is considered complete.

Запуск необходимой в данный момент времени микропрограммы управления осуществляется от ЭВМ 15 после записи в регистр 20 кода начального адреса соответствующего раздела памяти блока 3 подачей команды

. При этом D-триггер 8 переводится в единичное состояние и на его прямом выходе формируется сигнал высокого уровня, организуя следующие переключения схемных элементов устройства:
ключи 4 закрываются, отсоединяя шину данных ЭВМ 15 от информационного входа-выхода блока 3;
коммутатор 18 подсоединяет c-вход счетчика 17 к выходу Q1 преобразователя кодов 21;
элемент И 6 подготавливается к открытию (на его 2-ой и 3-ий входы поступают единичные сигналы);
запускаются в работу 1-ый и 2-ой каналы программируемого таймера 2, которые начинают формировать синхроимпульсы с частотой f₁ и f₂ (f₁=f_т/q₁ и f₂= f_т/q₂).The necessary control firmware is launched from the computer 15 after writing to the register 20 the code of the starting address of the corresponding memory section of block 3 by issuing a command

. In this case, the D-trigger 8 is transferred to a single state and a high level signal is generated at its direct output, organizing the following switching circuit elements of the device:
the keys 4 are closed by disconnecting the computer data bus 15 from the information input-output of block 3;
the switch 18 connects the c-input of the counter 17 to the output Q1 of the code converter 21;
element And 6 is prepared for opening (on its 2nd and 3rd inputs single signals arrive);
the first and second channels of programmable timer 2 are launched, which begin to form clock pulses with a frequency of f ₁ and f ₂ (f ₁ = f _t / q ₁ and f ₂ = f _t / q ₂ ).

Импульсные сигналы с выхода ОИТО таймера 2 через коммутатор 5 и элемент И 6 начинают поступать в формирователь 1, где они адресуется на синхронизирующий вход D-триггера 24. По заднему фронту каждого из этих импульсов D-триггер 24 переводится в единичное состояние и открывает элемент И 23, задействуя в работу счетчик 16. Последний считывает содержимое преобразователя кодов 21, формируя на его выходах серию импульсных сигналов (фиг. 4), обеспечивающих вывод из блока 3 одной управляющий команды и пересылку ее в блок 13 согласования. При этом первый байт выводимой информации запоминается регистром 11, а второй байт поступает в блок 13 непосредственно с шины данных D_вн. Последний импульс, возбуждаемый на выход Q5 преобразователя 21, предназначен для переключения в исходное состояние счетчика 16 и D-триггера 24. При поступлении в схему следующего отрицательного импульса напряжения с выхода элемента И 6 цикл формирования этих сигналов повторяется.The pulse signals from the output of the OITO timer 2 through the switch 5 and the element And 6 begin to flow into the driver 1, where they are addressed to the synchronizing input of the D-trigger 24. On the trailing edge of each of these pulses, the D-trigger 24 is brought into a single state and opens the element And 23, engaging the counter 16. The latter reads the contents of the code converter 21, forming a series of pulse signals (Fig. 4) at its outputs, which enable one command to be output from block 3 and sent to the matching block 13. In this case, the first byte of the output information is stored in the register 11, and the second byte enters the block 13 directly from the data bus D _ext . The last pulse, excited to the output Q5 of the converter 21, is intended to switch to the initial state of the counter 16 and the D-flip-flop 24. When the next negative voltage pulse comes from the output of the And 6 element, the cycle of generating these signals is repeated.

Каждая управляющая команда представляет собой двоичный либо десятичный код, обозначающий порядковый номер исполнительного механизма, состояние которого необходимо изменить, и признак ее исполнения (логическая "1" в старшем разряде Q15 указывает на признак Включено, а "0" Выключено). Время t_i реализации i-той команды определяется показаниями счетчика 16, а именно:

где T₁ период следования частотных сигналов f₁;
N_j содержимое счетчика 17 на момент реализации команды (порядковый номер ячейки памяти блока 3, из которой считана 2-ая часть i-той команды);
ΔT время задержки формирования i-той команды (см. фиг. 4).Each control command is a binary or decimal code indicating the serial number of the actuator, the state of which must be changed, and the sign of its execution (logical "1" in the high order Q15 indicates the sign On, and "0" Off). The time t _{i of the} implementation of the i-th command is determined by the readings of the counter 16, namely:

where T _{1 the} period of repetition of frequency signals f ₁ ;
N _{j the} contents of the counter 17 at the time of the command (serial number of the memory block 3, from which the second part of the i-th command is read);
ΔT is the delay time of the formation of the i-th command (see Fig. 4).

Командная информация следует на входы дешифратора 26 блока 13, где она преобразуется в импульсный сигнал, возбуждаемый на одном из его выходов (в момент поступления синхроимпульса с выхода Q4 блока 21). Если управляющие команды предназначены, например, для последовательного включения исполнительных механизмов 14-1, 14-2.14-n, то импульсные сигналы поочередно возбуждаются на выходах 1-1, 2-1, 3-1 и т.д. дешифратора 26, переключая в единичное состояние триггеры управления 27-1, 27-2.27-n. При этом открываются ключи 28-1. 28-n и обмотки управления исполнительных механизмов 14-1.14-n подсоединяются к питающей шине U_Y. Если выводимая из блока 3 серия управляющих команд предназначена для выключения каких-либо исполнительных механизмов, то импульсные сигналы возбуждаются на выходах 1-2, 2-2, 3-2 и т.д. дешифратора 26, обеспечивая соответствующие триггеры управления 27 и ключи 28.The command information follows the inputs of the decoder 26 of block 13, where it is converted into a pulse signal excited at one of its outputs (at the time the clock pulse arrives from output Q4 of block 21). If the control commands are intended, for example, for sequential switching of the actuators 14-1, 14-2.14-n, then the pulse signals are alternately excited at the outputs 1-1, 2-1, 3-1, etc. decoder 26, switching to a single state control triggers 27-1, 27-2.27-n. This opens the keys 28-1. 28-n and the control windings of the actuators 14-1.14-n are connected to the supply bus U _Y. If the series of control commands output from block 3 is designed to turn off any actuators, then pulse signals are excited at outputs 1-2, 2-2, 3-2, etc. the decoder 26, providing the corresponding control triggers 27 and keys 28.

Если дискретность выдачи управляющих воздействий увеличивается, то с целью более рационального использования объема памяти блока 3, частоту заполнения счетчика 17 следует уменьшить. Это достигается включением в работу 2-го канала программируемого таймера 2, а именно: в младший разряд Q0 командного слова записывают единичные сигналы, по которым D-триггер 7 переводится и далее удерживается в единичном состоянии, подсоединяя к первому входу элемента И 6 (с помощью коммутатора 5) выход ОИТ 1 таймера 2. На этом участке техпроцесса текущее время реализации команд определяется по следующему соотношению:

где N₁ показания счетчика 17 в момент переключения частот f₁ и f₂.If the discreteness of the issuance of control actions increases, then in order to more efficiently use the memory capacity of block 3, the fill frequency of the counter 17 should be reduced. This is achieved by including the programmable timer 2 in the 2nd channel, namely: single signals are recorded in the low order bit Q0 of the command word, according to which the D-trigger 7 is translated and then held in a single state, connecting to the first input of the And 6 element (using switch 5) the output of the ICU 1 timer 2. In this section of the technical process, the current time for the implementation of commands is determined by the following ratio:

where N ₁ readings of the counter 17 at the time of switching frequencies f ₁ and f ₂ .

Единичный сигнал в разряд Q0 вводится на все время формирования частоты f₂.A single signal in the discharge Q0 is introduced for the entire time the formation of the frequency f ₂ .

Паузы в формировании управляющих воздействий организуются записью единичных сигналов в разряд Q1 командного кода. В этом случае при формировании импульсного сигнала на последнем выходе преобразователя 21 замыкается ключ 10 и запускается 3-ий канал таймера 2. На его выходе ОИТ2 устанавливается сигнал низкого уровня, который закрывает элемент И 6 и заполнение счетчиков 16, 17 прекращается. Через интервал времени, равный τ, на выходе ОИТ 2 вновь появляется сигнал высокого уровня и элемент И 6 разблокируется. С учетом вводимых пауз текущее время реализации управляющих команд увеличивается на величину, равную произведению dτ, где d количество пауз. Pauses in the formation of control actions are organized by writing single signals to the Q1 bit of the command code. In this case, when a pulse signal is generated at the last output of the converter 21, the key 10 is closed and the 3rd channel of the timer 2 is started. At its output OIT2, a low level signal is established, which closes the And 6 element and the filling of the counters 16, 17 is stopped. After a time interval equal to τ, a high-level signal appears again at the output of the ICU 2 and the And 6 element is unlocked. Taking into account the introduced pauses, the current time for the implementation of control commands increases by an amount equal to the product dτ, where d is the number of pauses.

Окончание микропрограммы обозначается единичным сигналом в разряде Q2. Через ключ 11 он транслируется на синхронизирующий вход D-триггера 8 и возвращает его в исходное состояние. Ключи 4 и коммутатор 18 переключают устройство в режим приема информации от ЭВМ 15. Одновременно на инверсном выходе D-триггера 8 появляется единичный сигнал, который адресуется на информационный вход одноразового буфера 32 ЭВМ 15. При опросе последнего единичный сигнал считывается в младший разряд D0 шины 43 данных, являясь для микропроцессора 29 однозначным признаком перехода к новой микропрограмме. Она запускается аналогично описанному выше, при этом в момент записи в регистр 20 нового кода начального адреса производится обнуление счетчика 17. The end of the firmware is indicated by a single signal in discharge Q2. Through the key 11, it is transmitted to the synchronizing input of the D-trigger 8 and returns it to its original state. The keys 4 and the switch 18 switch the device to the mode of receiving information from the computer 15. At the same time, a single signal appears on the inverse output of the D-flip-flop 8, which is addressed to the information input of the one-time buffer 32 of the computer 15. When polling the last, a single signal is read into the least significant bit D0 of bus 43 data, being for microprocessor 29 a clear sign of the transition to a new firmware. It starts in the same way as described above, while at the time of writing to the register 20 a new code of the starting address, the counter 17 is reset.

При необходимости в соответствующие разделы памяти блока 3 могут быть записаны новые микропрограммы управления исполнительными механизмами 14-1. 14-n, заранее подготовленные и хранящиеся в блоке постоянной памяти 30. Операция ввода новых данных в блок 3 выполняется после обнуления D-триггера 8 в последовательности, указанной в таблице (команды 12.23). If necessary, new firmware for controlling actuators 14-1 can be recorded in the corresponding sections of the memory of block 3. 14-n, prepared in advance and stored in the read-only memory block 30. The operation of entering new data into block 3 is performed after zeroing the D-trigger 8 in the sequence indicated in the table (commands 12.23).

Таким образом, предлагаемое устройство позволяет оперативно перестраивать микропрограммы управления рабочим объектом, во-первых, за счет изменения содержимого блока 3 памяти с последующим контролем достоверности ввода в него новых данных, и во-вторых, перепрограммирования таймера 2, т.е. выбора новых рабочих частот f₁ и f₂ и временных интервалов t. Эти технические усовершенствования улучшают эксплуатационные характеристики устройства и расширяют область его применения.Thus, the proposed device allows you to quickly rebuild the microprograms of control of the working object, firstly, by changing the contents of the memory unit 3 with subsequent control of the reliability of entering new data into it, and secondly, reprogramming the timer 2, i.e. selection of new operating frequencies f ₁ and f ₂ and time intervals t. These technical improvements improve the operational characteristics of the device and expand its scope.

Следует отметить, что во время работы устройства в режиме управления, ЭВМ 15 может быть загружена решением других задач, т.к. с помощью блока ключей 4 и элемента ИЛИ 9 она отключена от его внутренней шины данных D_вн и входа управления записью.It should be noted that while the device is in control mode, the computer 15 can be loaded with other tasks, because using the key block 4 and the element OR 9 it is disconnected from its internal data bus D _ext and input control record.

Технико-экономический эффект от использования данного предложения заключается в возможности создания многоцелевых и сравнительно простых устройств микропрограммного управления, в том числе автоматизированных систем управления различным технологическим оборудованием, программируемых контроллеров, управляющих автоматов и т.п. The technical and economic effect of using this proposal lies in the possibility of creating multi-purpose and relatively simple microprogram control devices, including automated control systems for various technological equipment, programmable controllers, control machines, etc.

Claims

1. A microprogram control device containing a memory block of microcommands and a register, characterized in that it includes a programmable timer, an address code generator, an information output connected to the input of the address bits of the micro instruction memory block, a key block, two D-flip-flops, a switch, an And element , two keys, an OR element and a matching unit, the outputs of which are connected to the control inputs of the actuators, while the information input of the device is connected to the data input inputs of the programmable timer and form of the address code and through the key block with the information input-output of the micro-memory memory block, the register information input and the input of the higher address bits of the matching unit, the input clock of the device is connected to the synchronization inputs of the programmable timer, the outputs of the first and second channels of which are connected to the first input of the And element through the switch, and the third channel with the second input of this element directly, the first fourth control inputs of the device are connected respectively to the chip selection input programmable timer, with the first and second control inputs of the address code generator and the setting input to "1" of the second D-trigger, the device address is connected to the programmable timer input of the same name, the first and second control outputs of the address code generator are connected to the chip select inputs of the micro memory command block and the register, its third control output is connected to the synchronization input of the matching unit, and the fourth control output is connected to the control inputs of the keys and the synchronizing input of the first D-tr Gegra, the recording control input of the device through the OR element is connected to the recording permission inputs of the programmable timer and the micro-memory block, the output of the first D-trigger is connected to the control input of the switch, the direct output of the second D-trigger is connected to the control input of the key block, with the start inputs of the first and the second channels of the programmable timer, with the third input of the AND element, with the second input of the OR element and the input of the selection of the operating mode of the address code generator, the input of the clock input of which is connected to the output of the element And, the first input of the register is connected to the information input of the first D-trigger, its second and third outputs through the first and second keys are connected respectively to the start input of the third channel of the programmable timer and the synchronizing input of the second D-trigger combined with the zero input of the address code shaper, and the other outputs of the register are connected to the inputs of the lower address bits of the matching unit, the inputs of the setting to "0" of the first and second D-flip-flops are connected to the source of a single signal, and the inverse output of the second D-flip-flop and is an output closure firmware.

2. The device according to claim 1, characterized in that the address code generator comprises two pulse counters, a register, a switch, an OR element, two AND elements, a code converter, a D-trigger and a clock pulse generator connected by an output to the first input of the second AND element wherein the input of the input of the sync pulses of the driver is connected to the synchronizing input of the D-trigger, the information input of which is connected to the source of a single signal, the input of the data input of the driver is connected to the information input of the register, its first control input connected to the first input of the OR element and the input of register enable, and the second control input of the shaper connected to the first inputs of the switch and the first element And, the output connected to the first control input of the shaper, the outputs of the switch and the OR element are connected respectively to the counting input and the zeroing input of the second counter pulses, the outputs of which and the outputs of the register are the information outputs of the driver, the output of the D-trigger is connected to the second input of the second element AND, the output connected to the countable mu input of the first pulse counter and the input of the least significant bit of the code converter, the other inputs of which are connected to the outputs of this counter, the first and second outputs of the code converter are connected respectively to the second inputs of the switch and the first element And its third and fourth outputs are connected to the second and third control outputs the shaper, and the fifth output of the code converter is connected to the zeroing inputs of the first pulse counter and the D-trigger and to the fourth control output of the address code shaper, the selection input the operating mode of which is connected to the control input of the switch.