RU2059290C1

RU2059290C1 - Device for neuron modeling

Info

Publication number: RU2059290C1
Authority: RU
Inventors: Г.А. Галуев
Priority date: 1991-09-10
Filing date: 1991-09-10
Publication date: 1996-04-27

Abstract

FIELD: computer engineering. SUBSTANCE: device has information inputs 1₁,...1_n, 2₁, ...,2_n,, n synapse weight changing units 3₁,..., 3_n, setting inputs 4₁, ...,4_n, adder 5, first register 6, first AND gate 7, second AND gate 8, second register 9, logical unit 10, control inputs 12, 13, 14, 15, 16, 17, information inputs 19, 20, 21, 22. In addition device has third register 11, control input 18 and two groups of additional inputs of logical unit 10. Device may be used as unit of neural-like systems for modeling biological processes or as subsystem for parallel neural networks, which solves tasks of pattern recognition, image processing, solving systems of linear algebraic equations, matrix and vector operations. EFFECT: device implements models of gradual and formal neurons with variable output characteristics. 6 dwg

Description

Изобретение относится к бионике и вычислительной технике и может быть использовано в качестве элемента нейроподобных сетей для моделирования биологических процессов, а также для построения параллельных нейрокомпьютерных и вычислительных систем для решения задач распознавания образов, обработки и анализа изображений, цифровой обработки сигналов, систем алгебраических уравнений, матричных и векторных операций. The invention relates to bionics and computer engineering and can be used as an element of neural networks for modeling biological processes, as well as for building parallel neurocomputer and computing systems for solving problems of pattern recognition, image processing and analysis, digital signal processing, systems of algebraic equations, matrix and vector operations.

Из известных технических решений наиболее близким по технической сущности к предлагаемому объекту является устройство для моделирования нейрона, содержащее n блоков изменения синаптических весов, первые и вторые входы которых являются соответственно первой и второй группами информационных входов устройства, а третьи входы группой установочных входов устройства, сумматор, первые n входов которого подключены к выходам n блоков изменения синаптических весов, первый регистр, выход которого подключен к n+1 входу сумматора, а вход через первый вход первого элемента И соединен с выходом сумматора, связанного через первый вход второго элемента И с входом второго регистра, вход и выход которого соединены с соответствующими входами логического блока, содержащего первый и второй триггеры, с третьего по шестой элементы И и элемент ИЛИ, выход которого совместно с выходами сумматора, второго элемента И и второго регистра являются информационными выходами устройства, а вторые входы первого и второго элементов И, входы сброса первого и второго триггеров, первые входы третьего и четвертого элементов И подключены соответственно к управляющим входам устройства. Of the known technical solutions, the closest in technical essence to the proposed object is a device for simulating a neuron containing n blocks of synaptic weight changes, the first and second inputs of which are the first and second groups of information inputs of the device, and the third inputs are the group of installation inputs of the device, adder, the first n inputs of which are connected to the outputs of n blocks of synaptic balance changes, the first register, the output of which is connected to the n + 1 input of the adder, and the input through the first the first input of the first element And is connected to the output of the adder connected through the first input of the second element And to the input of the second register, the input and output of which is connected to the corresponding inputs of the logical block containing the first and second triggers, from the third to the sixth elements AND and the OR element, output which together with the outputs of the adder, the second element And and the second register are the information outputs of the device, and the second inputs of the first and second elements And, the reset inputs of the first and second triggers, the first inputs of the third and four of the elements AND are connected respectively to the control inputs of the device.

Недостатком устройства является то, что оно позволяет реализовать только два типа моделей нейрона: модель градуального нейрона с линейной аналоговой асимметричной выходной характеристикой вида Y_выхi= maxO;P_i} и модель формального нейрона с асимметричной ступенчатой выходной характеристикой вида Y_выхi sign (P_i).The disadvantage of this device is that it allows you to implement only two types of neuron models: a gradual neuron model with a linear analog asymmetric output characteristic of the form Y _output = maxO; P _i } and a formal neuron model with an asymmetric step output characteristic of the form Y _{output i} sign (P _i ) .

В то же время при моделировании нейронных сетей и при построении современных нейрокомпьютеров, наряду с указанными, получили широкое применение модели градуального нейрона с нелинейными аналоговыми выходными характеристиками как симметричного, так и асимметричного (фиг.1,в) вида, а также модели формального нейрона с симметричными и асимметричными ступенчатыми выходными характеристиками (фиг.1,г-ж). При этом многочисленные исследования доказали, что в зависимости от типа модели нейрона и вида его выходной характеристики существенным образом меняются свойства и функции нейроноподобных сетей, реализуемых на их основе. В связи с этим невозможность реализации в известном устройстве моделей нейрона с выходными характеристиками, представленными на фиг.1,б ж, существенным образом ограничивает его функциональные возможности и область практического применения. At the same time, when modeling neural networks and building modern neurocomputers, along with the indicated ones, widespread use were made of the degree neuron model with non-linear analog output characteristics of both symmetric and asymmetric (Fig. 1, c) form, as well as the model of formal neuron with symmetric and asymmetric step output characteristics (Fig. 1, gf). Moreover, numerous studies have shown that, depending on the type of neuron model and the type of its output characteristic, the properties and functions of neuron-like networks implemented on their basis change significantly. In this regard, the inability to implement in a known device models of a neuron with the output characteristics shown in Fig. 1, b, significantly limits its functionality and the scope of practical application.

Техническим эффектом изобретения является расширение функциональных возможностей устройства. The technical effect of the invention is to expand the functionality of the device.

Технический эффект достигается тем, что в известное устройство, содержащее n блоков изменения синаптических весов, сумматор, два регистра, первый и второй элементы И и логический блок, содержащий два триггера, с третьего по шестой элементы И и элемент ИЛИ, причем, первая и вторая группы информационных входов устройства подключены соответственно к первым и вторым входам n блоков изменения синаптических весов, выходы которых соединены с первого по n входами сумматора, n+1 вход которого соединен с выходом первого регистра, вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом сумматора, первым входом второго элемента И и является первым информационным выходом устройства, выход второго элемента И является вторым информационным выходом устройства и соединен с входом второго регистра и через первый вход логического блока подключен к входу установки в единицу первого триггера, выход второго регистра является третьим информационным выходом устройства и через второй вход логического блока соединен с первым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого является четвертым информационным выходом устройства, первый и второй управляющие входы которого соединены с вторыми входами первого и второго элементов И соответственно, группа установочных входов устройства соединена с третьими входами n блоков изменения синаптических весов, третий управляющий вход устройства соединен с входом сброса первого триггера, четвертый управляющий вход устройства соединен с первым входом четвертого элемента, введены третий регистр, а в логический блок дополнительно введены четвертый и пятый регистры, с третьего по пятый триггеры, с седьмого по тридцатый элементы И и две группы дополнительных входов, первая из которых соединена с выходами с первого по восьмой третьего регистра, а вторая с прямыми и инверсными выходами двух старших разрядов второго регистра, причем первый вход четвертого элемента И соединен с первыми входами с пятого по седьмой элементов И, выходы элементов И с четвертого по седьмой соединены с входами установки в единицу триггеров с второго по пятый соответственно, входы сброса которых соединены с входом сброса первого триггера, прямой и инверсный выходы старшего разряда второго регистра соединены через дополнительные входы второй группы с вторыми входами четвертого и шестого и пятого и седьмого элементов И соответственно, прямой и инверсный выходы второго разряда соединены через дополнительные входы второй группы с третьими входами шестого и седьмого и четвертого и пятого элементов И соответственно, выход второго триггера соединен с вторым входом третьего элемента И и первыми входами элементов И с восьмого по пятнадцатый, первый вход третьего элемента И соединен с вторыми входами восьмого и девятого и первым входом шестнадцатого элемента И, второй вход которого соединен с выходом пятого триггера и первыми входами элементов И с семнадцатого по девятнадцатый, выход третьего триггера соединен с первыми входами элементов И с двадцатого по двадцать третий, выход четвертого триггера соединен с первыми входами элементов И с двадцать четвертого по тридцатый, пятый и шестой управляющие входы устройства соединены с установочными входами четвертого и пятого регистров соответственно, выход четвертого регистра соединен с его информационным входом и вторыми входами десятого, с двенадцатого по пятнадцатый, и с двадцать четвертого по тридцатый элементов И, пpямой выход первого триггера соединен с третьими входами десятого, двенадцатого и пятнадцатого элементов И, инверсный выход первого триггера соединен с вторым входом одиннадцатого элемента И, выход пятого регистра соединен с его информационным входом и вторым входом элементов И с семнадцатого по двадцать третий и с третьим входом одиннадцатого элементов И, седьмой управляющий вход устройства соединен с информационным входом третьего регистра, первый выход которого соединен через соответствующий дополнительный вход первой группы с третьим входом третьего регистра соединен через соответствующий дополнительный вход первой группы с третьими входами восьмого, двадцать четвертого, шестнадцатого и двадцатого элементов И, третий выход третьего регистра через соответствующий дополнительный вход первой группы соединен третьими входами семнадцатого, двадцать первого и двадцать шестого элементов И и четвертыми входами десятого и одиннадцатого элементов И, пятый выход третьего регистра соединен через соответствующий дополнительный вход первой группы с третьими входами восемнадцатого, двадцать второго и двадцать седьмого элементов И и четвертым входом двенадцатого элемента И, шестой выход третьего регистра через соответствующий дополнительный вход первой группы соединен с третьими входами тринадцатого, девятнадцатого, двадцать третьего и двадцать восьмого элементов И, седьмой выход третьего регистра соединен через соответствующий дополнительный вход первой группы с третьими входами четырнадцатого и двадцать девятого элементов И, восьмой выход третьего регистра соединен через соответствующий дополнительный вход первой группы с четвертым входом пятнадцатого и третьим входом тридцатого элементов И, выходы элементов И с восьмого по тридцатый соединены с второго по двадцать четвертый входами элемента ИЛИ. The technical effect is achieved by the fact that in a known device containing n blocks of changes in synaptic weights, an adder, two registers, the first and second elements AND, and a logical block containing two triggers, the third through sixth elements AND, and the OR element, and the first and second groups of information inputs of the device are connected respectively to the first and second inputs of n blocks of change of synaptic weights, the outputs of which are connected from the first to n inputs of the adder, n + 1 input of which is connected to the output of the first register, the input of which is connected n with the output of the first element And, the first input of which is connected to the output of the adder, the first input of the second element And is the first information output of the device, the output of the second element And is the second information output of the device and is connected to the input of the second register and is connected to the first input of the logic block the installation input to the unit of the first trigger, the output of the second register is the third information output of the device and through the second input of the logical unit is connected to the first input of the third element And, the output to otorogo connected to the first input of the OR element, the output of which is the fourth information output of the device, the first and second control inputs of which are connected to the second inputs of the first and second elements And, accordingly, the group of installation inputs of the device is connected to the third inputs of n blocks of change of synaptic weights, the third control input the device is connected to the reset input of the first trigger, the fourth control input of the device is connected to the first input of the fourth element, the third register is entered, and in the logical the fourth and fifth registers, from the third to fifth triggers, from the seventh to the thirtieth AND elements and two groups of additional inputs, the first of which is connected to the outputs from the first to the eighth of the third register, and the second to the direct and inverse outputs of the two upper bits the second register, with the first input of the fourth element And connected to the first inputs from the fifth to seventh elements And, the outputs of the elements And from the fourth to seventh connected to the inputs of the installation in the unit of triggers from the second to fifth, respectively but, the reset inputs of which are connected to the reset input of the first trigger, the direct and inverse outputs of the highest order of the second register are connected through additional inputs of the second group to the second inputs of the fourth and sixth and fifth and seventh elements. And accordingly, the direct and inverse outputs of the second category are connected through additional inputs the second group with the third inputs of the sixth and seventh and fourth and fifth elements And, respectively, the output of the second trigger is connected to the second input of the third element And the first inputs of the element Comrade And from the eighth to the fifteenth, the first input of the third element And is connected to the second inputs of the eighth and ninth and the first input of the sixteenth element And, the second input of which is connected to the output of the fifth trigger and the first inputs of the elements And from seventeenth to nineteenth, the output of the third trigger is connected to the first the inputs of the elements And from the twentieth through the twenty third, the output of the fourth trigger is connected to the first inputs of the elements And from the twenty-fourth to the thirty, fifth and sixth control inputs of the device are connected to the installation by the moves of the fourth and fifth registers, respectively, the output of the fourth register is connected to its information input and the second inputs of the tenth, twelfth to fifteenth, and from the twenty-fourth to thirtieth elements of And, the direct output of the first trigger is connected to the third inputs of the tenth, twelfth and fifteenth elements of And, the inverse output of the first trigger is connected to the second input of the eleventh element And, the output of the fifth register is connected to its information input and the second input of the elements And from the seventeenth to the twenty third and with the third input of the eleventh element And, the seventh control input of the device is connected to the information input of the third register, the first output of which is connected through the corresponding additional input of the first group to the third input of the third register is connected through the corresponding additional input of the first group with the third inputs of the eighth, twenty fourth, sixteenth and of the twentieth elements And, the third output of the third register through the corresponding additional input of the first group is connected by the third inputs of the seventeenth , the twenty-first and twenty-sixth elements And and the fourth inputs of the tenth and eleventh elements And, the fifth output of the third register is connected through the corresponding additional input of the first group with the third inputs of the eighteenth, twenty-second and twenty-seventh elements And and the fourth input of the twelfth element And, the sixth output of the third register through the corresponding additional input of the first group is connected to the third inputs of the thirteenth, nineteenth, twenty third and twenty eighth elements And, the seventh in the output of the third register is connected through the corresponding additional input of the first group with the third inputs of the fourteenth and twenty-ninth elements And, the eighth output of the third register is connected through the corresponding additional input of the first group with the fourth input of the fifteenth and third input of the thirty element And, the outputs of the elements And from the eighth to the thirtieth from the second to the twenty-fourth inputs of the OR element.

Таким образом, введение седьмого элемента И и с третьего по пятый триггеры и их новые взаимосвязи с имевшимися ранее четвертым, пятым, шестым элементами И и вторым триггером позволяют осуществить через вторую группу дополнительных входов логического блока анализ знаковых разрядов двоичного значения мембранного потенциала Р_i реализуемой модели нейрона. При этом наличие в знаковых разрядах комбинации 00 свидетельствует о положительном значении Р_i, 11 об отрицательном значении P_i, а комбинации 01 и 10 о положительном и отрицательном переполнении разрядной сетки второго регистра. Эта информация в сочетании с выбранным кодом операции, который записывается в дополнительно введенный третий регистр через седьмой управляющий вход устройства и записанными в дополнительно введенные четвертый и пятый регистры константами +1 и -1, проходя через дополнительно введенные с восьмого по тридцатый элементы И, обеспечивает настройку устройства на реализации моделей нейрона с любой из представленных на фиг.1 выходных характеристик, что обеспечивает существенное расширение функциональных возможностей устройства.Thus, the introduction of the seventh element And and the third to fifth triggers and their new relationships with the previously available fourth, fifth, sixth elements And and the second trigger allow the analysis of the sign bits of the binary value of the membrane potential P _{i of the} implemented model through the second group of additional inputs of the logical unit neuron. In this case, the presence in the sign bits of combination 00 indicates a positive value of P _i , 11 indicates a negative value of P _i , and a combination of 01 and 10 indicates a positive and negative overflow of the discharge grid of the second register. This information in combination with the selected operation code, which is written to the additionally entered third register through the seventh control input of the device and the constants +1 and -1 written to the additionally entered fourth and fifth registers, passing through the additional elements And, entered from the eighth to thirtieth, provides the setting devices for implementing models of a neuron with any of the output characteristics shown in FIG. 1, which provides a significant expansion of the device’s functionality.

На фиг. 1 представлены выходные характеристики моделей нейрона, реализуемые устройством; на фиг.2 структурная схема устройства для моделирования нейрона; на фиг.3 структурная схема блока изменения синаптических весов; на фиг.4 структурная схема логического блока; на фиг.5 временная диаграмма работы устройства для моделирования нейрона в режиме градуального или формального нейронов; на фиг.6 временная диаграмма работы устройства для моделирования нейрона в режиме интегратора. In FIG. 1 shows the output characteristics of neuron models implemented by the device; figure 2 is a structural diagram of a device for modeling a neuron; figure 3 is a structural diagram of a block for changing synaptic weights; figure 4 is a structural diagram of a logical block; figure 5 is a timing diagram of the operation of a device for modeling a neuron in the mode of degree or formal neurons; Fig.6 is a timing diagram of the operation of a device for modeling a neuron in integrator mode.

Устройство содержит (фиг. 2) информационные входы 1₁,1_n и 2₁,2_n блоков изменения синаптических весов 3₁,3_n, установочные входы 4₁,4_n, сумматор 5, первый регистр 6, первый элемент И7, второй элемент И8, второй регистр 9, логический блок 10, третий регистр 11, управляющие входы 12,13,14,15,16,17,18, информационные выходы 19,20,21,22. Информационные входы 1₁,1_n, 2₁,2_n подключены соответственно к первым и вторым входам n блоков изменения синаптических весов 3₁,3_n, третьи входы которых являются установочными входами 4₁,4_n устройства. Выходы n блоков изменения синаптических весов 3₁,3_n подключены к n входам сумматора 5, n+1 вход которого подсоединен к выходу первого регистра 6. Вход первого регистра 6 через первый вход первого элемента И 7 подключен к выходу сумматора 5, который, кроме того, через первый вход второго элемента И 8 подключен к входу второго регистра 9 и первому входу логического блока 10. Выход второго регистра 9 подключен к второму входу логического блока 10, первая группа дополнительных входов которого подключена к выходам третьего регистра 11. Вторая группа дополнительных входов логического блока 10 подключена соответственно к прямым и инверсным выходам двух старших разрядов второго регистра 9. Вторые входы первого 7 и второго 8 элементов И, третий, четвертый, пятый и шестой входы логического блока 10, вход третьего регистра 11 являются управляющими входами 12,13,14,15,16,17,18 устройства. Выход сумматора 5, выход второго элемента И8, выход второго регистра 9 и выход логического блока 10 являются информационными выходами 19,20,21,22 устройства.The device contains (Fig. 2) information inputs 1 ₁ , 1 _n and 2 ₁ , 2 _n blocks of changes in synaptic weights 3 ₁ , 3 _n , installation inputs 4 ₁ , 4 _n , adder 5, first register 6, first element I7, second element I8, second register 9, logic block 10, third register 11, control inputs 12,13,14,15,16,17,18, information outputs 19,20,21,22. Information inputs 1 ₁ , 1 _n , 2 ₁ , 2 _{n are} connected respectively to the first and second inputs of n blocks of change of synaptic weights 3 ₁ , 3 _n , the third inputs of which are installation inputs 4 ₁ , 4 _{n of the} device. The outputs of n blocks of change of synaptic weights 3 ₁ , 3 _{n are} connected to n inputs of the adder 5, n + 1 whose input is connected to the output of the first register 6. The input of the first register 6 through the first input of the first element And 7 is connected to the output of the adder 5, which, in addition to in addition, through the first input of the second element And 8 is connected to the input of the second register 9 and the first input of the logical block 10. The output of the second register 9 is connected to the second input of the logical block 10, the first group of additional inputs of which are connected to the outputs of the third register 11. The second group of additional the input inputs of the logical block 10 is connected respectively to the direct and inverse outputs of the two high-order bits of the second register 9. The second inputs of the first 7 and second 8 elements And, the third, fourth, fifth and sixth inputs of the logical block 10, the input of the third register 11 are control inputs 12, 13,14,15,16,17,18 devices. The output of the adder 5, the output of the second element And8, the output of the second register 9 and the output of the logical unit 10 are the information outputs of the device 19,20,21,22.

Каждый j-й (j=1,n) блок изменения синаптических весов 3_j(фиг.3) содержит информационные входы 1_j, 2_j, установочный вход 4_j, множительное устройство 23, выход 24, сумматор 25 и регистр 26.Each j-th (j = 1, n) unit for changing synaptic weights 3 _j (Fig. 3) contains information inputs 1 _j , 2 _j , installation input 4 _j , multiplier 23, output 24, adder 25 and register 26.

Логический блок 10 (фиг. 4) содержит вход 27, который является первым входом этого блока и подключается к выходу второго элемента И 8 (фиг.2), входы 28,29,30,31, образующие вторую группу дополнительных входов этого блока и подключающиеся соответственно к прямым и инверсным выходам двух старших разрядов второго регистра 9 (фиг.2), вход 32, являющийся вторым входом этого блока и пдключающийся к выходу второго регистра 9 (фиг.2), с четвертого по седьмой элементы И 34,33,36,35 соответственно, с второго по пятый триггеры 37,38,39,40 соответственно, четвертый регистр 41, первый триггер 42, пятый регистр 43, третий элемент И 44, с восьмого по тридцатый элементы И 45,50,51,53,56,60,64,66,47,54,58,62,48,55,59,63,46, 49,52,57,61,65,67 соответственно, выходы которых совместно с выходом третьего элемента И 44 соединены с первого по двадцать четвертый входами элемента ИЛИ 68, выход которого является четвертым информационным выходом 22 устройства, входы 69,70,71,72, являющиеся соответственно третьим 14, четвертым 15, пятым 16 и шестым 17 управляющими входами устройства (фиг.2), входы 73-80. образующие первую группу дополнительных входов этого блока и подключающиеся соответственно к выходам с первого по восьмой третьего регистра 11 (фиг.2). Logical block 10 (Fig. 4) contains an input 27, which is the first input of this block and is connected to the output of the second element And 8 (Fig.2), inputs 28,29,30,31, forming the second group of additional inputs of this block and connected respectively, to the direct and inverse outputs of the two high-order bits of the second register 9 (Fig. 2), input 32, which is the second input of this block and connected to the output of the second register 9 (Fig. 2), from the fourth to the seventh elements AND 34.33.36 , 35, respectively, second to fifth triggers 37.38.39.40 respectively, fourth register 41, ne high trigger 42, fifth register 43, third element AND 44, eighth through thirtieth elements AND 45.50.51.53.56.60.64.66.47.54.58.62.48.55.59.63 , 46, 49.52.57.61.65.67, respectively, the outputs of which, together with the output of the third AND element 44, are connected from the first to the twenty-fourth inputs of the OR element 68, the output of which is the fourth information output of the device 22, the inputs are 69.70, 71.72, which are respectively the third 14, fourth 15, fifth 16 and sixth 17 control inputs of the device (figure 2), inputs 73-80. forming the first group of additional inputs of this block and connected respectively to the outputs from the first to the eighth of the third register 11 (figure 2).

Регистры 26 n блоков изменения синаптических весов 3₁,3_n(фиг.3), второй 9 и третий 11 регистры устройства (фиг.2), а также регистры 41 и 43 логического блока 10 (фиг.4) выполнены в виде m-разрядных, а первый регистр 6 в виде (m-2)-разрядного стандартных сдвиговых регистров. Триггеры 37,38,39,40,42 логического блока 10 (фиг. 4) являются стандартными RS- триггерами. В качестве множительного устройства 23 (фиг.3) блоков изменения синаптических весов 3₁,3_nиспользуется стандартное множительное устройство (с алгоритмом умножения младшими разрядами вперед) последовательно-параллельного типа. Принцип построения и функционирования указанных стандартных устройств известны Нешумова К.А. Электронные вычислительные машины и системы. М. Высшая школа, 1989, с.93-171; Соловьев Г.Н. Арифметические устройства ЭВМ. М. Энергия, 1978, с.7-149).Registers 26 n of the synaptic weight change blocks 3 ₁ , 3 _n (Fig. 3), the second 9 and third 11 device registers (Fig. 2), as well as the registers 41 and 43 of the logical block 10 (Fig. 4) are made in the form of m- bit, and the first register 6 in the form of (m-2) -bit standard shift registers. Triggers 37,38,39,40,42 of logical block 10 (Fig. 4) are standard RS-triggers. As the multiplier device 23 (Fig. 3) of the synaptic weight change blocks 3 ₁ , 3 _n , a standard multiplier device (with the algorithm for multiplying the least significant bits forward) is used in series-parallel type. The principle of construction and operation of these standard devices is known by K. Neshumova Electronic computers and systems. M. Higher School, 1989, pp. 93-171; Soloviev G.N. Arithmetic computer devices. M. Energy, 1978, p. 7-149).

Устройство работает следующим образом. The device operates as follows.

Перед началом работы n регистров множительных устройств 23 (фиг.3), служащих для приема входных сигналов x_i,1,x_i,n, n регистров 26, служащих для записи начальных и хранения текущих значений синаптических весов τ _i,1 τ _i,n n блоков изменения синаптических весов 3₁,3_n, первый регистр 6, второй регистр 9, третий регистр 11, триггеры 37,38,39,40,42 и регистры 41,43 логического блока 10 устанавливаются в нулевое состояние. После этого осуществляется настройка устройства на требуемый режим функционирования. Для этого через установочные входы 4₁,4_n в регистры 26 блоков 3₁,3_n-1изменения синаптических весов задают в виде m-разрядных двоичных модифицированных (два разряда на знак) кодов начальные значения синаптических весов γ_0,1 γ_o,n-1 а в регистр 26 блока 3_n задают требуемое m-разрядное двоичное значение (в модифицированном коде) порога нейрона θ_i. При этом, в регистр множительного устройства 23 (предназначенный для приема входного сигнала) блока 3_n изменения синаптических весов записывается m-разрядный двоичный модифицированный дополнительный код числа (-1), которое там постоянно хранится. В регистр 41 логического блока 10, через вход 71 (фиг.4), являющийся управляющим входом 16 устройства (фиг.2) записывается двоичный модифицированный m-разрядный код числа (+1), которое там постоянно хранится, а в регистр 43 логического блока 10, через вход 72, являющийся управляющим входом 17 устройства (фиг.2 и 4), записывается двоичный дополнительный модифицированный m-разрядный код числа (-1), которое там постоянно хранится. Затем через управляющий вход 18 в третий регистр 11 (фиг. 2) записывается требуемый код операции в виде 8-разрядного двоичного кода, в соответствии с которым устройство настраивается на реализацию выбранной модели нейрона. При коде операции 10000000 устройство реализует модель градуального нейрона с линейной аналоговой асимметричной выходной характеристикой (фиг.1,а), при коде 01000000 модель градуального нейрона с нелинейной аналоговой симметрией выходной характеристикой (фиг. 1, б) при коде 00100000 модель градуального нейрона с нелинейной аналоговой асимметричной выходной характеристикой (фиг.1,в) при коде 00010000 модель формального нейрона с симметричной ступенчатой выходной характеристикой (фиг.1,г), при коде 000010000 модель формального нейрона с симметричной трехзначной ступенчатой выходной характеристикой (фиг.1,д), при коде 00000100 модель формального нейрона с симметричной ступенчатой выходной характеристикой (фиг.1,е), при коде 00000010 модель формального нейрона с асимметричной ступенчатой выходной характеристикой (фиг. 1. ж) и при коде 00000001 модель формального нейрона с асимметричной ступенчатой выходной характеристикой (фиг. 1, к). При коде операции 00000000 логический блок 10 отключается и устройство работает в режимах интегратора, сумматора, подсчета скалярного произведения векторов. После задания кода операции устройство готово к приему m-разрядных модифицированных кодов входных сигналов x_i,1, x_i,n-1 и сигналов приращений Δ γ_i,1 Δ γ_i,n-1 которые могут поступать соответственно на информационные входы 1₁,1_n-1 и 2₁,2_n-1устройства.Before you start n registers of multiplying devices 23 (figure 3), used to receive input signals x _{i, 1} , x _{i, n} , n registers 26, used to record the initial and store the current values of synaptic weights τ _{i, 1} τ _{i, n} n blocks of changes in synaptic weights 3 ₁ , 3 _n , first register 6, second register 9, third register 11, triggers 37,38,39,40,42 and registers 41,43 of logical block 10 are set to zero. After that, the device is configured for the desired mode of operation. To do this, through the installation inputs 4 ₁ , 4 _n to the registers 26 of the blocks 3 ₁ , 3 _{n-1, the} changes in the synaptic weights set in the form of m-bit binary modified (two bits per sign) codes the initial values of the synaptic weights γ _0,1 γ _{o, n-1} and in register 26 of block 3 _n set the desired m-bit binary value (in a modified code) of the neuron threshold θ _i . At the same time, an m-bit binary modified additional code of the number (-1) is stored in the register of the multiplier device 23 (intended for receiving the input signal) of the 3 _n synaptic balance change unit, which is constantly stored there. In the register 41 of the logical block 10, through the input 71 (Fig. 4), which is the control input 16 of the device (Fig. 2), a binary modified m-bit code of the number (+1) is written, which is constantly stored there, and in the register 43 of the logical block 10, through the input 72, which is the control input 17 of the device (FIGS. 2 and 4), a binary additional modified m-bit code of the number (-1) is recorded, which is constantly stored there. Then, through the control input 18, in the third register 11 (Fig. 2), the required operation code is written in the form of an 8-bit binary code, according to which the device is configured to implement the selected neuron model. With an operation code of 10000000, the device implements a model of a degree neuron with a linear analog asymmetric output characteristic (Fig. 1, a), with a code 01000000, a model of a degree neuron with a nonlinear analog symmetry output characteristic (Fig. 1, b) with a code 00100000, a model of a degree neuron with a non-linear with an asymmetric analog output characteristic (Fig. 1, c) with the code 00010000, a model of a formal neuron with a symmetrical step output characteristic (Fig. 1, d), with a code 000010000 a model of a formal neuron with a three-valued symmetric step output characteristic (Fig. 1, e), with code 00000100, a model of a formal neuron with a symmetrical step output characteristic (Fig. 1, f), with code 00000010, a model of a formal neuron with an asymmetric step output (Fig. 1. g) and with code 00000001, a model of a formal neuron with an asymmetric stepwise output characteristic (Fig. 1, k). When the operation code is 00000000, the logical block 10 is turned off and the device operates in the integrator, adder, and scalar product of vectors. After setting the operation code, the device is ready to receive m-bit modified codes of input signals x _{i, 1} , x _{i, n-1} and increment signals Δ γ _{i, 1} Δ γ _{i, n-1} that can be received respectively at information inputs 1 ₁ , 1 _n-1 and 2 ₁ , 2 _n-1 devices.

Временная диаграмма работы устройства в режиме моделирования нейрона представлена на фиг.5. В течение первых m тактов осуществляется прием m-разрядных модифицированных двоичных кодов входных сигналов x_i,1,x_i,n-1 и Δ γ_i,1 Δ γ_i,n-1 и одновременно выдачу m-разрядного модифицированного двоичного кода выходного сигнала Y_выхi-1(полученного на предыдущем i-1 шаге) на информационном выходе 22 устройства. При этом в течение первых m тактов времени в блоках 3₁,3_n-1 изменения синаптических весов происходит суммирование (в сумматорах 25) поступающих приращений Δ γ_i,1 Δ γ_i,n-1 с хранящимися в регистрах 26 значениями синаптических весов γ_i-1,1,γ_i-1,n-1, полученными на предыдущем i-1 шаге. В результате в регистрах 26 блоков 3₁,3_n-1 изменения синаптических весов в данном i шаге формируются текущие значения синаптических весов
γ _i,1 γ _i-1,1 + Δ γ_i,1 γ _i,n-1
γ_i-1,n-1 + Δ γ_i,n-1
В течение последующих (2m-2) тактов времени в блоках 3₁,3_nизменения синаптических весов происходит умножение, в множительных устройствах 23 (фиг. 3), поступивших входных сигналов x_i,1,x_i,n-1 на текущие значения синаптических весов γ _i,1 γ_i,n-1 и умножение величины порога θ_i на (-1) и затем полученные (2m-2)-разрядные произведения в модифицированном двоичном коде суммируются на сумматоре 5. Другими словами, в течение указанных (2m-2) тактов времени на выходе комбинационного сумматора 5 формируется (2m-2)-разрядный модифицированный двоичный код числа
P_i=

x_i,j•γ_i,j-θ_i.The timing diagram of the operation of the device in the simulation mode of the neuron is presented in figure 5. During the first m clocks, m-bit modified binary codes of the input signals x _{i, 1} , x _{i, n-1} and Δ γ _{i, 1} Δ γ _{i, n-1} are received and simultaneously the m-bit modified binary output code is output Y _{output i-1} (obtained in the previous i-1 step) at the information output 22 of the device. At the same time, during the first m clock cycles in blocks 3 ₁ , 3 _{n-1 of the} change in the synaptic weights, the incoming increments Δ γ _{i, 1} Δ γ _{i, n-1} with the values of the synaptic weights γ stored in the registers 26 are summed _i-1,1 , γ _{i-1, n-1} obtained in the previous i-1 step. As a result, in registers of 26 blocks 3 ₁ , 3 _n-1 changes in synaptic weights in this i step, the current values of synaptic weights are formed
γ _{i, 1} γ _i-1,1 + Δ γ _{i, 1} γ _{i, n-1}
γ _{i-1, n-1} + Δ γ _{i, n-1}
Over the next (2m-2) clock cycles in blocks 3 ₁ , 3 _{n of the} change in the synaptic weights, multiplication takes place in multipliers 23 (Fig. 3) of the input signals x _{i, 1} , x _{i, n-1} by the current values synaptic weights γ _{i, 1} γ _{i, n-1} and multiplying the threshold θ _i by (-1) and then the resulting (2m-2) -bit products in the modified binary code are summed on adder 5. In other words, during the indicated ( 2m-2) time steps at the output of the combinational adder 5, a (2m-2) -bit modified binary code of the number is generated
P _i =

x _{i, j} • γ _{i, j} -θ _i .

Как видно из временной диаграммы на фиг.5, под действием управляющих сигналов f₁₃, поступающих через управляющий вход 13 на второй вход второго элемента И 8, старшие m разрядов ((m-2) значащих и два знаковых разряда) числа P_i записываются во второй регистр 9. При этом, после записи самого старшего m разряда числа P_i на управляющий вход 15 подается управляющий сигнал f₁₅ (фиг.5), под действием которого элементы И 33,34,35,36 логического блока 10 (фиг. 4) открываются и в зависимости от значения двух старших (знаковых) разрядов второго регистра 9 осуществляется переход в единичное состояние одного из триггеров 37,38,39,40 логического блока 10. Так, если в знаковых разрядах второго регистра 9 имеется комбинация 00 (т.е. число P_iположительное или равно нулю), то в единичное состояние переходит триггер 37, если 10 (отрицательное переполнение), то в единичное состояние переходит триггер 38, если 01 (положительное переполнение), то триггер 39, и если 11 (число P_i отрицательное), то триггер 40. Записанный в третий регистр 11 на начальном этапе код операции в виде восьмиразрядного кода поступает на первую группу дополнительных входов 73-80 логического блока 10. В зависимости от заданного кода операции и состояния триггеров 37,38,39,40 выбирается определенная группа элементов И среди множества этих элементов И 44-67 и реализуется требуемая модель нейрона и его выходная характеристика. При коде операции 10000000 на вход 73 первой группы дополнительных входов логического блока 10 поступает единичный сигнал, открывающий схему И 44 логического блока 10 (фиг.4), Если число P_i во втором регистре 9 больше или равно нулю (т.е. в знаковых разрядах регистра 9 комбинация 00 и триггер 37 в единичном состоянии (фиг. 4), то она в следующие m тактов времени с выхода регистра 9 через второй вход 32 логического блока 10 и через элемент И 44 и элемент ИЛИ 68 логического блока 10 поступает на выход 22 устройства. Если P_i < 0, то триггер 37 логического блока 10 будет в нулевом состоянии, схема И 44 логического блока 10 будет закрыта и в течение следующих m тактов времени на выходе 22 устройства будет выдаваться ноль. Иными словами, в этом режиме устройство реализует функции градуального нейрона с линейной аналоговой выходной характеристикой (фиг.1,a)
P_i=

x_i,j•γ_i,j-θ_i
Y_вых _i= max0;P_i}

После выдачи m-разрядного модифицированного двоичного кода числа Y_выхi на вход 69 логического блока 10, являющийся управляющий входом 14 устройства, подается единичный сигнал f₁₄ (фиг. 5), сбрасывающий триггеры 37,38,39,40 и 42 в нулевое состояние и описанная выше процедура полностью повторяется.As can be seen from the timing diagram in figure 5, under the influence of the control signals f ₁₃ received through the control input 13 to the second input of the second element And 8, the highest m bits ((m-2) significant and two significant bits) of the number P _{i are} written in second register 9. In this case, after writing the oldest m bit of the number P _i to the control input 15, a control signal f ₁₅ is supplied (Fig. 5), under the action of which the elements And 33,34,35,36 of the logical block 10 (Fig. 4 ) open and, depending on the value of the two senior (signed) bits of the second register 9, the first ehod in one state of the flip-flops 37,38,39,40 logic block 10. Thus, if the sign bit of the second register 9 has a combination of 00 (i.e., the number P _i is positive or zero), the switches in one state the trigger 37, if 10 (underflow), then in one state the trigger switches 38, 01 if (positive overflow), then flip-flop 39 and 11 if (P _i negative number), then the flip-flop 40. the recorded in the third register 11 at the initial stage the operation code in the form of an eight-bit code is sent to the first group of additional inputs 73-80 of logic block 10. Depending on the given operation code and the state of the triggers 37,38,39,40, a certain group of AND elements is selected from the set of these AND 44-67 elements and the required neuron model and its output characteristic are implemented. When the operation code 10000000, the input 73 of the first group of additional inputs of the logical block 10 receives a single signal that opens the circuit AND 44 of the logical block 10 (figure 4), If the number P _i in the second register 9 is greater than or equal to zero (i.e., in the significant bit register 9 combination 00 and trigger 37 in a single state (Fig. 4), then it is in the next m clocks from the output of register 9 through the second input 32 of the logical block 10 and through the element AND 44 and the element OR 68 of the logical block 10 is output 22 of the device. If P _i <0, the flip-flop 37 the logic block 10 will be zero tion state, AND circuit 44 the logic block 10 will be closed and for the next time m cycles at the output 22 of the device will be issued a zero. In other words, in this mode, the device implements the function of a neuron with a gradual linear analog output characteristic (1, a)
P _i =

x _{i, j} • γ _{i, j} -θ _i
Y _O _{_i} = max0; P _i}

After issuing the m-bit modified binary code of the number Y _oi, the input 69 of the logic unit 10, which is the control input of the device 14, is supplied with a single signal f ₁₄ (Fig. 5), resetting the

triggers

37,38,39,40 and 42 to the zero state and the procedure described above is completely repeated.

При коде операции 01000000 на вход 74 первой группы дополнительных входов логического блока 10 подается единичный сигнал, который открывает соответствующую группу элементов И 45,46,47,48 логического блока 10 (фиг.4). Тогда если величина P_i ≥0 (т.е. в знаковых разрядах регистра 9 комбинация 00 и триггер 37 в единичном состоянии), то она с выхода регистра 9 через второй вход 32 логического блока 10, через элемент И 45 и элемент ИЛИ 68 логического блока 10 поступает в течение m тактов времени на выход 2 устройства. Если в знаковых разрядах второго регистра 9 комбинация 01 (т.е. регистр 39 в единичном состоянии), то это свидетельствует о положительном переполнении, т. е. величина P_i превышает наибольшее положительное число, помещающееся в разрядную сетку второго регистра 9 (в качестве максимального положительного числа выбрана величина +1, так как в устройстве используются модифицированные двоичные коды с фиксированной запятой перед старшим разрядом). В этом случае из регистра 41 величина (+1) (записанная в регистр 41 на начальном этапе) через элемент И 46 и элемент ИЛИ 68 логического блока 10 (фиг.4) поступает на выход 22 устройства. Если величина P_i<0 (в знаковых разрядах второго регистра комбинация 11 и триггер 40 в единичном состоянии), то она с выхода регистра 9 через второй вход 32. элемент И 47 и элемент ИЛИ 68 логического блока 10 поступает на выход 22 устройства. Если в знаковых разрядах второго регистра 9 комбинация 10 (т.е. отрицательное переполнение), то с выхода регистра 43 через элемент И 48, элемент ИЛИ 68 логического блока 10 на выход 22 устройства поступает максимальное отрицательное число -1, которое может поместиться в разрядной сетке регистра 9.When the operation code 01000000 to the input 74 of the first group of additional inputs of the logical block 10, a single signal is supplied, which opens the corresponding group of elements AND 45,46,47,48 of the logical block 10 (figure 4). Then, if the value P _i ≥0 (i.e., in the sign bits of register 9, combination 00 and trigger 37 are in a single state), then it is output from register 9 through the second input 32 of logic block 10, through element AND 45 and element OR 68 of logic unit 10 arrives during m clock cycles to output 2 of the device. If the sign bit of the second register 9, a combination of 01 (i.e., the register 39 in a single state), this indicates a positive overflow, t. E. The value P _i is greater than the largest positive number placed in the register the second bit grid 9 (as the maximum positive number is selected as +1, since the device uses modified binary codes with a fixed comma before the high order). In this case, from the register 41, the value (+1) (recorded in the register 41 at the initial stage) through the AND element 46 and the OR element 68 of the logical unit 10 (Fig. 4) is supplied to the output 22 of the device. If the value of P _i <0 (in the sign bits of the second register is a combination of 11 and the trigger 40 is in a single state), then it is output from the register 9 through the second input 32. The AND element 47 and the OR element 68 of the logical unit 10 is sent to the output 22 of the device. If in the significant bits of the second register 9 there is a combination of 10 (i.e., negative overflow), then from the output of the register 43 through the AND 48 element, OR element 68 of the logical block 10, the maximum negative number -1, which can fit in the bit register grid 9.

В результате в данном режиме устройства реализует алгоритм градуального нейрона с нелинейной аналоговой симметричной выходной характеристикой (фиг. 1,б)
P_i=

x_i,j•γ_i,j-θ_i
Y_вых _i=

P

При коде операции 00100000 на вход 75 первой группы дополнительных входов логического блока 10 подается единичный сигнал, отпирающий схемы И 49,50 логического блока 10 (фиг.4). Тогда, если P_i ≥ 0 (в знаковых разрядах второго регистра 9 через второй вход 32, схему И 50, схему ИЛИ 68 логического блока 10 поступает в течение m тактов на выход 22 устройства. Если имеет место положительное переполнение (в знаковых разрядах второго регистра 9 комбинация 01 и триггер 39 в единичном состоянии), то величина (+1) с выхода регистра 41 через схему И 49 и схему ИЛИ 68 поступает на выход 22 устройства. В остальных случаях, т.е. когда P_i < 0 или имеет место отрицательное переполнение на выходе 22 устройства в течение m тактов будет выдаваться ноль, т.е. при данном режиме устройство реализует алгоритм градуального нейрона с нелинейной аналоговой несимметричной характеристикой (фиг.1,в)
P_i=

x_i,j•γ_i,j-θ_i
Y_вых _i=

1
При коде операции 00010000 на вход 76 первой группы дополнительных входов логического блока 10 поступает единичный сигнал и отпирает схемы И 51,52,53,54,55 логического блока 10. Тогда, если P_i>0 (есть хоть одна единица в значащих разрядах кода числа P_i и триггер 42 находится в единичном состоянии), то триггер 37 в единичном состоянии и величина (+1) с выхода регистра 41 через схему И 51 и схему ИЛИ 68 логического блока 10 (фиг.4) поступает на выход 22 устройства. Аналогичная ситуация происходит и в том случае, когда имеет место положительное переполнение разрядной сетки регистра 9 и триггер 39 находится в единичном состоянии и отпирает схему И 52 логического блока 10. Если P_i 0 (и знаковые и значащие разряды равны нулю), то триггер 42 в нулевом состоянии, триггер 37 в единичном состоянии и величина (-1) с выхода регистра 43 через схему И 53 и схему ИЛИ 68 логического блока 10 происходит на выход 22 устройства. Такая же ситуация происходит при Р_i < 0 или отрицательном переполнении, только в этих случаях величина (-1) проходит на выход 22 устройства соответственно через схему И 54 или схему И 55 логического блока 10. В данном режиме устройство реализует алгоритм формального нейрона с симметричной ступенчатой выходной характеристикой (фиг.1,г):
P_i=

x_i,j•γ_i,j-θ_i
Y_вых _i=

При коде операции 00001000 на вход 77 первой группы дополнительных входов логического блока 10 поступает единичный сигнал и отпирает схемы И 56, 57, 58, 59 логического блока 10. Тогда если P_i > 0 (или имеет место положительное переполнение) и триггер 37 (или триггер 39) в единичном состоянии, то величина (+1) с выхода регистра 41 через элемент И 56 (или элемент И 57) и схему ИЛИ 68 логического блока 10 поступает на выход 22 устройства, Если P_i 0 схемы И 56.57,58,59 заперты и на выходе 22 устройства в течение m тактов будет поступать ноль. Когда P_i < 0 (или имеет место отрицательное переполнение) и триггер 40 (или триггер 38) в единичном состоянии, то с выхода регистра 43 величина (-1) проходит через элемент И 58 (или элемент И 59) и схему ИЛИ 68 логического блока 10 на выход 22 устройства. В этом режиме устройство реализует алгоритм формального нейрона с симметричной трехзначной ступенчатой выходной характеристикой (фиг.1,д):
P_i=

x_i,j•γ_i,j-θ_i
Y_вых _i=

При коде операции 00000100 на вход 78 первой группы дополнительных входов логического блока 10 поступает единичный сигнал, который отпирает схемы И 60,61,62,63 логического блока 20 (фиг.4). Тогда, если P_i≥0 (или есть положительное переполнение) и триггер 37 (или триггер 39) в единичном состоянии, то величина (+1) с выхода регистра 41 через схему И 60 (или схему И 61) и схему ИЛИ 68 логического блока 10 поступает на выход 22 устройства. Если P_i <0 (или отрицательное переполнение) и триггер 40 (или триггер 38) в единичном состоянии, то величина (-1) с выхода регистра 43 через схему И 62 (или схему И 63) и схему ИЛИ 68 логического блока 10 поступает на выход устройства. В этом режиме устройство реализует алгоритм формального нейрона с симметричной ступенчатой выходной характеристикой (фиг,1,е)
P_i=

x_i,j•γ_i,j-θ_i
Y_вых _i=

При коде операции 00000010 на вход 79 первой группы дополнительных входов логического блока 10 поступает единичный сигнал, отпирающий схемы И 64,65 логического блока 10 (фиг.4). Тогда если P_i≥0 (или есть положительное переполнение) и триггер 37 (или триггер 39) в единичном состоянии, то величина (+1) с выхода регистра 41 через схему И 64 (или схему И 65) и схему ИЛИ 68 логического блока 10 поступает на выход 22 устройства. В остальных случаях (P_i<0 или отрицательное переполнение) схемы И 64,65 будут закрыты и на выходе 22 устройства будет ноль. В этом режиме устройство реализует алгоритм формального нейрона с асимметричной ступенчатой выходной характеристикой (фиг.1,ж).As a result, in this mode, the device implements a gradual neuron algorithm with a nonlinear analog symmetric output characteristic (Fig. 1, b)
P _i =

x _{i, j} • γ _{i, j} -θ _i
Y _o _i =

P

When the operation code 00100000 to the input 75 of the first group of additional inputs of the logical block 10, a single signal is supplied, unlocking the circuit And 49.50 of the logical block 10 (Fig.4). Then, if P _i ≥ 0 (in the sign bits of the second register 9 through the second input 32, the AND circuit 50, the OR circuit 68 of the logic block 10 arrives during m clocks to the output of the device 22. If there is a positive overflow (in the sign bits of the second register 9 combination 01 and trigger 39 in a single state), then the value (+1) from the output of the register 41 through the AND circuit 49 and the OR circuit 68 goes to the output of the device 22. In other cases, that is, when P _i <0 or has place a negative overflow at the output 22 of the device for m cycles will be issued zero, i.e. and in this mode, the device implements the algorithm of a gradual neuron with a nonlinear analog asymmetric characteristic (Fig. 1, c)
P _i =

x _{i, j} • γ _{i, j} -θ _i
Y _o _i =

1
When operation code 00010000, a single signal is input to the input 76 of the first group of additional inputs of logic block 10 and unlocks the circuits AND 51,52,53,54,55 of logic block 10. Then, if P _i > 0 (there is at least one unit in significant bits of the code P _i and trigger 42 is in a single state), then trigger 37 is in a single state and the value (+1) from the output of register 41 through the AND 51 circuit and OR circuit 68 of the logic unit 10 (Fig. 4) is output to the device 22. A similar situation occurs when there is a positive overflow of the bit grid of the register 9 and the trigger 39 is in a single state and unlocks the circuit I 52 of the logic block 10. If P _i 0 (and sign and significant bits are equal to zero), then trigger 42 in the zero state, the trigger 37 is in the single state and the value (-1) from the output of the register 43 through the AND 53 and the OR 68 of the logic block 10 occurs at the output 22 of the device. The same situation occurs when P _i <0 or a negative overflow, only in these cases the value (-1) passes to the output of the device 22, respectively, through the circuit I 54 or circuit I 55 of the logical block 10. In this mode, the device implements a formal neuron algorithm with a symmetric step output characteristic (figure 1, g):
P _i =

x _{i, j} • γ _{i, j} -θ _i
Y _o _i =

When the operation code is 00001000, a single signal is input to the input 77 of the first group of additional inputs of the logic block 10 and unlocks the circuits AND 56, 57, 58, 59 of the logic block 10. Then if P _i > 0 (or there is a positive overflow) and trigger 37 (or trigger 39) in a single state, then the value (+1) from the output of the register 41 through the element And 56 (or element And 57) and the circuit OR 68 of the logical block 10 is fed to the output 22 of the device, If P _i 0 circuit And 56.57,58, 59 are locked and at the output 22 of the device during m cycles zero will arrive. When P _i <0 (or there is a negative overflow) and trigger 40 (or trigger 38) in a single state, then from the output of register 43, the value (-1) passes through the AND element 58 (or the AND element 59) and the logical OR circuit 68 block 10 to the output 22 of the device. In this mode, the device implements a formal neuron algorithm with a symmetric three-digit step output characteristic (Fig. 1, e):
P _i =

x _{i, j} • γ _{i, j} -θ _i
Y _o _i =

When the operation code 00000100 to the input 78 of the first group of additional inputs of the logical block 10 receives a single signal, which unlocks the circuit And 60,61,62,63 logical block 20 (figure 4). Then, if P _i ≥0 (or there is a positive overflow) and trigger 37 (or trigger 39) in a single state, then the value (+1) from the output of register 41 through the And 60 circuit (or And 61 circuit) and logical OR circuit 68 block 10 is output 22 of the device. If P _i <0 (or negative overflow) and trigger 40 (or trigger 38) in a single state, then the value (-1) from the output of register 43 through circuit I 62 (or circuit I 63) and circuit OR 68 of logic block 10 to the output of the device. In this mode, the device implements a formal neuron algorithm with a symmetrical step output characteristic (FIG. 1, e)
P _i =

x _{i, j} • γ _{i, j} -θ _i
Y _o _i =

When the operation code 00000010 at the input 79 of the first group of additional inputs of the logical block 10 receives a single signal, unlocking the circuit And 64.65 of the logical block 10 (figure 4). Then if P _i ≥0 (or there is a positive overflow) and trigger 37 (or trigger 39) is in the single state, then the value (+1) from the output of register 41 through the AND 64 circuit (or AND 65 circuit) and the OR block logic circuit 68 10 is output 22 of the device. In the remaining cases (P _i <0 or negative overflow), the AND 64.65 circuits will be closed and the output 22 of the device will be zero. In this mode, the device implements the algorithm of a formal neuron with an asymmetric stepwise output characteristic (Fig. 1, g).

P_i=

x_i,j•γ_i,j-θ_i
Y_вых _i=

При коде операции 00000001 на вход 80 первой группы дополнительных входов логического блока 10 поступает единичный сигнал и отпирает схемы И 66,67 логического блока 10 (фиг.4). Тогда, если P_i>0 (или есть положительное переполнение) и триггер 37 (или триггер 39 находится в единичном состоянии, то величина (+1) с выхода регистра 41 через схему И 66 (или схему И 67) и схему ИЛИ 68 логического блока поступает на выход 22 устройства. В остальных случаях (P_i ≅0 или отрицательное переполнение) на выходе 22 устройства будет ноль. В этом режиме устройство реализует алгоритм формального нейрона с асимметричной ступенчатой выходной характеристикой (фиг.1,к).P _i =

x _{i, j} • γ _{i, j} -θ _i
Y _o _i =

When the operation code 00000001 to the input 80 of the first group of additional inputs of the logical block 10 receives a single signal and unlocks the circuit And 66.67 of the logical block 10 (figure 4). Then, if P _i > 0 (or there is a positive overflow) and trigger 37 (or trigger 39 is in a single state, then the value (+1) from the output of register 41 through the AND 66 circuit (or And 67 circuit) and logical OR circuit 68 block goes to the output of the device 22. In other cases (P _i ≅ 0 or negative overflow), the output of the device will be 0. In this mode, the device implements a formal neuron algorithm with an asymmetric step output characteristic (Fig. 1, k).

P_i=

x_i,j•γ_i,j-θ_i
Y_вых _i=

Из приведенного описания работы устройства видно, что при его функционировании в режиме градуального или формального нейронов водные сигналы x_i,1, x_i,n-1 могут поступать на входы 1₁,1_n-1 только с интервалом (2m-2) тактов (где m разрядность двоичных кодов сигналов x_i,j) (фиг.5). Это позволяет естественным образом моделировать период рефрактерности нейрона и менять его путем изменения параметра m.P _i =

x _{i, j} • γ _{i, j} -θ _i
Y _o _i =

From the above description of the operation of the device, it can be seen that when it operates in the mode of degree or formal neurons, water signals x _{i, 1} , x _{i, n-1} can be supplied to the

inputs

1 ₁ , 1 _n-1 only with an interval (2m-2) cycles (where m is the bit depth of the binary signal codes x _{i, j} ) (Fig. 5). This allows you to naturally simulate the period of neuron refractoriness and change it by changing the parameter m.

Операцию скалярного произведения векторов можно реализовать, если в качестве компонент одного вектора взять значения синаптических весов γ _i,1 γ _i,n а в качестве компонент другого вектора входные сигналы x_i,1,x_i,n. При этом в регистр 11 записывается код операции 00000000, при котором логический бок 10 отключается. Тогда в течение (2m-2) тактов времени на выходе сумматора 5 формируется (2m-2)-разрядный двоичный модифицированный код числа

x_i,j•γ_i,j, являющегося скалярным произведением векторов

и

, которое поступает на выход 19 устройства. Если на управляющие входы 12 и 13 поступают управляющие сигналы f₁₂ и f₁₃ так, как это показано на фиг.5, то на информационном выходе 20 устройства будут формироваться только m старших разрядов скалярного произведения. Эти же m старших разрядов скалярного произведения записываются во второй регистр 9, где в случае необходимости они могут храниться и в требуемые моменты времени выдаваться на информационном выходе 21 устройства. Возможность получения и выдачи скалярного произведения в виде (2m-2)-разрядного или m-разрядного двоичного кода позволяет реализовать указанную операцию с требуемой точностью.The scalar product operation of vectors can be realized if we take the values of synaptic weights γ _{i, 1} γ _{i, n} as components of one vector and the input signals x _{i, 1} , x _{i, n} as components of another vector. In this case, the operation code 00000000 is recorded in the register 11, in which the logical side 10 is turned off. Then, during (2m-2) clock cycles, an (2m-2) -bit binary modified code number is generated at the output of adder 5

x _{i, j} • γ _{i, j} , which is the scalar product of vectors

and

which is output 19 of the device. If control inputs f ₁₂ and f ₁₃ are supplied to control inputs 12 and 13, as shown in FIG. 5, then only m high bits of the scalar product will be generated at the information output 20 of the device. The same m high bits of the scalar product are recorded in the second register 9, where, if necessary, they can be stored and issued at the required time on the information output 21 of the device. The ability to receive and issue a scalar product in the form of a (2m-2) -bit or m-bit binary code allows you to implement this operation with the required accuracy.

При настройке устройства на режим цифрового интегратора, работающего по формуле прямоугольников, используется только один j блок изменения синаптических весов 3_j, а в регистр 11 записывается код операции 00000000, при котором логический блок 10 отключается. Перед началом работы в регистр 26 j блока изменения синаптических весов 3_jзаписывается начальное значение подинтегральной функции Y_o,j. Временная диаграмма работы устройства в этом режиме приведена на фиг.6. В течение первых m тактов времени на вход 1_j поступает значение независимой переменной Δ t_j, которое записывается в регистр множительного устройства 23, на вход 2_j значение приращения подинтегральной функции ΔY_i,j, которое суммируется в сумматоре 25 с начальным значением этой функции Y_o,j и полученное текущее значение подинтегральной функции Y_i,j= Y_o,j + ΔY_i,j записывается в регистр 26, на выходе 20 устройства формируется приращение интеграла Δ P_i-1.j, полученное на предыдущем i-1 шаге. В течение следующих (2m-2) тактов в множительном устройстве 23 блока 3_j реализуется умножение Y_i,j на Δt_j и на выходе сумматора 5 формируется (2m-2)-разрядное значение приращения интеграла Δ P_i,j Δ t_j · ( Y _i-1,j + Δ Y _i,j )
При этом, под действием управляющих сигналов f₁₂ и f₁₃ (фиг.6), первые (m-2) младших разрядов записываются в первый регистр 6, являющийся регистром остатка, а остальные m старших разрядов ((m-2) значащих и два знаковых во второй регистр 9, из которого они могут быть считаны в любой требуемый момент времени на информационный выход 21 устройства. При поступлении новых значений входных сигналов, описанная процедура полностью повторяется.When configuring the device to the digital integrator mode, which works according to the rectangle formula, only one j block of synaptic weight change 3 _{j is used} , and operation code 00000000 is written in register 11, at which logic block 10 is turned off. Before starting work in the register 26 j of the synaptic balance change unit 3 _j , the initial value of the integrand Y _{o, j is} recorded. The timing diagram of the operation of the device in this mode is shown in Fig.6. During the first m clock cycles, input 1 _j receives the value of the independent variable Δ t _j , which is recorded in the register of the multiplier 23, and input 2 _j receives the increment of the integrand ΔY _{i, j} , which is summed in adder 25 with the initial value of this function Y _{o, j} and the obtained current value of the integrand Y _{i, j} = Y _{o, j} + ΔY _{i, j is} written in register 26, at the output 20 of the device an integral increment Δ P _i-1.j is obtained, obtained in the previous i-1 step . Over the next (2m-2) clock cycles, the multiplier 23 of block 3 _j implements Y _{i, j} by Δt _j and, at the output of adder 5, a (2m-2) -bit value of the integral increment Δ P _{i, j} Δ t _j (Y _{i-1, j} + Δ Y _{i, j} )
Moreover, under the influence of the control signals f ₁₂ and f ₁₃ (Fig.6), the first (m-2) lower order bits are written in the first register 6, which is the remainder register, and the remaining m high order bits ((m-2) significant and two iconic in the second register 9, from which they can be read at any desired time to the information output of the device 21. Upon receipt of new values of the input signals, the described procedure is completely repeated.

Наряду с описанными режимами устройство может выполнять функции сумматора входных сигналов x_i,1,x_i,n, для чего достаточно задать все значения синаптических весов γ _i,1 γ_in равными 1, и использовать информационный выход 19 устройства.Along with the described modes, the device can perform the functions of an adder of input signals x _{i, 1} , x _{i, n} , for which it is enough to set all the values of the synaptic weights γ _{i, 1} γ _i n equal to 1, and use the information output 19 of the device.

Таким образом, использование новых элементов: третий регистр, с третьего по пятый триггеры, с седьмого по тридцатый элементы И, четвертый и пятый регистры и взаимосвязи между ними выгодно отличает предлагаемое устройство от прототипа, так как позволяет не только реализовать все его режимы работы, но и существенно их расширить за счет реализации алгоритмов градуального нейрона с нелинейными выходными характеристиками и алгоритмов формального нейрона с различными выходными ступенчатыми характеристиками, что значительно расширяет его функциональные возможности. Thus, the use of new elements: the third register, the third through fifth triggers, the seventh through the thirtieth AND elements, the fourth and fifth registers and the relationships between them distinguishes the proposed device from the prototype, as it allows not only to implement all its operating modes, but and significantly expand them by implementing gradual neuron algorithms with non-linear output characteristics and formal neuron algorithms with various output step characteristics, which significantly expands its function National features.

Claims

DEVICE FOR MODELING A NEURON containing n blocks of changes in synaptic weights, an adder, two registers, the first and second elements AND, and a logical block containing two triggers, the third through sixth elements AND and the OR element, the first and second groups of information inputs of the device being the first and second groups of inputs, respectively, n blocks of change of synaptic weights, the outputs of which are connected from the first to the n-th inputs of the adder, the (n + 1) -th input of which is connected to the output of the first register, the input of which is connected to the output of the first element And, the first input of which is connected to the output of the adder, the first input of the second element And is the first information output of the device, the output of the second element And is the second information output of the device and connected to the input of the second register and the installation input to "1" of the first trigger, output the second register is the third information output of the device and is connected to the first input of the third AND element, the output of which is connected to the first input of the OR element, the output of which is the fourth information output ohms of the device, the first and second control inputs of which are connected to the second inputs of the first and second elements And, accordingly, the group of installation inputs of the device is connected to the third inputs of n synaptic balance change blocks, the third control input of the device is connected to the reset input of the first trigger, the fourth control input of the device is the first input of the fourth element And, characterized in that the device contains a third register, and the fourth and fifth registers, from the third to the fifth, are additionally entered into the logic block th triggers and from the seventh to the thirtieth elements And, and the first input of the fourth element And connected to the first inputs from the fifth to seventh elements And, the outputs of the elements And from the fourth to seventh are connected to the inputs of the installation in the “1” triggers from the second to fifth, respectively, the inputs the reset of which is connected to the reset input of the first trigger, the direct and inverse outputs of the highest order of the second register are connected to the second inputs of the fourth and sixth and fifth and seventh elements And, respectively, the direct and inverse outputs of the second category of the second register connected to the third inputs of the sixth and seventh and fourth and fifth elements And, accordingly, the output of the second trigger with the second input of the third element And and the first inputs of the elements And from the eighth to the fifteenth, the first input of the third element And is connected to the second inputs of the eighth and ninth and the first input of the sixteenth element And, the second input of which is connected to the output of the fifth trigger and the first inputs of the elements And from the seventeenth to the nineteenth, the output of the third trigger is connected to the first inputs of the elements And from the twentieth about twenty-third, the output of the fourth trigger with the first inputs of the elements And from the twenty-fourth to the thirtieth, fifth and sixth control inputs of the device are connected to the installation inputs of the fourth and fifth registers, respectively, the output of the fourth register is connected to its information input and the second inputs of the tenth, from the twelfth to the fifteenth and from the twenty-fourth to the thirtieth elements And, the direct output of the first trigger is connected to the third inputs of the tenth, twelfth and fifteenth elements And, the inverse output of the first the trigger is connected to the second input of the eleventh element And, the output of the fifth register with its information input and the second inputs of the elements And from the seventeenth to the twenty third and the third input of the eleventh element And, the seventh control input of the device is connected to the information input of the third register, the first output of which is connected to the third input of the third element And, the second output of the third register is connected to the third inputs of the eighth, twenty-fourth, sixteenth and twentieth elements of And, the third output of the third register with Din with the third inputs of the ninth and twenty-fifth elements And, the fourth exit with the third inputs of the seventeenth, twenty-first and twenty-sixth elements And and the fourth inputs of the tenth and eleventh elements And, the fifth exit with the third inputs of the eighteenth, twenty second and twenty-seventh elements And and the fourth the entrance of the twelfth element AND, the sixth exit with the third inputs of the thirteenth, nineteenth, twenty-third and twenty-eighth elements of And, the seventh exit with the third inputs of the fourteenth and twenty-ninth of the element and the eighth output to a fourth input of the fifteenth and thirtieth third input of AND gates, and outputs elements of the eighth to thirtieth connected to the second inputs of the twenty-fourth element OR.