RU2042182C1 - Microprocessor for information input and output - Google Patents

Microprocessor for information input and output Download PDF

Info

Publication number
RU2042182C1
RU2042182C1 SU5068481A RU2042182C1 RU 2042182 C1 RU2042182 C1 RU 2042182C1 SU 5068481 A SU5068481 A SU 5068481A RU 2042182 C1 RU2042182 C1 RU 2042182C1
Authority
RU
Russia
Prior art keywords
input
output
information
inputs
switch
Prior art date
Application number
Other languages
Russian (ru)
Inventor
И.П. Селезнев
Г.М. Аксенов
Original Assignee
Научно-производственный центр "ЭЛВИС"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Научно-производственный центр "ЭЛВИС" filed Critical Научно-производственный центр "ЭЛВИС"
Priority to SU5068481 priority Critical patent/RU2042182C1/en
Application granted granted Critical
Publication of RU2042182C1 publication Critical patent/RU2042182C1/en

Links

Images

Landscapes

  • Combined Controls Of Internal Combustion Engines (AREA)

Abstract

FIELD: automation. SUBSTANCE: microprocessor has information registers 81 ... 86, adder, first and second code generators 11 and 12, interrupt request recording unit 14, memory address code generator 15, clock unit 20, array address counters 16 and 17, control unit 23. Use of described microprocessor increases speed of controllers which implement information input/output according to principle of group processing. This results in decreased delay in information transfer from controlled object to computer and from computer to controlled object. In addition time of control system reaction to active signal from controlled object is also decreased. EFFECT: increased functional capabilities. 21 dwg

Description

Изобретение относится к автоматике, вычислительной технике и может быть использовано в цифровых системах управления, регулирования, контроля для ввода в управляющую ЭВМ информации от двухпозиционных (диcкретных) датчиков, преобразователей информации, характеризующих состояние объекта управления, контроля, а также вывода из ЭВМ информации, определяющей состояния двухпозиционных исполнительных устройств (реле, бесконтактных коммутационных элементов и т.п.), преобразователей информации, с помощью которых осуществляется воздействие на объект управления, регулирования. The invention relates to automation, computer engineering and can be used in digital control, regulation, and control systems for inputting information from two-position (specific) sensors, information converters characterizing the state of the control, control, and also outputting information from the computer into the control computer states of on-off actuators (relays, contactless switching elements, etc.), information converters, with the help of which the effect on The object of management, regulation.

Известно устройство для ввода информации [1] содержащее однотипные модули ввода, каждый из которых связан с группой дикретных датчиков. Модуль содержит регистр управляющей информации, которая заносится из ЭВМ, регистр хранения текущих состояний датчиков (эти регистры входят в состав узла маскирования), регистр хранения предшествующих состояний датчиков, анализатор, содержащий схему сравнения, элемент задержки, триггер, логические элементы И и фиксирующий факт изменения состояний датчиков. A device for inputting information [1] containing the same input modules, each of which is associated with a group of discrete sensors. The module contains a register of control information that is entered from the computer, a register for storing the current state of the sensors (these registers are part of the masking unit), a register for storing the previous state of the sensors, an analyzer containing a comparison circuit, a delay element, a trigger, logical elements AND and fixing the fact of change sensor states.

Основным недостатком известного устройства является его высокая аппаратная сложность при большом числе датчиков, обусловленная наличием отдельного модуля ввода для каждой группы датчиков. Кроме того, ограничены функциональные возможности устройства: отсутствуют возможность задания длительности "дребезга" контактов, ввода сигналов от датчиков без отстройки от "дребезга", возможность фиксации изменения состояния датчика одного заданного типа (например, перехода из разомкнутого состояния в замкнутое). The main disadvantage of the known device is its high hardware complexity with a large number of sensors, due to the presence of a separate input module for each group of sensors. In addition, the device’s functionality is limited: it is not possible to set the duration of the “tinkling” of contacts, input signals from sensors without detuning from the “tinkling”, the ability to record changes in the state of a sensor of one given type (for example, a transition from an open state to a closed one).

Высокоэффективная, с точки зрения затрат оборудования, реализация устройств, требующих выполнения одних и тех же операций по отношению к разным элементам данных (такими элементами данных являются группы сигналов, снимаемые с дискретных датчиков в устройствах ввода информации), может быть получена в результате использования принципа групповой обработки. В соответствии с этим принципом по отношению к отдельным элементам данных в режиме разделения времени циклически выполняется операция обработки, соответствующая фиксированному алгоритму. Для всех элементов данных используются общие аппаратные средства обработки. При использовании этого принципа к аппаратуре предъявляются высокие требования в части быстродействия с целью минимизации временного интервала между последовательными обращениями к одному и тому же элементу данных. Highly effective, from the point of view of equipment costs, implementation of devices requiring the same operations with respect to different data elements (such data elements are signal groups taken from discrete sensors in information input devices) can be obtained by using the group principle processing. In accordance with this principle, in relation to the individual data elements in the time sharing mode, a processing operation corresponding to a fixed algorithm is cyclically performed. All data items use common processing hardware. When using this principle, high demands are placed on the equipment in terms of speed in order to minimize the time interval between successive calls to the same data element.

Принцип групповой обработки можно успешно реализовать на основе типовой микропроцессорной системы, состоящей из микропроцессора и подключенных к нему микросхем, реализующих функции хранения информации, сопряжения с управляющей ЭВМ и с объектом управления. В памяти системы хранятся программа обработки, исходные и рабочие данные, результаты обработки. Отдельную микропроцессорную систему можно рассматривать как контроллер, реализующий определенную функцию сопряжения управляющей ЭВМ с объектом управления. Обеспечен доступ управляющей ЭВМ в память контроллера. Присущая микропроцессорным средствам функциональная гибкость позволяет эффективно строить на их основе не только контроллер ввода информации с дискретных датчиков, обладающий широкими функциональными возможностями, но и контроллеры, реализующие функции вывода информации из ЭВМ на исполнительные устройства объекта управления. The principle of group processing can be successfully implemented on the basis of a typical microprocessor system, consisting of a microprocessor and microcircuits connected to it, which implement the functions of storing information, interfacing with the host computer and with the control object. The processing program, initial and working data, and processing results are stored in the system memory. A separate microprocessor system can be considered as a controller that implements a certain function of interfacing the control computer with the control object. The control computer has access to the controller memory. The functional flexibility inherent in microprocessor-based tools allows one to efficiently build on their basis not only a controller for inputting information from discrete sensors with wide functionality, but also controllers that implement the functions of outputting information from a computer to the executive devices of the control object.

Из известных устройств наиболее близка по технической сущности к изобретению однокристальная микроЭВМ 8048 фирмы Intel [2] основными частями которой являются блоки памяти команд и данных и процессор, включающий в себя рабочие (информационные) регистры, арифметико-логический узел (его ядром является интервал кодов), таймер-счетчик (узел отсчета временных интервалов), а также регистр и дешифратор команд, логическая схема условных переходов, схема управления и синхронизации, образующие в целом блок управления. Информационные входы таймера-счетчика, рабочих регистров, блока управления соединены с двунаправленным информационным входом-выходом ЭВМ и информационным входом-выходом блоков памяти. Выходы рабочих регистров соединены с информационными входами арифметико-логического узла, выходы признаков состояния которого подключены к входам блока управления. Выходы блока управления соединены с управляющими входами рабочих регистров, арифметико-логического узла, таймера-счетчика, блока памяти и с выходом устройства. Of the known devices, the single-chip microcomputer 8048 from Intel [2] is the closest in technical essence to the invention, the main parts of which are memory blocks of commands and data and a processor that includes working (information) registers, an arithmetic-logical unit (its core is a code interval) , a timer-counter (node for counting time intervals), as well as a register and decoder of commands, a logic diagram of conditional transitions, a control and synchronization circuit, which form a control unit as a whole. The information inputs of the timer-counter, working registers, control unit are connected to the bi-directional information input-output of the computer and the information input-output of the memory blocks. The outputs of the working registers are connected to the information inputs of the arithmetic-logical node, the outputs of the status signs of which are connected to the inputs of the control unit. The outputs of the control unit are connected to the control inputs of the working registers, arithmetic-logical unit, timer-counter, memory unit and with the output of the device.

Недостатком известного устройства является низкое быстродействие, которое обусловлено наличием затрат времени на передачу по информационной шине кодов команд из памяти в блок управления и арифметико-логического узла, реализующего ограниченный набор типовых операций по отношению к восьмиразрядным кодам, что требует выполнения определенных последовательностей команд для реализации специфических операций по отношению к отдельным двоичным разрядам и полям, предусмотренных алгоритмами операций ввода-вывода информации, наличием затрат времени на организацию ветвлений (переходов) в алгоритмах ввода-вывода программными средствами, необходимостью выполнения подпрограммы формирования кода, предназначенного для передачи в управляющую ЭВМ для информирования ее о причине возбуждения инициативного сигнала. A disadvantage of the known device is the low speed, which is due to the presence of time spent on the transfer of command codes from the memory to the control unit and the arithmetic-logical unit via the information bus, which implements a limited set of typical operations with respect to eight-bit codes, which requires the execution of certain sequences of commands to implement specific operations in relation to individual binary digits and fields provided by the algorithms of operations of input-output of information, the presence of cost time organizing branch (transitions) in the algorithms IO software, the need to perform code generation subroutine for transmitting to the control computer to inform it about the reason proactive excitation signal.

Изобретение направлено на повышение быстродействия процессора устройства за счет эффективной реализации алгоритмов операций ввода-вывода микропрограммными средствами, специализации арифметико-логического узла и обеспечения минимальных временных затрат на формирование кода, информирующего управляющую ЭВМ о причинах возбуждения инициативного сигнала (сигналов). The invention is aimed at improving the processor speed of the device due to the effective implementation of input-output algorithms by microprogramming means, specializing the arithmetic-logical unit and ensuring minimal time spent on generating a code informing the control computer about the reasons for the initiation of an initiative signal (s).

При использовании изобретения может быть увеличено быстродействие контроллеров, реализующих функции ввода-вывода информации с использованием принципа групповой обработки. Следствием увеличения быстродействия является уменьшение временного интервала между последовательными обращениями к отдельному элементу вводимых-выводимых данных при его обработке, т.е. уменьшение временной задержки при передаче информации от объекта управления к ЭВМ и в обратном направлении. Увеличение быстродействия обусловливает также уменьшение времени реакции управляющей системы на инициативный сигнал от объекта управления. Увеличение быстродействия достигается за счет введения в состав микропроцессора контроллера узла регистрации запросов прерывания, что обусловливает минимизацию временных затрат на формирование кода, информирующего управляющую ЭВМ о причинах возбуждения инициативного сигнала (сигналов), первого и второго формирователей кодов, группы элементов ИЛИ, формирователя кода адреса памяти, первого и второго блоков ключей, первого и второго счетчиков адресов массивов, коммутатора, регистра номера адреса массива, что обеспечивает высокую эффективность реализации алгоритмов операций ввода-вывода. When using the invention, the speed of controllers implementing the functions of input-output of information using the principle of group processing can be increased. A consequence of the increase in speed is a decrease in the time interval between successive calls to a separate element of input-output data during its processing, i.e. reducing the time delay when transmitting information from the control object to the computer and in the opposite direction. The increase in speed also leads to a decrease in the response time of the control system to the initiative signal from the control object. The increase in performance is achieved by introducing interrupt requests into the microprocessor of the controller, which minimizes the time required to generate a code informing the control computer about the causes of the initiation of the initiative signal (s), the first and second code drivers, the group of OR elements, the memory address code generator , the first and second blocks of keys, the first and second counters of the addresses of arrays, the switch, the register of the address number of the array, which ensures high efficiency the effectiveness of the implementation of input / output operations algorithms.

На фиг. 1 изображена структурная схема контроллера ввода-вывода информации; на фиг. 2 структурная схема микропроцессора ввода-вывода информации; на фиг. 3 функциональная схема первого формирователя кодов; на фиг. 4 функциональная схема второго формирователя кодов; на фиг. 5 функциональная схема узла регистрации запросов прерывания; на фиг. 6 таблица форматов адресов при обращении к блоку памяти; на фиг. 7 функциональная схема формирователя кода адреса памяти; на фиг. 8 таблица кодов постоянного запоминающего устройства (ЗУ), входящего в состав формирования кода адреса; на фиг. 9 функциональная схема узла отсчета времени; на фиг. 10 структурная схема микропрограммного блока управления; на фиг. 11 формат микрокоманд блока управления; на фиг. 12 функциональная схема узла управления; на фиг. 13 функциональная схема формирователя управляющих сигналов; на фиг. 14 таблица кодов постоянного ЗУ, входящего в состав формирователя управляющих сигналов; на фиг. 15 временная диаграмма, поясняющая работу микропроцессора; на фиг. 16 блок-схема алгоритма работы контроллера управления двухпозиционными исполнительными устройствами; на фиг. 17 блок-схема алгоритма работы контроллера опроса двухпозиционных датчиков; на фиг. 18 блок-схема алгоритма работы контроллера сопряжения с преобразователями информации; на фиг. 19 микропрограмма контроллера управления двухпозиционными исполнительными устройствами; на фиг. 20 микропрограмма контроллера опроса двухпозиционных датчиков; на фиг. 21 микропрограмма контроллера сопряжения с преобразователями информации. In FIG. 1 shows a block diagram of an information input / output controller; in FIG. 2 block diagram of the microprocessor input-output information; in FIG. 3 is a functional diagram of a first code generator; in FIG. 4 is a functional diagram of a second code generator; in FIG. 5 is a functional diagram of an interrupt request registration node; in FIG. 6 table of address formats when accessing a memory block; in FIG. 7 is a functional diagram of a memory address code generator; in FIG. 8 is a table of codes of a permanent storage device (memory) included in the formation of an address code; in FIG. 9 is a functional diagram of a time reference unit; in FIG. 10 block diagram of the firmware control unit; in FIG. 11 format of microcommands of the control unit; in FIG. 12 functional diagram of the control unit; in FIG. 13 is a functional diagram of a driver of control signals; in FIG. 14 table of codes of a permanent memory, which is part of the shaper control signals; in FIG. 15 is a timing chart explaining the operation of the microprocessor; in FIG. 16 is a flow chart of the operation controller for controlling on-off actuators; in FIG. 17 is a flow chart of the operation of a controller for interrogation of on-off sensors; in FIG. 18 is a block diagram of an algorithm for operating an interface controller with information converters; in FIG. 19 microprogram of the controller for controlling on-off actuators; in FIG. 20 microprogram of the controller of interrogation of on-off sensors; in FIG. 21 firmware controller interface with converters information.

Контроллер ввода-вывода информации содержит (фиг. 1) микропроцессор 1 ввода-вывода информации, блок 2 памяти, блок 3 сопряжения с машинным информационным каналом, регистр 4 адреса, блоки 5 ключей, выходные регистры 6, формирователь 7 управляющих сигналов. The information input-output controller contains (Fig. 1) the information input-output microprocessor 1, a memory unit 2, a machine information channel interface unit 3, address register 4, key blocks 5, output registers 6, driver signal generator 7.

В состав микропроцессора входят (фиг. 2) информационные регистры 81-86, регистр 9 временной уставки, сумматор 10, первый формирователь 11 кодов, второй формирователь 12 кодов, группа 13 элементов ИЛИ, узел 14 регистрации запросов прерывания, формирователь 15 кода адреса памяти, первый счетчик 16 адресов массивов, второй счетчик 17 адресов массивов, регистр 18 номера адреса массива, коммутатор 19, узел 20 отсчета времени, первый блок 21 ключей, второй блок 22 ключей, микропрограммный блок 23 управления.The microprocessor includes (Fig. 2) information registers 8 1 -8 6 , time setting register 9, adder 10, first code shaper 11, second code shaper 12, OR element group 13, interrupt request registration unit 14, address code shaper 15 memory, the first counter 16 addresses of arrays, the second counter 17 addresses of arrays, register 18 of the address number of the array, switch 19, the node 20 counting time, the first block 21 keys, the second block 22 keys, the firmware block 23 control.

Первый формирователь 11 кодов содержит (фиг. 3) восемь блоков 241-248 логического преобразования, первый элемент И 25, первый элемент ИЛИ 26, триггерт 27, третий и второй элементы И 281 и 282, второй и третий элементы ИЛИ 291 и 292, элемент И-НЕ 30. В состав блока логического преобразования входят элемент 31 равнозначности, элемент 32 неравнозначности, элементы ИЛИ 331, 332, элемент И 34.The first driver 11 codes (Fig. 3) contains eight blocks 24 1 -24 8 of the logical conversion, the first element AND 25, the first element OR 26, trigger 27, the third and second elements AND 28 1 and 28 2, the second and third elements OR 29 1 and 29 2 , the AND-NOT element 30. The logical conversion unit includes the equivalence element 31, the unequality element 32, the OR elements 33 1 , 33 2 , the AND element 34.

В состав второго формирователя 12 кодов (фиг. 4) входят триггер 35, восьмой коммутатор 36, второй коммутатор 37, управляемый дешифратор 38, группа 39 элементов ИЛИ-НЕ, группа 40 элементов ИЛИ, седьмой коммутатор 41, первый, четвертый, девятый и третий коммутаторы 421, 422, 423 и 424, шестой и пятый коммутаторы 431 и 432, первый элемент ИЛИ 44, блок 45 ключей, с первого по седьмой элементы И 461-467, третий и второй элементы ИЛИ 471 и 472, элемент И-НЕ 48, элемент НЕ 49.The second shaper 12 codes (Fig. 4) includes a trigger 35, an eighth switch 36, a second switch 37, a managed decoder 38, a group of 39 OR-NOT elements, a group of 40 OR elements, a seventh switch 41, the first, fourth, ninth and third switches 42 1 , 42 2 , 42 3 and 42 4 , the sixth and fifth switches 43 1 and 43 2, the first element OR 44, the block of 45 keys, the first to seventh elements And 46 1 -46 7 , the third and second elements OR 47 1 and 47 2 , the element AND NOT 48, the element NOT 49.

Узел 14 регистрации запросов прерывания 14 (фиг. 5) содержит восемь блоков 501-508 логического преобразования, регистры 511-514, элементы ИЛИ-НЕ 521-524, третий коммутатор 53, первый буферный регистр 54, пятый коммутатор 55, шестой и второй коммутаторы 561 и 562, первый коммутатор 57, первый дешифратор 58, группу 59 элементов И, седьмой и третий коммутаторы 601 и 602, четвертый коммутатор 61, блок 62 ключей, второй буферный регистр 63, второй дешифратор 64, шестой, второй и четвертый элементы И 651, 652 и 653, первый и третий элементы И 661 и 662, элементы ИЛИ 671-673, пятый элемент И 68, элементы НЕ 691-693. Блок логического преобразования узла регистрации запросов прерывания образован элементом ИЛИ-НЕ 70, элементом И 71, элементом ИЛИ 72.The node 14 registration requests interrupt 14 (Fig. 5) contains eight blocks 50 1 -50 8 logical conversion, registers 51 1 -51 4 , items OR NOT 52 1 -52 4 , the third switch 53, the first buffer register 54, the fifth switch 55, the sixth and second switches 56 1 and 56 2, the first switch 57, the first decoder 58, the group of 59 And elements, the seventh and third switches 60 1 and 60 2 , the fourth switch 61, the key block 62, the second buffer register 63, the second decoder 64, sixth, second and fourth elements AND 65 1 , 65 2 and 65 3 , first and third elements AND 66 1 and 66 2 , elements OR 67 1 -67 3 , fifth element AND 68, elements NOT 69 1 -69 3 . The logical conversion unit of the interrupt request registration node is formed by an OR-NOT element 70, an AND element 71, an OR element 72.

Формирователь 15 кода адреса памяти образован (фиг. 7) постоянным ЗУ 73, коммутатором 74, первым блоком 75 ключей, вторым блоком 76 ключей, элементом ИЛИ 77. The memory address code generator 15 is formed (Fig. 7) by a permanent memory 73, a switch 74, a first key block 75, a second key block 76, an OR element 77.

Узел 20 отсчета времени (фиг. 9) содержит вычитающий счетчик 78, делитель 79 частоты, элемент И 80, динамический триггер 81. The time reference unit 20 (Fig. 9) contains a subtracting counter 78, a frequency divider 79, an AND element 80, and a dynamic trigger 81.

Микропрограммный блок 23 управления включает (фиг. 10) узел 82 управления, регистр 83 адресов микрокоманд, постоянное ЗУ 84у микрокоманд, формирователь 85 управляющих сигналов. Узел 82 управления содержит (фиг. 12) триггер 86, первый мультиплексор 87, второй мультиплексор 88, дешифратор 89, элементы И 901-904, элементы И-НЕ 911-914, элементы И 921, 922, элемент ИЛИ 93, элемент НЕ 94, триггер 95 RS-типа, динамический триггер 96 с установочным входом, динамические триггеры 971, 972.The firmware control unit 23 includes (Fig. 10) a control unit 82, a micro-command address register 83, a permanent micro-command memory 84u, a control signal generator 85. The control unit 82 contains (Fig. 12) a trigger 86, a first multiplexer 87, a second multiplexer 88, a decoder 89, elements AND 90 1 -90 4 , elements NAND 91 1 -91 4 , elements AND 92 1 , 92 2 , element OR 93, element NOT 94, RS-type trigger 95, dynamic trigger 96 with installation input, dynamic triggers 97 1 , 97 2 .

Формирователь 85 управляющих сигналов содержит (фиг. 13) управляемый дешифратор 98, дешифратор 99, постоянное ЗУ 100 микроопераций, триггеры 101, 102 RS-типа, группу 103 элементов И, элементы ИЛИ 1041-10410, элементы И 1051-10515, элементы ИЛИ 1061, 1062, элемент ИЛИ 107, элемент ИЛИ 108, элементы И 1091-1093, элемент ИЛИ-НЕ 110, управляемые элементы 1111, 1112 с тремя состояниями, элементы НЕ 1121-1125, триггер 113, двувходовый элемент 114.The driver 85 of the control signals contains (Fig. 13) a controlled descrambler 98, a descrambler 99, a permanent memory 100 of microoperations, triggers 101, 102 of the RS type, a group of 103 elements AND, elements OR 104 1 -104 10 , elements I 105 1 -105 15 , OR elements 106 1 , 106 2 , OR element 107, OR element 108, AND elements 109 1 -109 3 , OR-NOT 110 element, managed elements 111 1 , 111 2 with three states, elements NOT 112 1 -112 5 , trigger 113, two-way element 114.

Микропроцессор ввода-вывода информации позволяет построить следующие специализированные контроллеры, которые обеспечивают ввод и обработку информации о состоянии объекта управления, контроля (результаты обработки используются управляющей ЭВМ), а также вывод из ЭВМ и преобразование информации, определяющей значения сигналов, которые подаются на исполнительные устройства объекта: контроллер управления двухпозиционными исполнительными устройствами (КУДУ), контроллер опроса двухпозиционных датчиков (КОДД), контроллер сопряжения с преобразователями информации (КСПИ). The microprocessor of input / output of information allows you to build the following specialized controllers that provide input and processing of information about the state of the control object (control results are used by the control computer), as well as the output from the computer and the conversion of information that determines the values of the signals that are supplied to the actuators of the object : controller for controlling on-off actuators (KUDU), controller for interrogating on-off sensors (KODD), controller for pairing with pre information educators (KSPI).

Общая структура контроллера ввода-вывода информации, представленная на фиг. 1, поясняет взаимодействие микропроцессора с другими структурными элементами контроллера. The general structure of the information input / output controller shown in FIG. 1, explains the interaction of the microprocessor with other structural elements of the controller.

Микропроцессор 1 и блок 3 сопряжения с машинным информационным каналом (МИК) взаимодействуют с блоком 2 памяти в режиме разделения времени. В блок 2 подаются код адреса памяти АП, управляющие сигналы ЧТП (признак типа операции) и ОБРП (сигнал активизации блока 2). По шине ШДП обеспечена двухнаправленная передача восьмиразрядных кодов данных. Под управлением микропроцессора 1 обеспечена возможность передачи через блоки 5 ключей в блок 2 и микропроцессор принимаемых в контроллер кодов ПК1-ПКm, а также выдачи из блока 2 и микропроцессора 1 кодов в выходные регистры 6. Сигналы, обеспечивающие управление блоками 5 и регистрами 6, вырабатываются формирователем 7 на основе кода адреса, содержащегося в регистре 4, сигналов ЗПД, ЧТД и признака АБ (адрес байта в 16-разрядном слове), дополняющего кода адреса. В регистр 4 код заносится из блока 2 с помощью сигнала ЗПА. The microprocessor 1 and the block 3 interface with the machine information channel (MIC) interact with the memory unit 2 in the time sharing mode. In block 2, the address code of the AP memory, control signals of the NTP (an indication of the type of operation) and BPP (activation signal of block 2) are supplied. A bi-directional transmission of eight-bit data codes is provided on the bus. Under the control of microprocessor 1, it is possible to transfer keys 5 through 5 to blocks 2 and the microprocessor to receive PC1-PCm codes, as well as to issue codes from block 2 and microprocessor 1 to output registers 6. Signals providing control of blocks 5 and registers 6 are generated shaper 7 on the basis of the address code contained in register 4, the signals ZPD, BKT and sign AB (byte address in a 16-bit word), supplementing the address code. In register 4, the code is entered from block 2 using the ZPA signal.

В контроллере с помощью блока 3 обеспечено информационное взаимодействие ЭВМ и блока 2 с целью передачи из ЭВМ параметров и приема в ЭВМ результатов обработки. При необходимости доступа к блоку 2 блок 3 активизирует сигнал ТДП требования доступа к памяти и начинает обмен только после перехода в соответствующее состояние сигнала разрешения доступа (РДП). In the controller, using block 3, information interaction between the computer and block 2 is provided in order to transfer parameters from the computer and receive processing results to the computer. If access to block 2 is necessary, block 3 activates the TDP signal of the memory access request and starts the exchange only after the transition to the corresponding state of the access permission signal (RDP).

В состав блока 3 входит регистр управления и состояния (программно доступен для ЭВМ), обеспечивающий возможность подачи в микропроцессор 1 команд "Пуск", "Стоп" (в виде импульсов), других управляющих сигналов. Для отображения в ЭВМ состояния микропроцессора в блок 3 подается признак ПРС его рабочего состояния. Аппаратные средства блока 3 организуют также передачу в ЭВМ сигнала запроса прерывания (СПР), формируемого микропроцессором, выполнение операции чтения из микропроцессора кода причины прерывания (этой операции соответствует сигнал ЧКП). Из регистра управления и состояния в микропроцессор передаются управляющие код НАМ и признак ПОД. Block 3 includes a control and status register (programmatically available for computers) that provides the ability to send Start, Stop, (in the form of pulses), and other control signals to microprocessor 1. To display the state of the microprocessor in the computer in block 3 is fed a sign of ORS of its operating state. The hardware of block 3 also organizes the transmission to the computer of the interrupt request signal (SPR) generated by the microprocessor, and the operation of reading the interruption reason code from the microprocessor (this operation corresponds to the CKP signal). The control code NAM and the sign AML are transmitted from the control and status register to the microprocessor.

Синхронизация схем контроллера производится четырьмя импульсными последовательностями СИ1-СИ4, которые характеризуются одинаковой частотой и длительностью импульсов. Последовательности образуют циклически повторяющиеся серии из четырех импульсов, непосредственно следующих друг за другом. The controller circuits are synchronized by four pulse sequences SI1-SI4, which are characterized by the same frequency and pulse duration. The sequences form cyclically repeating series of four pulses immediately following one after another.

Структура фиг. 1 соответствует контроллеру КСПИ. Структуры контроллеров КУДУ и КОДД аналогичны вышеописанной с той разницей, что в КУДУ отсутствуют блоки 5 ключей, а в КОДД выходные регистры 6. The structure of FIG. 1 corresponds to the PCB controller. The structures of the KUDU and CODD controllers are similar to those described above with the difference that in KUDU there are no 5 key blocks, and in CODD there are 6 output registers.

Двухразрядный код КТК, подаваемый на вход микропроцессора, определяет его режим работы, значение "00" этого кода соответствует использованию микропроцессора в составе КУДУ, значение "01" использование в составе КОДД, "10" использованию в составе КСПИ. В микропроцессор подается также код КВМ временного масштабирования, используемый для отсчета временных интервалов. Ниже приводятся общие характеристики контроллеров. The two-bit CPC code supplied to the microprocessor input determines its operation mode, the value “00” of this code corresponds to the use of the microprocessor as a part of KUDU, the value “01” is used as a part of KODD, and “10” is used as a part of KSPI. The time scale KVM code used for counting time intervals is also supplied to the microprocessor. The following are general characteristics of the controllers.

Контроллер КУДУ обеспечивает на основе информации, поступающей из ЭВМ, формирование состояний триггеров выходных регистров, которым соответствуют двухпозиционные исполнительные устройства. Состояние отдельного триггера определяет команду управления для соответствующего исполнительного устройства. Отдельному выходному регистру, следовательно, соответствует восьмикомандная группа. Для каждой группы в памяти контроллера хранится описатель, который содержит информацию, характеризующую команды группы, в том числе признак типа команды. К одному типу отнесены команды, активизация и дезактивизация которых производится путем задания их состояния из ЭВМ (команды программного управления), к другому типу команды, активизация которых производится из ЭВМ, а заданная длительность формируется микропроцессором (команды с аппаратно формируемой длительностью). Максимальное число команд управления, формируемых контролером, 256 (32 группы). The controller KUDU provides, on the basis of information from a computer, the formation of the states of triggers of the output registers, which correspond to on-off actuators. The state of an individual trigger determines the control command for the corresponding actuator. A separate output register, therefore, corresponds to an eight-command group. For each group, a descriptor is stored in the controller memory that contains information that characterizes the group's commands, including an indication of the type of command. One type includes teams whose activation and deactivation is performed by setting their state from the computer (program control commands), to another type of team, the activation of which is made from the computer, and the specified duration is generated by the microprocessor (commands with hardware-generated duration). The maximum number of control commands generated by the controller is 256 (32 groups).

В блоке памяти контроллера хранится три информационных массива. Массив групповых описателей команд управления (МГОКУ) образован упорядочненной последовательностью описателей, имеющих двухбайтовый формат. Младший байт описателя содержит код адреса выходного регистра, который соответствует группе. Старший байт содержит шестиразрядный код КДКУ длительности команды (занимает разряды 5 0 байта), признак ПТКУ типа команды (занимает разряд 6), состояние "0" признака соответствует командам программного управления, признак ПКЦ конца массива (занимает разряд 7), имеет единичное значение в последнем описателе массива. МГОКУ размещен в области адресов (0400-0477)8 памяти контроллера.Three information arrays are stored in the controller memory block. An array of group descriptors of control commands (MGOKU) is formed by an ordered sequence of descriptors having a two-byte format. The low byte of the descriptor contains the address register address code that corresponds to the group. The high byte contains the six-bit code of the command and control code for the duration of the command (occupies bits 5 0 bytes), the PTCU flag of the command type (occupies bit 6), the status “0” of the flag corresponds to the program control commands, the sign of the PSC of the end of the array (takes bit 7), has a single value last array descriptor. MGOKU is located in the address area (0400-0477) 8 of the controller memory.

Массив команд управления (МКУ) отражает состояние команд. Установка единичных состояний разрядов массива (активизация команд) производится ЭВМ, а сброс в "0" микропроцессором либо ЭВМ. МКУ имеет байтовую организацию, отдельному байту соответствует определенная группа команд. МКУ занимает область адресов (0500-0537)8.An array of control commands (MCU) reflects the state of the commands. The setting of single states of array bits (activation of commands) is performed by a computer, and reset to "0" by a microprocessor or computer. MKU has a byte organization, a specific group of commands corresponds to a separate byte. MKU occupies the address area (0500-0537) 8 .

Массив рабочих переменных (МРП) может содержать до 256 байт. Каждой команде с аппаратно формируемой длительностью соответствует байт МРП, который содержит шестиразрядный код ТВИ текущего временного интервала, используемый для формирования требуемой длительности команды (занимает разряды 5 0), признак СМВ состояния метки времени (разряд 6), признак ПОВ отсчета времени (разряд 7): признак устанавливается в "1" при активизации команды, сбрасывается в "0" после отсчета интервала, соответствующего длительности команды. Группе команд программного управления соответствует один байт МРП, который содержит текущее состояние команд группы. МРП занимает область адресов (0000-0377)8.An array of working variables (MCI) can contain up to 256 bytes. Each command with a hardware-generated duration corresponds to a byte of the MCI, which contains a six-bit TVI code of the current time interval used to generate the required team duration (occupies bits 0), an indicator of the timestamp state of the timestamp (bit 6), a flag of the POM time count (bit 7) : the flag is set to "1" when the command is activated, is reset to "0" after the interval has been counted, corresponding to the duration of the command. A group of program control commands corresponds to one byte of MCI, which contains the current state of the group commands. MCI occupies the address area (0000-0377) 8 .

Контроллер КОДД обеспечивает прием, хранение и анализ состояний двухпозиционных датчиков, отражающих состояние объекта управления. Указанные операции выполняются одновременно для группы из восьми датчиков. Информация о состоянии датчиков в произвольный момент времени доступна для ЭВМ. Прием состояний датчиков в контроллер производится как с учетом необходимости отсройки от "дребезга" контактов, так и без нее. Значение длительности "дребезга" задается и является одинаковым для всех датчиков. The KODD controller provides reception, storage and analysis of the state of on-off sensors reflecting the state of the control object. These operations are performed simultaneously for a group of eight sensors. Information on the state of sensors at an arbitrary time is available for computers. Acceptance of the states of the sensors in the controller is made taking into account the need for isolation from the "bounce" of contacts, and without it. The value of the duration of "bounce" is set and is the same for all sensors.

В КОДД обеспечена возможность формирования инициативного сигнала (запроса прерывания) по изменению состояния любого датчика. С этой целью для отдельного датчика задаются значение признака разрешения прерывания и вид изменения его состояния, обусловливающий возбуждение запроса. Может быть сформирован запрос прерывания при установке заданных состояний в группе датчиков. Для каждой группы датчиков в памяти контроллера хранится описатель, содержащий информацию о характеристиках группы. Максимальное число датчиков, обслуживаемых контроллером, 256 (32 группы). In KODD, it is possible to generate an initiative signal (interrupt request) to change the state of any sensor. To this end, for a separate sensor, the value of the interrupt enable flag and the type of change in its state that determine the initiation of the request are set. An interrupt request can be generated when setting the specified conditions in a group of sensors. For each group of sensors, a descriptor containing information about the characteristics of the group is stored in the controller memory. The maximum number of sensors serviced by the controller is 256 (32 groups).

В памяти контроллера хранится пять информационных массивов. Массив групповых описателей дискретных сигналов, соответствующих датчикам (МГОДС), образован упорядоченной последовательностью описателей, имеющих двухбайтовый формат. Если контроллер опрашивает датчики, часть которых требует отстройки от "дребезга", то в области младших адресов МГОДС помещены описатели для датчиков, требующих отстройки (эти описатели образуют первый подмассив), а затем описатели для остальных датчиков (они образуют второй подмассив). Младший байт каждого описателя содержит код адреса узла ключей, соответствующего группе датчиков. Старший байт содержит код КВИ временного интервала, соответствующего продолжительности "дребезга" контактов (занимает разряды 4 0 байта), признак ПТГЗП типа группового запроса прерывания (разряд 5), при нулевом состоянии разряда групповой запрос прерывания (обобщенный запрос прерывания для группы датчиков) активизируется, если активен хотя бы один индивидуальный запрос прерывания, при единичном состоянии разряда групповой запрос активизируется, если все датчики группы, для которых разрешено формирование запроса, устанавливаются в заданные состояния, признак ПКЦ1 конца первого подмассива описателей (разряд 6) имеет единичное состояние в последнем описателе подмассива, признак ПКД конца массива имеет единичное состояние в последнем описателе массива МГОДС. МГОДС размещен в области адресов (0000-0077)8 памяти контроллера.Five information arrays are stored in the controller memory. An array of group descriptors of discrete signals corresponding to sensors (MGODS) is formed by an ordered sequence of descriptors having a two-byte format. If the controller interrogates sensors, some of which require detuning from “bounce”, then descriptors for sensors requiring detuning are placed in the lower address area of the MGODS (these descriptors form the first subarray), and then descriptors for the remaining sensors (they form the second subarray). The low byte of each descriptor contains the address code of the key node corresponding to the sensor group. The high byte contains the CVI code of the time interval corresponding to the duration of the "bounce" of contacts (occupies bits 4 0 bytes), the sign of the type of group interrupt request type (interrupt 5), when the discharge status is zero, the interrupt interrupt request (general interrupt request for a group of sensors) is activated, if at least one individual interrupt request is active, in a single discharge state the group request is activated if all the sensors of the group for which the request is allowed to be set are set to s condition, symptom PKTS1 first end subarray descriptors (level 6) has a one state at the last descriptor subarray, PKD symptom end of the array has one state in the last descriptor array MGODS. MGODS is located in the address area (0000-0077) 8 of the controller memory.

Массив признаков разрешения формирования запросов прерывания (МРЗП) имеет байтовую организацию, причем отдельный байт соответствует определенной группе датчиков. Единичное состояние разряда в массиве разрешает формирование запроса прерывания для соответствующего датчика. Этому массиву соответствует область памяти (0100-0137)8.An array of signs of permission to form interrupt requests (MRZP) has a byte organization, with a separate byte corresponding to a specific group of sensors. A single discharge state in the array allows the generation of an interrupt request for the corresponding sensor. This array corresponds to a memory area (0100-0137) 8 .

Массив зарегистрированных значений дискретных сигналов (МДС) отражает состояние опрашиваемых датчиков. Байты массива соответствуют группам датчиков. Массиву соответствует область памяти (0140-0177)8.An array of recorded values of discrete signals (MDS) reflects the state of the interrogated sensors. Array bytes correspond to groups of sensors. An array corresponds to a memory area (0140-0177) 8 .

Массив запросов прерывания (МЗП) хранит сформированные для отдельных датчиков запросы прерывания (возбужденному запросу соответствует состояние "1" определенного разряда массива). Байты массива соответствуют группам датчиков. Массиву соответствует область памяти (0200-0237)8.An interrupt request array (MZP) stores interrupt requests generated for individual sensors (an excited request corresponds to state “1” of a certain bit in the array). Array bytes correspond to groups of sensors. An array corresponds to a memory region (0200-0237) 8 .

Массив управляющих признаков (МУП) определяет условие формирования запроса прерывания для каждого датчика. Нулевое состояние разряда массива определяет, что запрос прерывания возбуждается при установке нулевого значения сигнала, соответствующего датчику, единичное значение разряда определяет, что запрос прерывания формируется при установке единичного значения сигнала от датчика. Байты МУП соответствуют группам датчиков. МУП размещен в области адресов (0240-0277)8 памяти контроллера.An array of control features (CBM) defines the condition for generating an interrupt request for each sensor. The zero discharge state of the array determines that the interrupt request is triggered when the signal corresponding to the sensor is set to zero; a single discharge value determines that the interrupt request is generated when the unit signal value from the sensor is set. CBM bytes correspond to sensor groups. MUP is located in the address area (0240-0277) 8 of the controller memory.

Одноименные разряды массивов МРЗП, МДС, МЗП, МУП соответствуют одному и тому же датчику. Байты этих массивов и описатели МГОДС имеют одинаковую упорядоченность относительно групп датчиков. The discharges of the same name with the MRZP, MDS, MZP, MUP arrays correspond to the same sensor. The bytes of these arrays and the MGODS descriptors have the same ordering with respect to the groups of sensors.

Контроллер КСПИ обеспечивает выдачу кодов, являющихся входной информацией для преобразователей, которые формируют управляющие воздействия в выходные регистры контроллера, а также прием, анализ и хранение кодов от преобразователей информации, отражающей состояние объекта управления (прием кодов производится через узлы ключей контроллера). The KSPI controller provides the issuance of codes, which are the input information for the converters, which form the control actions in the output registers of the controller, as well as the reception, analysis and storage of codes from the converters of information reflecting the state of the control object (the codes are received through the controller key nodes).

Коды, передаваемые в преобразователи и принимаемые из преобразователей, хранятся в памяти контроллера. Первые заносятся в эту память из ЭВМ, вторые через узлы ключей. Принятые в контроллер коды доступны для чтения со стороны ЭВМ в произвольный момент времени. В памяти контроллера обеспечено также хранение кодов, поступивших из ЭВМ и соответствующих верхнему и нижнему предельным значениям для каждого принимаемого кода. Каждый из указанных кодов сопровождается признаком разрешения прерывания при фиксации выхода значения соответствующего принятого кода за данный допустимый предел. При выходе хотя бы одного принятого кода за предельное значение при активном состоянии соответствующего признака разрешения прерывания обеспечивается формирование инициативного сигнала (сигнала запроса прерывания) со стороны контроллера. Признаки запросов прерывания, соответствующие отдельным принятым кодам, объединены в восьмиразрядные группы. В контроллере предусмотрена возможность реализации заданного временного интервала между следующими друг за другом операциями информационного обмена с преобразователями. Codes transmitted to and received from converters are stored in the controller memory. The first are entered into this memory from the computer, the second through the key nodes. The codes received in the controller are available for reading from the computer at any time. The controller’s memory also provides storage of codes received from computers and corresponding to the upper and lower limit values for each received code. Each of these codes is accompanied by a sign of permission to interrupt when fixing the output of the value of the corresponding received code for a given allowable limit. When at least one received code goes beyond the limit value with the active state of the corresponding interrupt enable flag, the formation of an initiative signal (interrupt request signal) from the controller is ensured. Signs of interrupt requests corresponding to individual accepted codes are grouped into eight-bit groups. The controller provides for the possibility of implementing a given time interval between successive information exchange operations with converters.

В памяти контроллера хранится семь информационных массивов. Массив описателей обменных операций (МОО) образован упорядоченной последовательностью описателей, имеющих двухбайтовый формат. Младший байт описателя содержит код адреса выходного регистра, узла ключей. Старший байт содержит двухразрядный код операции (занимает разряды 1,0 байта), значение кода "00" определяет операцию приема в память контроллера кода от преобразователя через заданный узел ключей с заданной временной задержкой, значение "10" операцию записи кода из памяти контроллера в выходной регистр с заданной временной задержкой, значение "11" операцию безусловной записи кода из памяти в выходной регистр и последующего приема в память кода от преобразователя с заданной временной задержкой через соответствующий узел ключей, признак ПОВП обновления временного параметра (занимает разряд 2): при единичном состоянии признака производится изменение кода, определяющего величину временной задержки для обменных операций, признак ПС сравнения кодов (занимает разряд 3), при единичном состоянии признака производися допусковый контроль принятого из преобразователя кода, признак ПКЦ конца массива (занимает разряд 7): признак имеет единичное значение в последнем используемом описателе МОО. МОО может содержать до 256 описателей и занимает область адресов (5000-5777)8 в памяти контроллера.The controller memory contains seven information arrays. An array of descriptors of exchange operations (MOO) is formed by an ordered sequence of descriptors having a two-byte format. The low byte of the descriptor contains the address code of the output register, the key node. The high byte contains a two-bit operation code (it takes 1.0 bytes), the value of the code "00" determines the operation of receiving the code from the converter through the given key node with the specified time delay into the controller’s memory, the value "10" is the operation of writing the code from the controller’s memory to the register with a predetermined time delay, value "11" operation of unconditionally writing a code from memory to the output register and then receiving the code from the converter with a predetermined time delay through the corresponding key node in the memory, POVP flag updating the time parameter (takes bit 2): when the sign is in a single state, the code that determines the amount of time delay for exchange operations is changed, the code comparison code PS is checked (takes bit 3), when the sign is in a single state, tolerance control of the code received from the converter is performed, sign of the end control center array (occupies bit 7): the attribute has a single value in the last used MOO descriptor. MOO can contain up to 256 descriptors and occupies the address area (5000-5777) 8 in the controller memory.

Массив МВК кодов, выдаваемых из контроллера в преобразователи, может содержать до 256 двухбайтных кодов. Этому массиву соответствует область памяти с адресами (3000-3777)8.An array of MVK codes issued from the controller to the converters can contain up to 256 two-byte codes. This array corresponds to a memory area with addresses (3000-3777) 8 .

Массив МПК кодов, принимаемых в память контроллера из преобразователей, может содержать до 256 двухбайтовных кодов. Если не проводится допусковый контроль принятого кода, он может иметь 16-разрядный формат. Если указанный контроль проводится, код имеет 15-разрядный формат, старший разряд соответствует признаку, фиксирующему выход значения принятого кода за пределы допустимых значений. МПК занимает область памяти с адресами (2000-2777)8.An array of IPC codes received in the controller memory from the converters may contain up to 256 double-byte codes. If tolerance control of the received code is not carried out, it may have a 16-bit format. If the specified control is carried out, the code has a 15-bit format, the high-order bit corresponds to the attribute fixing the output of the received code value beyond the permissible values. The IPC occupies a memory area with addresses (2000-2777) 8 .

Массив МВД верхних допустимых значений может содержать до 256 двухбайтовых кодов. Старший разряд старшего байта содержит признак разрешения формирования запроса прерывания при выходе принятого из преобразователя кода за верхнее допустимое значение (при единичном состоянии разряда прерывания разрешено). Остальные семь разрядов старшего байта и разряды младшего байта образуют код допустимого значения. МВД расположен в области памяти с адресами (0000-0777)8.The MVD array of upper permissible values can contain up to 256 double-byte codes. The high order of the high byte contains a sign of permission to form an interrupt request when the code received from the converter exceeds the upper permissible value (with a single state of the interrupt bit, it is allowed). The remaining seven bits of the high byte and the bits of the low byte form a valid value code. The Ministry of Internal Affairs is located in the memory area with addresses (0000-0777) 8 .

Массив МНД нижних допустимых значений может содержать до 256 двухбайтовых кодов. Формат каждого из этих кодов такой же, как и для МВД. Он включает в себя 15-разрядный код нижнего допустимого значения и соответствующий признак разрешения формирования, запроса прерывания. МНД соответствует область памяти с адресами (1000-1777)8.An MND array of lower acceptable values may contain up to 256 double-byte codes. The format of each of these codes is the same as for the Ministry of Internal Affairs. It includes a 15-bit code of the lower permissible value and the corresponding sign of the formation permission, interrupt request. MND corresponds to the memory area with addresses (1000-1777) 8 .

Массив МЗП запросов прерывания хранит признаки запросов прерывания, соответствующие отдельным принимаемым в контроллер кодам. МЗП может содержать до 32 байтов, причем отдельный байт содержит признаки запросов для группы из восьми последовательных кодов в массиве МПК (выделение групп производится в направлении возрастания номеров элементов МРК). МЗП размещен в области памяти с адресами (4400-4437)8.
Массив МКВУ кодов временной установки может содержать до 256 байтов, каждый из которых содержит код, определяющий значение временной задержки запуска соответствующей обменной операции. МКВУ соответствует область памяти с адресами 4000-4377)8.
The array of interrupt requests interrupt stores the signs of interrupt requests corresponding to individual codes received in the controller. MPZ can contain up to 32 bytes, and a separate byte contains the signs of requests for a group of eight consecutive codes in the IPC array (groups are selected in the direction of increasing numbers of elements of RTOs). MZP is located in the memory area with addresses (4400-4437) 8.
Array MKVU codes temporary installation can contain up to 256 bytes, each of which contains a code that determines the value of the time delay to start the corresponding exchange operation. MKVU corresponds to a memory area with addresses 4000-4377) 8 .

Элементы всех массивов КСПИ упорядочены в направлении возрастания адресов памяти таким образом, что элементы с одинаковыми номерами соответствуют одной и той же обменной операции (для МЗП элементом является отдельный разряд). Elements of all KSPI arrays are ordered in the direction of increasing memory addresses in such a way that elements with the same numbers correspond to the same exchange operation (for MPM, the element is a separate bit).

Регистры 81-86 и 9, входящие в состав операционного блока микропроцессора (фиг. 2), обеспечивают хранение восьмиразрядных кодов, используемых при обработке информации. При этом регистр 86 содержит код, соответствующий старшему байту описателя и определяющий режимы обработки (код КО), в регистрах 81-85 содержатся операнды, регистр 9 предназначен для хранения кодов временной уставки, которые используются при отсчете временных интервалов. При использовании микропроцессора в составе контроллера КАДД на входы сброса в "0" триггеров, соответствующих трем старшим разрядам регистра 9, подается единичное значение сигнала ПОДД, что обеспечивает нулевое состояние этих разрядов. Информационные входы указанных регистров подключены к информационной шине ШДП, на управляющие входы регистров подаются стробы записи, которые формируются блоком 23 на основе кодов адресов регистров. Регистрам 81-86 и 9 соответствуют коды адреса (000) (110).Registers 8 1 -8 6 and 9, which are part of the operating unit of the microprocessor (Fig. 2), provide storage of eight-bit codes used in processing information. In this case, register 8 6 contains a code that corresponds to the high byte of the descriptor and determines the processing modes (CO code), operands are contained in registers 8 1 -8 5 , register 9 is used to store time setting codes that are used in counting time intervals. When using a microprocessor in the QADD controller, the reset inputs to the "0" triggers corresponding to the three high-order bits of register 9 are supplied with a single value of the SOD signal, which ensures the zero state of these bits. The information inputs of the indicated registers are connected to the information bus of the PDA, the record gates are sent to the control inputs of the registers, which are formed by block 23 on the basis of the codes of the addresses of the registers. Registers 8 1 -8 6 and 9 correspond to address codes (000) (110).

Информационное содержимое регистров 81-86 определяет работу 15-разрядного сумматора 10, первого и второго формирователей 11 и 12 кодов, группы 13 элементов ИЛИ. Операнд А для сумматора 10 образован содержимым регистров 81 (оно определяет значение восьми младших разрядов А) и 82 (определяет значение семи старших разрядов). Шесть младших разрядов операнда В образованы значениями сигналов с выхода группы 13, следующие два разряда соответствуют обратному коду операнда, содержащегося в старших разрядах регистра 83, остальные семь разрядов операнда обратному коду операнда, содержащегося в старших разрядах регистра 83, остальные семь разрядов операнда обратному коду операнда, содержащегося в младших разрядах регистра 84. Группа 13 образована шестью двухвходовыми элементами ИЛИ, на один из входов которых подан сигнал f, а на другой сигнал, соответствующий разряду обратного кода, снимаемого с регистра 83. Таким образом, сумматор 10 фактически производит вычитание кодов, хранящихся в регистрах 81, 82 и 83, 84, с учетом значения сигнала П переноса, подаваемого в младший разряд сумматора. С выходов сумматора в формирователь 12 выдаются шестиразрядный код S, соответствующий младшим разрядам суммы, сигналы

Figure 00000002
и
Figure 00000003
переноса из разрядов сумматора (нумерация разрядов сумматора начинается с младшего, нулевого, разряда).The information content of the registers 8 1 -8 6 determines the operation of the 15-bit adder 10, the first and second shapers 11 and 12 codes, a group of 13 elements OR. Operand A for adder 10 is formed by the contents of registers 8 1 (it determines the value of the eight least significant bits A) and 8 2 (determines the value of the seven highest bits). The six least significant bits of the operand B are formed by the values of the signals from the output of group 13, the next two bits correspond to the reverse code of the operand contained in the upper bits of the register 8 3 , the remaining seven bits of the operand to the reverse code of the operand contained in the upper bits of the register 8 3 , the remaining seven bits of the operand to the reverse the code of the operand contained in the lower digits of the register 8 4 . Group 13 is formed by six two-input OR elements, one of the inputs of which receives the signal f, and the other signal, corresponding to the discharge of the reverse code, removed from the register 8 3 . Thus, the adder 10 actually subtracts the codes stored in the registers 8 1 , 8 2 and 8 3 , 8 4 , taking into account the value of the transfer signal P supplied to the least significant bit of the adder. From the outputs of the adder to the shaper 12 are given a six-digit code S corresponding to the least significant bits of the sum, signals
Figure 00000002
and
Figure 00000003
transfer from the digits of the adder (the numbering of the digits of the adder begins with the lowest, zero, bit).

Узел 14 регистрации запросов прерывания на основе признака ПЗП запроса прерывания, поступающего из формирователей 12 кодов, кода номера группы источников прерывания, подаваемого по шине ШДП, и сигналов управления из блока 23 обеспечивает установку (в накопительном режиме) соответствующего триггера при единичном значении признака ПЗП. При выполнении операции чтения кода номера группового признака запроса прерывания из узла 14 выдается код, соответствующий минимальному номеру триггера, установленного в "1", по завершении выдачи кода этот триггер сбрасывается в "0". Если в узле зарегистрирован хотя бы один групповой запрос, сигнал СПР на выходе узла имеет единичное значение. The node 14 for recording interrupt requests based on the PPP attribute of the interrupt request received from the code generators 12, the code of the number of the group of interrupt sources supplied via the SDP bus, and the control signals from block 23 provides the setting (in the cumulative mode) of the corresponding trigger with a single value of the PPP sign. During the operation of reading the code of the group attribute number of the interrupt request from node 14, a code is issued corresponding to the minimum trigger number set to "1"; upon completion of the code issuance, this trigger is reset to "0". If at least one group request is registered in the node, the DSS signal at the output of the node has a single value.

Трехразрядный код КА1 и пятиразрядный код КА2, формируемые на выходах соответственно счетчиков 16 и 17, определяют номера элементов информационных массивов, содержимое которых используется для выполнения типовой операции обработки, предусмотренной алгоритмом работы соответствующего контроллера. За счет работы счетчиков в режиме увеличения своего состояния последовательно выполняется операция обработки по отношению ко всей информации, содержащейся в информационных массивах. Из блока 28 на управляющие входы счетчика 16 подаются сигнал НУСЧ1 сброса в ноль и сигнал УСЧ1, а на входы счетчика 17 сигнал НУСЧ2 сброса в ноль и сигнал ЗПСЧ2 записи в счетчик содержимого рабочего регистра 18. Сигнал счета для счетчика 17 формируется на выходе коммутатора 19, на один из входов которого подан сигнал УСЧ2 из блока 23 (этот сигнал подается на соответствующий управляющий вход счетчика 17, если ППИ 0), а на другой сигнал переноса с выхода счетчика 16, так что при ППИ 1 счетчики 16, 17 образуют единый восьмиразрядный счетчик. The three-digit code KA1 and the five-digit code KA2, generated at the outputs of the counters 16 and 17, respectively, determine the numbers of the elements of information arrays, the contents of which are used to perform the typical processing operation provided for by the algorithm of the corresponding controller. Due to the operation of the counters in the mode of increasing their state, the processing operation is sequentially performed with respect to all the information contained in the information arrays. From block 28, the control inputs of counter 16 are supplied with a reset signal NSCH1 and a signal USCH1, and the inputs of counter 17 are reset with a NSCCH2 signal and a recording signal ZPSCH2 with the contents of working register 18. The count signal for counter 17 is generated at the output of switch 19, one of the inputs of which the UCH2 signal from block 23 is supplied (this signal is fed to the corresponding control input of the counter 17, if PPI 0), and to the other transfer signal from the output of the counter 16, so that with PPI 1 the counters 16, 17 form a single eight-bit counter .

Регистр 18 обеспечивает запоминание состояния счетчика 17 (для записи в регистр кода из счетчика используется управляющий сигнал ЗП1РР) и его последующий возврат в счетчик. Предусмотрена также возможность записи в регистр 18 кода НАМ с помощью управляющего сигнала ЗП2РР. The register 18 provides the memorization of the status of the counter 17 (to write to the code register from the counter, the control signal ZP1PP is used) and its subsequent return to the counter. It is also possible to write to the NAM code register 18 using the control signal ЗП2РР.

На основе кодов КА1 и КА2, признака МР младшего разряда адреса памяти, кода номера массива (КНМ) формирователь 15 вырабатывает 12-разрядный код адреса памяти (АП). Выдача этого кода из формирователя производится при единичном значении признака ПВП. Based on the codes KA1 and KA2, the low-order attribute MP of the memory address, the array number code (KNM), the driver 15 generates a 12-bit memory address (AP) code. The issuance of this code from the shaper is carried out with a single value of the PVP attribute.

Узел 20 отсчета времени обеспечивает формирование временного интервала, величина которого задается содержимым регистра 9, на основе синхроимпульса МИ2 и кода КВМ, подаваемого в узел и определяющего временной масштаб при отсчете времени. При единичном значении сигнала ПОВИ отсчет не производится, схемы узла 20 в исходном состоянии. Отсчет начинается с момента перехода сигнала ПОВИ в нулевое состояние и завершается формированием единичного состояния признака ПН. При реализации контроллера КУДУ узел 20 формирует последовательность импульсов МВ типа меандр с частотой, которая задается кодом КВМ. The time counting unit 20 provides the formation of a time interval, the value of which is set by the contents of the register 9, based on the MI2 clock pulse and the KVM code supplied to the node and determining the time scale during the time counting. With a single value of the POVI signal, the counting is not performed, the circuit of the node 20 in the initial state. The countdown starts from the moment the POMI signal transitions to the zero state and ends with the formation of a single state of the PN attribute. When implementing the controller KUDU node 20 generates a sequence of pulses of the MV type of meander with a frequency that is specified by the KVM code.

Микропроцессор характеризуется восемью восьмиразрядными адресуемыми элементами данных, значения которых могут быть выданы в шину ШДП. Пять элементов данных формируются во втором формирователе 12 кодов. К их числу относятся первый код рабочих переменных К1РП (адресуется кодом "110"), второй код рабочих переменных К2РП (адрес "001"), третий код рабочих переменных К3РП (адрес "111"), код КГПЗП группы признаков запросов прерывания (адрес "011"), второй код группы команд управления К2ГКУ (адрес "010"). Два адресуемых элемента данных формируются в узле 14. К ним относятся первый код группы команд управления К1ГКУ (адресуется кодом "101"), код КНГПЗП номера группового признака запроса прерывания (адрес "000"). Еще один адресуемый элемент данных образуют коды КА2, КА1 с выходов счетчиков 16, 17 (этому элементу соответствует адрес "100"). The microprocessor is characterized by eight eight-bit addressable data elements, the values of which can be output to the bus of the PDD. Five data elements are generated in the second generator 12 codes. These include the first code of working variables K1RP (addressed by the code "110"), the second code of working variables K2RP (address "001"), the third code of working variables K3RP (address "111"), the code KGPZP group of signs of interrupt requests (address " 011 "), the second code of the group of control commands K2GKU (address" 010 "). Two addressable data elements are formed in node 14. These include the first code of the group of control commands K1GKU (addressed by code "101"), the code KNGPZP number of the group attribute of the interrupt request (address "000"). Another addressable data element is formed by the codes KA2, KA1 from the outputs of the counters 16, 17 (the address "100" corresponds to this element).

Выдача кодов адресуемых элементов данных в мультиплексную внутреннюю шину данных ВШД производится с помощью управляющих сигналов чтения, формируемых блоком 23 и подаваемых в формирователь 12 (сигналы ЧТР1-ЧТР3, ЧТР6, ЧТР7), узел 14 (сигналы ЧТР0, ЧТР5), на управляющий вход первого блока 21 ключей (сигнал ЧТР4). Через второй блок 22 ключей при значении управляющего сигнала ВДЧ=1 код с шины ВШД передается в двунаправленную внешнюю шину ШДП. The codes of the addressable data elements are transmitted to the internal data bus multiplex internal data bus using the read control signals generated by block 23 and supplied to the driver 12 (signals ChTR1-ChTR3, ChTR6, ChTR7), node 14 (signals ChTR0, ChTR5), to the control input of the first block 21 keys (signal CHTR4). Through the second block of 22 keys with the value of the control signal VDCH = 1, the code from the IDT bus is transmitted to the bi-directional external bus of the SDP.

На основе значения кода КТК блок 23 формирует единичное значение одного из признаков ПУДУ, ПОДД, ППИ, которые определяют режимы работы микропроцессора в составе контроллеров КУДУ, КОДД, КСПИ. Based on the value of the CPC code, block 23 generates a single value of one of the signs of PUDU, PODD, PPI, which determine the operating modes of the microprocessor as part of the controllers KUDU, KODD, KSPI.

Первый формирователь 11 кодов (фиг. 3) обеспечивает формирование признака ПЗП-ДД, который фиксирует возбуждение запроса прерывания в группе двухпозиционных датчиков, и кода КПЗП признаков запросов прерывания для этой группы (признак и код используются в контроллере КОДД). Признаку ПЗП-ДД соответствуют логические выражения
ПЗП-ДД ПЗП1-ДД(

Figure 00000004
ПЗП2-ДД)
ПЗП1-ДД
Figure 00000005
gi; ПЗП2-ДД
Figure 00000006
hi
gi= mi∧φi∧Ψi; hi=
Figure 00000007

φi= (ai∧Ki)∨(
Figure 00000008
)
φi= (ai∧Ki)∨(
Figure 00000009
)
Ψi= (
Figure 00000010
bi)∨(a
Figure 00000011
)
i
Figure 00000012
где а70 значения разрядов регистра 81 микропроцессора; b7-b0 значения разрядов регистра 83; m7-m0 значения разрядов регистра 84, К70 значения разрядов регистра 82. Признак ПТГЗП соответствует состоянию пятого разряда регистра 86. Приведенные логические выражения реализуются однотипными логическими блоками 241-248, элементами И 25, ИЛИ 26, 291, И 282. Логические блоки формируют сигналы h7-h0 и g7-g0, причем последние образуют код КПЗП.The first shaper 11 codes (Fig. 3) provides the formation of the attribute PZP-DD, which captures the initiation of an interrupt request in a group of on-off sensors, and an ID code of the interrupt request signs for this group (the sign and code are used in the CODD controller). The sign of the PZP-DD correspond to logical expressions
PZP-DD PZP1-DD (
Figure 00000004
PZP2-DD)
PZP1-DD
Figure 00000005
g i ; PZP2-DD
Figure 00000006
h i
g i = m i ∧φ i ∧Ψ i ; h i =
Figure 00000007

φ i = (a i ∧K i ) ∨ (
Figure 00000008
)
φ i = (a i ∧K i ) ∨ (
Figure 00000009
)
Ψ i = (
Figure 00000010
b i ) ∨ (a
Figure 00000011
)
i
Figure 00000012
where a 7 -a 0 the value of the bits of the register 8 1 microprocessor; b 7 -b 0 the values of the bits of the register 8 3 ; m 7 -m 0 values of register bits 8 4 , K 7 -K 0 values of register bits 8 2 . Sign PTGZP corresponds to the state of the fifth category of the register 8 6 . The given logical expressions are implemented by the same type of logical blocks 24 1 -24 8 , elements AND 25, OR 26, 29 1 , AND 28 2 . Logic blocks form signals h 7 -h 0 and g 7 -g 0 , and the latter form the code of the CPS.

Для использования в контроллерах КУДУ и КСПИ формирователей 11 формируются сигналы f, П в соответствии с логическими выражениями
f ПУДУ∧ПТКУ; П ППИ

Figure 00000013

Значение текущей метки времени МВТ определяется состоянием триггера 27, в котором "защелкивается" состояние метки МВ сигналом ЗПРО. Значение признака ПТКУ соответствует состоянию шестого разряда регистра 86, а сигнал
Figure 00000014
состоянию шестого разряда регистра 81. Реализация сигналов f, П производится с помощью элементов И 281, ИЛИ 292, И-НЕ 30.For use in the controllers KUDU and KSPI shapers 11 the signals f, P are generated in accordance with logical expressions
f PUDU∧PTKU; P PPI
Figure 00000013

The value of the current MVT timestamp is determined by the state of the trigger 27, in which the state of the MV tag is “latched” by the RRO signal. The value of the PTCU sign corresponds to the state of the sixth digit of register 8 6 , and the signal
Figure 00000014
state of the sixth digit of the register 8 1 . The implementation of the signals f, P is performed using the elements AND 28 1 , OR 29 2 , AND NOT 30.

Во втором формирователе 12 кодов (фиг. 4) формируются адресуемые элементы данных К2ГКУ, КГПЗП, КГРП, К2РП, К3РП. Состояния разрядов К2ГКУ определяются значениями сигналов на выходах логических элементов ИЛИ-НЕ, образующих группу 39. Этим сигналам соответствуют логические выражения
К2ГКУ(i)

Figure 00000015
= b
Figure 00000016
; i
Figure 00000017
где Z0-Z7 сигналы с выходов управляемого дешифратора 38.In the second shaper 12 codes (Fig. 4) addressable data elements K2GKU, KGPZP, KGRP, K2RP, K3RP are formed. The state of the K2GKU discharges is determined by the values of the signals at the outputs of the OR-NOT logical elements forming group 39. These signals correspond to logical expressions
K2GKU (i)
Figure 00000015
= b
Figure 00000016
; i
Figure 00000017
where Z 0 -Z 7 signals from the outputs of the controlled decoder 38.

К2ГКУ используется в контроллере КУДУ. В этом режиме использования микропроцессора на управляющий вход дешифратора 38 через коммутатор 421подается значение признака ПТКУ.K2GKU is used in the KUDU controller. In this mode of using the microprocessor, the value of the PTCU attribute is supplied to the control input of the decoder 38 through the switch 42 1 .

Элемент данных К2РП характеризуется следующим форматом: старший (седьмой) разряд имеет контактное единичное значение, состояние шестого разряда определяется значением метки времени МВТ, остальные разряды отображают значение кода S с выхода сумматора 10 (он является кодом КТВИ текущего временного интервала). The K2RP data element is characterized by the following format: the senior (seventh) bit has a contact single value, the state of the sixth bit is determined by the value of the MVT timestamp, the remaining bits display the value of the S code from the output of the adder 10 (it is the KTVI code of the current time interval).

Формат К1РП содержит значение

Figure 00000018
старшего разряда регистра 81(седьмой разряд), значение метки времени МВТ (шестой разряд), код КДКУ, определяемый состоянием шести младших разрядов регистра 86 (разряды 5 0).K1RP format contains the value
Figure 00000018
the high-order bit of the register 8 1 (seventh bit), the value of the MVT timestamp (sixth bit), the CDCU code, determined by the state of the six lower-order bits of the register 8 6 (bits 5 0).

Семь младших разрядов кода КЗРП определяются состоянием выходов коммутатора 432, а старший разряд значением сигнала с выхода одноразрядного коммутатора 423. Для контролера КОДД значение К3РП а7а6. а0. Для контроллера КСПИ младшие разряды кода К3РП соответствуют а148, а старший разряд имеет значение а7 (при УП1 0 и ПС 1), а17(при УП1 0 и ПС= 0) либо значение признака ПНДЗ нарушения допустимых значений (при УП1 ПС1). Код а15а14 а8 соответствует информационному содержимому регистра 82. Признак ПНДЗ формируется путем дизъюнктивного объединения элементом ИЛИ 472 текущего и буферизированного с помощью триггера 35 значений сигнала переноса

Figure 00000019
. Коммутатор 424 подает на один из входов коммутатора 423 значение а7 (при нулевом значении сигнала на выходе элемента И 467) либо а15 (в противном случае).The seven least significant bits of the KZRP code are determined by the state of the outputs of the switch 43 2 , and the senior bit by the value of the signal from the output of the single-bit switch 42 3 . For the controller KODD value K3RP a 7 a 6 . but 0 . For the KSPI controller, the least significant bits of the K3RP code correspond to a 14-a 8 , and the senior bit has a value of a 7 (at UP1 0 and PS 1), and 17 (at UP1 0 and PS = 0) or the value of the PNDZ flag of violation of permissible values (at UP1 PS1). Code a 15 a 14 a 8 corresponds to the information content of register 8 2 . The PNDZ sign is formed by the disjunctive combination by the element OR 47 2 of the current and buffered by the trigger 35 values of the transfer signal
Figure 00000019
. The switch 42 4 supplies to one of the inputs of the switch 42 3 the value of a 7 (with a zero value of the signal at the output of the AND element 46 7 ) or a 15 (otherwise).

Значение восьмиразрядного кода КГПЗП зависит от режима использования микропроцессора, в контроллера КСПИ (ППИ 1) обеспечивает с помощью группы 40, поразрядное дизъюнктивное объединение кода КР4 с выхода регистра 85 и кода "1" из 8", формируемого дешифратором 38, на управляющий вход которого подано значение признака ПЗП-ПИ через одноразрядный коммутатор 421, в контроллере КОДД группа 40 дизъюнктивно объединяет код КР4 и код КПЗП. На информационный вход дешифратора 38 подается код КА1 со счетчика 16. Через коммутатор 431 обеспечена подача разных кодов на один из входов группы 40.The value of the eight-bit KGPZP code depends on the mode of use of the microprocessor; in the KSPI controller (PPI 1) it provides, using group 40, a bitwise disjunctive combination of the KP4 code from the output of register 8 5 and the code "1" out of 8, generated by the decoder 38, to the control input of which the value of the PZP-PI sign is supplied through a single-bit switch 42 1 , in the KODD controller, group 40 disjunctively combines the KP4 code and the KPZP code. The code KA1 from counter 16 is fed to the information input of the decoder 38. Different codes are provided through the switch 43 1 to one of the entrances of group 40.

Коммутатор 37 обеспечивает передачу на вход блока 45 ключей кода любого из рассмотренных элементов данных при активном состоянии соответствующего сигнала на его управляющем входе. Элемент ИЛИ 44 формирует для блока 45 сигнал, управляющий выдачей значения элемента данных в шину ВШД. The switch 37 ensures the transmission to the input of the block 45 of the key code of any of the considered data elements with the active state of the corresponding signal at its control input. The OR element 44 generates a signal for block 45 that controls the output of the value of the data element to the IDT bus.

Второй формирователь 12 кодов обеспечивает также формирование признака ПЗП-ПИ, который фиксирует возбуждение запроса прерывания при анализе кодов, принимаемых от преобразователей информации (при использовании микропроцессора в составе КСПИ). Указанный признак определяется логическим выражением
ПЗП-ПИ

Figure 00000020
((a
Figure 00000021
ПКВД)∨(a
Figure 00000022
)) где П14 сигнал переноса из сумматора 10; а15 и b15 значения старших разрядов регистров 82 и 84; ПКВД управляющий признак, формируемый блоком 23. Для выработки признака ПЗП-ПИ используются логические элементы И 461-465, ИЛИ 47, НЕ 49.The second generator 12 codes also provides the formation of the attribute PZP-PI, which captures the initiation of an interrupt request when analyzing codes received from information converters (when using a microprocessor as part of the PCPI). The specified attribute is determined by the logical expression
PZP-PI
Figure 00000020
((a
Figure 00000021
PKVD) ∨ (a
Figure 00000022
)) where P14 is the transfer signal from the adder 10; a 15 and b 15 the values of the most significant bits of the registers 8 2 and 8 4 ; PKVD is a control feature generated by block 23. For the development of the feature PZP-PI, logical elements AND 46 1 -46 5 , OR 47, NOT 49 are used.

При использовании микропроцессора в составе КУДУ формирователь 12 формирует сигналы ТКУ и ВФ в соответствии с логическими выражениями
ТКУ (

Figure 00000023
)∧
Figure 00000024
(bi∧Zi)
Figure 00000025

ВФ (
Figure 00000026
a7)∨(ТКУ
Figure 00000027
)
Для реализации этих выражений использованы коммутаторы 41 и 422, логические элементы И 466, И-НЕ 48. Значение сигнала ПЗП на выходе формирователя 12 зависит от режима использования микропроцессора, для КСПИ оно определяется значением признака ПЗП-ПИ, для КУДУ значением ТКУ, для КОДД значением ПЗП-ДД. Формирование требуемых значений ПЗП осуществляется с помощью коммутатора 36.When using a microprocessor in KUDU shaper 12 generates signals TCU and VF in accordance with logical expressions
TKU (
Figure 00000023
) ∧
Figure 00000024
(b i ∧Z i )
Figure 00000025

VF (
Figure 00000026
a 7 ) ∨ (TCU
Figure 00000027
)
To implement these expressions, we used switches 41 and 42 2 , logical elements AND 46 6 , AND-NOT 48. The value of the signal of the PZP at the output of the shaper 12 depends on the mode of use of the microprocessor. for KODD value PZP-DD. The formation of the required values of the PPP is carried out using the switch 36.

Узел 14 обеспечивает регистрацию до 32 групповых запросов прерывания при использовании микропроцессора в составе контроллеров КСПИ и КОДД. Этим запросам в узле соответствуют триггеры, которые образуют четыре восьмиразрядных регистра 511-514 (фиг. 5). Пятиразрядный код, определяющий номер группы, для которой регистрируется запрос, задается старшими разрядами кода, поступающего по шине ШДП (этим разрядам кода соответствуют сигналы p7-p3). С помощью старших разрядов кода номера группы (сигналы p7, p6) производится адресация регистров, младшими разрядами (сигналы p5, p4, p3) адресуются разряды регистров. Регистрируемое значение группового запроса прерывания определяется состоянием признака ПЗП.Node 14 provides registration of up to 32 group interrupt requests when using a microprocessor as part of the KSPI and KODD controllers. These requests in the node correspond to the triggers, which form four eight-bit registers 51 1 -51 4 (Fig. 5). The five-digit code that determines the number of the group for which the request is registered is set by the higher bits of the code received on the bus of the PDD (these bits of the code correspond to signals p 7 -p 3 ). Using the high-order bits of the group number code (signals p 7 , p 6 ), the registers are addressed, the lower-order bits (signals p 5 , p 4 , p 3 ) address the bits of the registers. The recorded value of the group interrupt request is determined by the status of the PPP flag.

Восьмиразрядный код d7'd6'. d0', подаваемый на информационные входы регистров, формируется однотипными логическими блоками 501-508, причем
d

Figure 00000028
(ci∧КРЗП)
Figure 00000029
i
Figure 00000030
где сигналы с07 соответствуют разрядам кода "1" из 8", вырабатываемого управляемым дешифратором 58; d0-d7 сигналы с выхода буферного регистра 54; КРЗП управляющий сигнал из блока 23, принимающий единичное значение при регистрации группового запроса. На информационный вход регистра 54 подается код с выхода одного из регистров 511-514 через коммутатор 53, который управляется сигналами с выхода дешифратора 64. Работа этого дешифратора определяется содержимым буферного регистра 63, на вход сброса в ноль которого подан сигнал ПУДУ (в режиме регистрации запросов он имеет нулевое значение), а на вход сигнала записи сигнал ЗПБР, определяемый выражением
3ПБР (
Figure 00000031
).The eight-digit code is d 7 'd 6 '. d 0 'supplied to the information inputs of the registers is formed by the same type of logical blocks 50 1 -50 8 , and
d
Figure 00000028
(c i ∧ КРЗП)
Figure 00000029
i
Figure 00000030
where the signals from 0 -c 7 correspond to the bits of the code "1" of 8 "generated by the controlled decoder 58; d 0 -d 7 the signals from the output of the buffer register 54; KRZP control signal from block 23, which takes a single value when registering a group request. register information 54 is input with the output code of one of the registers 51 1 -51 4 through a switch 53 which is controlled by signals output from the decoder 64. The operation of this decoder is determined by the contents of buffer register 63, the reset to zero input of which is filed Pudu signal (registration mode it requests a zero value) and the recording ZPBR signal to the input signal, defined by the expression
3PBR (
Figure 00000031
)

Сигнал ЗПБР формируется элементами ИЛИ 673, НЕ 693. Через коммутатор 57 на информационный вход регистра 63 при КРЗП 1 подается код p7p6.The ZBR signal is generated by the elements OR 67 3 , NOT 69 3 . Through the switch 57 to the information input of the register 63 when KRZP 1 fed the code p 7 p 6 .

Значение кода на информационном входе дешифратора 58 определяется значениями сигналов на управляющих входах коммутаторов 561 и 562. При ПУДУ 0 через коммутатор 562 передается код p5p4p3, который устанавливается на выходе коммутатора 562 при КРЗП 1. На управляющий вход дешифратора 58 сигнал подается с выхода элемента ИЛИ 674 и определяется значениями сигналов ПЗП и КРЗП.The value of the code at the information input of the decoder 58 is determined by the values of the signals at the control inputs of the switches 56 1 and 56 2. When PUDU 0 through the switch 56 2 the code p 5 p 4 p 3 is transmitted, which is installed at the output of the switch 56 2 when KRZP 1. At the control input of the decoder 58, the signal is supplied from the output of the OR element 67 4 and is determined by the values of the signals of the PZP and KRZP.

Сигнал R, подаваемый на входы сброса в ноль регистров 511-514, формируется элементами И 662 и ИЛИ 671 в соответствии с логическим выражением
R СБР∨(ПУДУ∧4TP5∧СИ3).
The signal R supplied to the reset inputs to zero registers 51 1 -51 4 is formed by the elements AND 66 2 and OR 67 1 in accordance with the logical expression
R SBR∨ (PUDU∧4TP5∧SI3).

Сигналы записи информации в регистры 511-514 вырабатываются группой 59 двухвходовых элементов И, на один из входов которых подан соответствующий выходной сигнал дешифратора 64, а на другой импульсный сигнал ИС, определяемый выражением
ИС СИ3∧(4КП∨КР3П).
The signals for recording information in the registers 51 1 -51 4 are generated by a group of 59 two-input elements And, one of the inputs of which is supplied with the corresponding output signal of the decoder 64, and the other pulse signal IS, defined by the expression
IS SI3∧ (4KP∨KR3P).

Сигнал ИС формируется элементами ИЛИ 672, И 653.The IP signal is formed by the elements OR 67 2 , AND 65 3 .

Таким образом, если ПУДУ 0, КРЗП1, то при подаче СИЗ вырабатывается активное значение сигнала записи в тот из регистров 511-514, который задается значением кода p7p6. Разряд кода d7'd6' d0', номер которого задается значением кода p5p4p3 (модифицируемый разряд), имеет единичное значение при ПЗП 1. Остальные разряды кода d7'd6' d0', а также модифицируемый разряд при ПЗП 0 имеют значения, определяемые состоянием соответствующих разрядов регистра, в который производится запись.Thus, if PUDU 0, KRZP1, then when applying the PPE, the active value of the write signal is generated in that of the registers 51 1 -51 4 , which is set by the code value p 7 p 6 . The code bit d 7 'd 6 ' d 0 ', the number of which is given by the code value p 5 p 4 p 3 (modifiable bit), has a single value in the PPP 1. The remaining bits of the code d 7 ' d 6 'd 0 ', and also modifiable bit at PZP 0 have values determined by the state of the corresponding bits of the register in which the recording is made.

В узле 14 обеспечено формирование кода a4а3а2а1а0, соответствующего минимальному номеру зарегистрированных в регистрах 511-514 запросов прерывания. Разряды а4а3 определяют минимальный номер регистра (регистру 511 соответствует номер "00" регистру 514 номер "11"), в котором установлен в единицу хотя бы один разряд, а разряды а2а1а0 минимальный номер разряда указанного регистра, установленного в "1". Нумерация разрядов регистров определяется их соответствием значениям кода p5p4p3.In node 14, the code a 4 a 3 a 2 a 1 a 0 is generated, which corresponds to the minimum number of interrupt requests registered in the registers 51 1 -51 4 . Digits a 4 and 3 determine the minimum register number (register 51 1 corresponds to number “00”, register 51 4 corresponds to number 11), in which at least one digit is set to unity, and digits a 2 a 1 and 0 are the minimum digit number of the indicated register set to "1". The numbering of bits of registers is determined by their correspondence to the values of the code p 5 p 4 p 3 .

При КРЗП 0 значения разрядов а4а3 устанавливаются на выходе буферного регистра 63 и соответствуют значениям сигналов a4' и a3', которые формируются элементами ИЛИ-НЕ 521-523, 602 и И 652 в соответствии с логическими выражениями
a

Figure 00000032
xo∧xi; a
Figure 00000033
(a
Figure 00000034
x2)∨(
Figure 00000035
xo).When KRZP 0, the values of the bits a 4 a 3 are set at the output of the buffer register 63 and correspond to the values of the signals a 4 'and a 3 ', which are formed by the elements OR-NOT 52 1 -52 3 , 60 2 and AND 65 2 in accordance with logical expressions
a
Figure 00000032
x o ∧x i ; a
Figure 00000033
(a
Figure 00000034
x 2 ) ∨ (
Figure 00000035
x o ).

Признак а5, фиксирующий факт отсутствия единиц во всех регистрах, вырабатывается элементом И 661 и определяется выражением
a5= a

Figure 00000036
x2∧x3.Sign a 5 , fixing the fact of the absence of units in all registers, is developed by the element And 66 1 and is determined by the expression
a 5 = a
Figure 00000036
x 2 ∧x 3 .

В приведенных выражениях
xi=

Figure 00000037
i
Figure 00000038
где rij выход j-го разряда регистра с номером i.In the above expressions
x i =
Figure 00000037
i
Figure 00000038
where r ij is the jth bit output of register number i.

С помощью коммутаторов 55, 601 и логических элементов И 651, 68 формируются значения разрядов а2, а1, а0 на основе обратного кода

Figure 00000039
.
Figure 00000040
, снимаемого с выхода буферного регистра 54 и соответствующего информационному содержимому регистра с запросами прерывания, который имеет номер а4а3 (на основе кода а4а3 дешифратор 64 формирует соответствующие управляющие сигналы для коммутатора 53). При этом используются следующие логические выражения:
a2=
Figure 00000041
; a1=
Figure 00000042
; ao= (a
Figure 00000043
)∨(
Figure 00000044
);
Figure 00000045
= (
Figure 00000046
)∨a
Figure 00000047
); i
Figure 00000048
.Using switches 55, 60 1 and logical elements AND 65 1 , 68, the values of bits a 2, 1 , and 0 are formed on the basis of the reverse code
Figure 00000039
.
Figure 00000040
removed from the output of the buffer register 54 and corresponding to the information content of the register with interrupt requests, which has the number a 4 a 3 (based on the a 4 a 3 code, the decoder 64 generates the corresponding control signals for the switch 53). The following logical expressions are used:
a 2 =
Figure 00000041
; a 1 =
Figure 00000042
; a o = (a
Figure 00000043
) ∨ (
Figure 00000044
);
Figure 00000045
= (
Figure 00000046
) ∨a
Figure 00000047
); i
Figure 00000048
.

В узле 14 формируется адресуемый элемент данных КНГПЗП, имеющий следующий формат: старшему (седьмому) разряду соответствует признак а5, в шестом и пятом разрядах содержится код КТК, в остальных разрядах код а4а3а2а1а0. Выдача КНГПЗП в шину ВШД производится через коммутатор 61 и блок 62 ключей при ЧТРО 1. В этом режиме сигнал КРЗП 0, что обусловливает "защелкивание" в буферном регистре 63 кода а4а3, в буферном регистре 54 кода с выхода регистра, имеющего номер а4а3. На информационный вход дешифратора 58 через коммутатор 562 подан код а2а1а0, на управляющий вход сигнал логической "1". Вследствие этого код

Figure 00000049
.
Figure 00000050
характеризуется нулевым значением разряда с номером а2а1а0, остальные семь разрядов этого кода имеют значения соответствующих разрядов буферного регистра 54. При подаче импульса СИЗ производится запись кода в регистр с номером а4а3, что приведет к сбросу в ноль группового запроса прерывания с наименьшим номером.In node 14, the addressable data element of the KNGPZ is formed, having the following format: the senior (seventh) digit corresponds to attribute a 5 , the sixth and fifth digits contain the CPC code, and the remaining digits contain the code a 4 a 3 a 2 a 1 a 0 . The KNGPZP is issued to the high-speed rail bus through the switch 61 and the key block 62 at FREQUENCY 1. In this mode, the KRZP 0 signal causes the code 4 and 3 to “snap” into the buffer register 63, and the code from the register output number 54 in the buffer register 54 a 4 a 3 . The information input of the decoder 58 through the switch 56 2 filed a code a 2 a 1 a 0 , at the control input a logical signal "1". As a result, the code
Figure 00000049
.
Figure 00000050
characterized by a zero value of the discharge with the number a 2 a 1 a 0, the remaining seven bits of this code have the values of the corresponding bits of the buffer register 54. When a pulse is applied, the code is written to the register with the number a 4 a 3 , which will reset the group request to zero interrupts with the smallest number.

При использовании микропроцессора в составе контроллера КУДУ признак ПУДУ 1. Следствием этого является то, что на выходе буферного регистра 63 установлено нулевое значение кода, буферный регистр 54 отображает содержимое регистра 511, на вход дешифратора 58 при КРЗП 1 подается код p2p1p0 с шины ШДП. Следовательно, в данном случае регистрация значений сигнала ПЗП при КРЗП 1 производится только в разрядах регистра 511, причем номер разряда, значение которого может быть изменено, определяется значением кода p2p1p0. Прямой код буферного регистра соответствует адресуемому элементу данных КПКУ, который выдается в шину ВШД при значении сигнала ЧТР5 1. Если при выдаче КПКУ активизируется сигнал СИЗ, то сбрасываются в ноль все триггеры регистра 511.When using a microprocessor as part of the KUDU controller, the PUD sign is 1. The consequence of this is that the code value zero is set at the output of the buffer register 63, the buffer register 54 displays the contents of the register 51 1 , the code p 2 p 1 p is supplied to the input of the decoder 58 when KRZP 1 0 from the broadband bus. Consequently, in this case, the registration of the values of the signal of the PPP with KRZP 1 is performed only in bits of the register 51 1 , and the number of the bit, the value of which can be changed, is determined by the value of the code p 2 p 1 p 0 . The direct code of the buffer register corresponds to the addressable CPCU data element, which is issued to the IDR bus when the signal value is CHTR5 1. If the PPE signal is activated when the CPCU is issued, then all triggers of register 51 1 are reset to zero.

Сигнал СПР формируется путем инвертирования элементов НЕ 692сигнала а5.The signal SPR is formed by inverting the elements NOT 69 2 signal a 5 .

Фиг. 6 отображает форматы кодов адресов, которые используются при обращении к различным информационным массивам, хранящимся в памяти контроллера. Организация формирователя 15 кода адреса памяти определяется вышеуказанными форматами. Основными узлами этого формирователя являются (фиг. 6) постоянное ЗУ73 и коммутатор 74, на входы которого поданы девятиразрядные коды К3-К0. Код К0 образован признаком МР (младший разряд кода), кодом адреса КА2 (занимает разряды 5-1 кода), значениями сигналов y7-y5 с выхода ЗУ 73 (им соответствуют старшие разряды). В состав кода К1 входят код КА2 (занимает младшие разряды), значения сигналов y7-y5 (занимают старшие разряды), в состав кода К2 коды КА1 (занимают младшие разряды) и КА2 (занимают разряды 7-3), константа "0" (содержится в старшем разряде), в состав кода К3 признак МР (занимает младший разряд), код КА2 (занимает старшие разряды), код КА1 (занимает остальные разряды). Управление коммутатором 74 осуществляется сигналами y3-y0 с выхода ЗУ 73, причем активизация сигнала yj обусловливает передачу на выход коммутатора 74 кода Kj. Код с выхода этого коммутатора определяет значение разрядов 8-0 адреса памяти АП, формируемых на выходе второго блока 76 ключей. Разряды 11, 10, 9 адреса АП вырабатываются на основе выходных сигналов y10, y9, y8 ЗУ 73, подаваемых на вход первого блока 75 ключей. Элемент ИЛИ 77 формирует инверсное значение признака ПНА, фиксирующего нулевое состояние разрядов кода КА2.FIG. 6 displays the address code formats that are used when accessing various information arrays stored in the controller memory. The organization of the shaper 15 code memory address is determined by the above formats. The main nodes of this shaper are (Fig. 6) a constant memory unit 73 and a switch 74, to the inputs of which nine-bit codes K3-K0 are supplied. The code K0 is formed by the sign MP (the least significant bit of the code), the address code KA2 (occupies bits 5-1 of the code), the values of the signals y 7 -y 5 from the output of the memory 73 (the highest bits correspond to them). The K1 code includes the KA2 code (occupies the least significant digits), the values of the signals y 7 -y 5 (occupy the highest digits), the K2 code includes the KA1 code (occupy the least significant digits) and KA2 (occupy the 7-3 digits), constant "0 "(contained in the high order), the K3 code contains the MP attribute (occupies the lower order), KA2 code (occupies the highest order), and KA1 code (takes the remaining order). The switch 74 is controlled by signals y 3 -y 0 from the output of the memory 73, and the activation of the signal y j causes the transfer of the code K j to the output of the switch 74. The code from the output of this switch determines the value of bits 8-0 of the memory address of the AP generated at the output of the second block of keys 76. The digits 11, 10, 9 of the AP address are generated based on the output signals y 10 , y 9 , y 8 of the memory unit 73 supplied to the input of the first block of keys 75. The OR element 77 generates the inverse value of the PN attribute, fixing the zero state of the bits of the KA2 code.

На фиг. 8 приведено соответствие между значениями входных сигналов (адресов) ЗУ 73 и его выходными сигналами, которые отображают информационное содержимое ячеек памяти. In FIG. Figure 8 shows the correspondence between the values of the input signals (addresses) of the memory device 73 and its output signals, which display the information content of the memory cells.

Узел 20 отсчета времени (фиг. 9) включает в свой состав делитель 79 частоты, импульсный сигнал СЧИ с выхода которого подается на счетный вход восьмиразрядного вычитающего счетчика 78. Предусмотрена возможность записи кода КВУ временной уставки в счетчик. Сигнал МВ снимается с выхода триггера, соответствующего старшему разряду счетчика. Работа делителя 79 определяется последовательностью импульсов СИ2 и кодом КВМ временного масштаба, задающего коэффициент деления. На вход начальной установки делителя подан сигнал ПОВИ, что обусловливает его работу только при ПОВИ 0. ПОВИ является также сигналом записи кода КВУ в счетчик 78 (запись производится при ПОВИ1). Восьмивходовый элемент И 80 формирует единичное значение признака ПН при нулевом состоянии всех разрядов счетчика 78. The time reference unit 20 (Fig. 9) includes a frequency divider 79, the pulse signal of the MFX from the output of which is fed to the counting input of an eight-bit subtracting counter 78. It is possible to write the HLC code of the time setting to the counter. The MV signal is removed from the output of the trigger corresponding to the highest digit of the counter. The operation of the divider 79 is determined by the sequence of pulses SI2 and the KVM code of a time scale that defines the division coefficient. The input of the divider is given a signal POVI, which determines its operation only with POVI 0. POVI is also a signal for writing the code of the HLP to the counter 78 (recording is made with POVI1). The eight-input element And 80 forms a single value of the PN attribute with the zero state of all bits of the counter 78.

Блок 23 построен в соответствии с микропрограммным принципом управления, вследствие чего включает в себя (фиг. 10), постоянное ЗУ 84 микрокоманд, регистр 83 адресов микрокоманд, формирователь 85 управляющих сигналов, который вырабатывает сигналы, обеспечивающие реализацию микроопераций в операционном блоке микропроцессора, и узел 82 управления, организующий выполнение требуемых последовательностей микрокоманд путем формирования кода КАМК адреса микрокоманд. Узел 82 вырабатывает также сигнал СБР начальной установки схем микропроцессора, сигнал ЗПРАМК записи информации в регистр 83, сигнал РЗРМК, при единичном значении которого вырабатываются управляющие сигналы формирователем 85, признаки ПОДД, ППИ, ПУДУ, определяющие в составе какого контроллера используется микропроцессор. Сигналы, определяемые состоянием разрядов 7, 9, 10-12 кода КМК микрокоманд выдаются в операционный блок непосредственного использования. Block 23 is built in accordance with the microprogramming principle of control, as a result of which it includes (Fig. 10), a permanent memory 84 of microcommands, a register of microcontroller addresses 83, a shaper 85 of control signals that generates signals that ensure the implementation of microoperations in the operating unit of the microprocessor, and a node 82 control, organizing the execution of the required sequences of microcommands by generating the CAMC code of the address of the microcommands. The node 82 also generates an RRF signal for the initial installation of the microprocessor circuits, a signal SPRAM to write information to register 83, a signal RZRMK, at a single value of which control signals are generated by the driver 85, signs of POD, PPI, PUD, which determine which controller the microprocessor is used in. The signals determined by the state of bits 7, 9, 10-12 of the CMC microcommand code are issued to the direct-use operating unit.

Формат микрокоманд представлен на фиг. 11. The microcommand format is shown in FIG. eleven.

Коды поля микроопераций (КМО) предусматривают возможность выполнения следующих микрокоманд: "записать содержимое адресуемого элемента данных в заданный массив, хранящийся в памяти" (код 0001 в поле КМО), "записать код в адресуемый регистр из заданного массива, хранящегося в памяти" (код 0010), "записать код во внешний адресный регистр из заданного массива, хранящегося в памяти" (код 0011), "записать код в выходной регистр данных из заданного массива, хранящегося в памяти" (код 0100), "записать код внешних данных в заданный массив, хранящийся в памяти" (код 0101), "записать содержимое адресуемого элемента данных в выходной регистр данных" (код 0110), "записать отсчет времени (формировать единичное значение сигнала КОВ") (код 0111), "регистрировать групповой запрос прерывания (регистрировать значение заданной команды управления в группе)" (код 1000), "увеличить на единицу содержимое первого счетчика адресов массивов" (код 1001), "формировать управляющие сигналы по завершении цикла обработки" (код 1010), "записать код внешних данных в адресуемый регистр" (код 1011). Код 0000 в поле КМО соответствует отсутствию операций. Codes of the microoperation field (KMO) provide the ability to execute the following microcommands: "write the contents of the addressed data element to a given array stored in memory" (code 0001 in the KMO field), "write the code to the address register from the specified array stored in memory" (code 0010), "write code to an external address register from a given array stored in memory" (code 0011), "write code to an output register of data from a given array stored in memory" (code 0100), "write a code of external data to a specified array stored in memory "(co 0101), "write the contents of the addressed data element to the output data register" (code 0110), "write the time count (generate a single value of the KOV signal") (code 0111), "register the group interrupt request (register the value of the given control command in the group) "(code 1000)," increase by one the contents of the first counter of array addresses "(code 1001)," generate control signals at the end of the processing cycle "(code 1010)," write the external data code to the address register "(code 1011). Code 0000 in the KMO field corresponds to the absence of operations.

В поле АР микрокоманды задают адреса регистров и элементов данных для микрокоманд типа 1, 2, 6, 11. Поле КНМ содержит код номера массива, хранящегося в памяти, и используется микрокомандами типа 1, 2, 3, 4, 5. Признак МР задает номер байта при обращении к массивам с двухбайтовыми элементами (МР 0 для младшего байта). In the AP field, the microcommands specify the addresses of the registers and data elements for microcommands of type 1, 2, 6, 11. The KNM field contains the code number of the array stored in memory, and is used by the microcommands of type 1, 2, 3, 4, 5. The MP sign sets the number bytes when accessing arrays with double-byte elements (MP 0 for the least significant byte).

При единичном состоянии признака УП1 запрещена приостановка выполнения микропрограмм при обращении к памяти контроллера со стороны ЭВМ. При УП2 1 выполнение очередной микрокоманды может быть начато только по завершении отсчета временного интервала. In a single state of the UP1 flag, the suspension of the execution of microprograms when accessing the controller memory from the side of the computer is prohibited. With UP2 1, the execution of the next microcommand can be started only at the end of the countdown of the time interval.

Поле АМК и код КРФА режима формирования адреса используются для задания адреса очередной микрокоманды. При КРФА 00 этот адрес определяется всеми разрядами поля АМК, если КРФА имеет значение 01 и 10, то очередной адрес образуется путем объединения четырех старших разрядов поля АМК и соответствующего признака, отражающего состояние операционного блока, при КРФА 11 адрес состоит из трех старших разрядов поля АМК и двух признаков из операционного блока. The AMC field and the КРФА code of the address generation mode are used to set the address of the next micro-command. With КРФА 00, this address is determined by all bits of the АМК field, if КРФА has the values 01 and 10, then the next address is formed by combining the four highest bits of the АМК field and the corresponding attribute, which reflects the state of the operating unit; with КРФА 11, the address consists of three senior bits of the АМК field and two signs from the operating unit.

Формирование значений младших разрядов адреса очередной микрокоманды в узле 82 (фиг. 12) производится первым и вторым мультиплексорами 87 и 88. Код, подаваемый на управляющие входы мультиплексора 88, который формирует значения сигнала КАМК (0), образован старшим разрядом кода КТК (х1) (он соответствует старшему разряду кода адреса на входе мультиплексора) и разрядами кода КРФА. На информационные входы этого мультиплексора поданы следующие сигналы (в порядке возрастания номеров информационных входов, определяемых состоянием кода на управляющих входах): АМК (0) (соответствует нулевому информационному входу), КО (6) ПЕ, ВФ, АМК (0), КО (2), КО (3), КР (0). Признак ПЕ 1 при единичном значении всех разрядов кода КА1.The generation of the least significant bits of the address of the next microcommand in the node 82 (Fig. 12) is performed by the first and second multiplexers 87 and 88. The code supplied to the control inputs of the multiplexer 88, which generates the values of the CAMC signal (0), is formed by the highest bit of the CPC code (x 1 ) (it corresponds to the highest order of the address code at the input of the multiplexer) and the bits of the CRF code. The following signals were sent to the information inputs of this multiplexer (in ascending order of the numbers of information inputs, determined by the state of the code on the control inputs): AMC (0) (corresponds to the zero information input), KO (6) PE, VF, AMK (0), KO ( 2), KO (3), KP (0). Sign PE 1 at the unit value of all bits of the code KA1.

Код, поданный на управляющие входы мультиплексора 87, образован сигналом х1 (младший разряд кода) и сигналом U с выхода элемента И 903. На информационные входы мультиплексора с номерами 0 и 1 подан сигнал АМК (1), на остальные входы признак ПОВ (информационный вход 2) и сигнал КО (1).The code applied to the control inputs of the multiplexer 87 is formed by the signal x 1 (the least significant bit of the code) and the signal U from the output of the AND element 90 3 . The AMK signal (1) is sent to the information inputs of the multiplexer with numbers 0 and 1, the signal POW (information input 2) and the signal TO (1) are sent to the remaining inputs.

Единичное состояние триггера 971 определяет возможность выполнения микрокоманд. Сигнал U, значение которого отображается состоянием этого триггера, формируется в соответствии с логическими выражениями
U ПРС∧(

Figure 00000051
)∧(
Figure 00000052
);
W ПОВИ∧(
Figure 00000053
(ПКЦ∧ПКЦ1) ПОВИ∧(
Figure 00000054
).The single state of trigger 97 1 determines the ability to execute microcommands. The signal U, the value of which is displayed by the state of this trigger, is formed in accordance with logical expressions
U PRS∧ (
Figure 00000051
) ∧ (
Figure 00000052
);
W BELIEVE (
Figure 00000053
(PKTS∧PCTs1) CONSIDERATIONS (
Figure 00000054
)

Признак ПРС рабочего состояния микропроцессора формируется триггером 95, установка которого в "1" производится сигналом "Пуск", а сброс в "0" сигналом НУ или сигналом СКЦ при единичном состоянии триггера 96. Управление последним осуществляется сигналами "Пуск" и "Стоп". Состояние признака РДП формируется триггером 972. Дешифратор 89 на основе кода КТК вырабатывает признаки ПОДД, ППИ, ПУДУ, определяющие работу микропроцессора в составе контроллеров КОДД, КСПИ, КУДУ.The indicator of the ORS of the operating state of the microprocessor is formed by trigger 95, which is set to “1” by the “Start” signal, and reset to “0” by the NU signal or the RCC signal with a single trigger condition of 96. The latter is controlled by the “Start” and “Stop” signals. The condition of the sign of the RDP is formed by the trigger 97 2 . The decoder 89, based on the CTC code, produces the signs of PODD, PPI, PUDU, which determine the operation of the microprocessor as a part of the controllers KODD, KSPI, KUDU.

Формирователь 85 управляющих сигналов включает в свой состав (фиг. 13) дешифратор 98 кодов микроопераций, на выходе которого вырабатываются сигналы y1-y11, соответствующие используемым кодам микроопераций (номера сигналов соответствуют десятичным эквивалентам значений кодов). Сигналы на выходе дешифратора 98 активизируются только при значении сигнала РЗРМК 1. Выходные сигналы данного дешифратора используются для формирования управляющих сигналов в соответствии со следующими выражениями:
3ПА y3∧СИ3; 4ТД y5∨y11; 3ПД (y4∨y6)∧СИ3;
3ПР (y2∨y11)∧СИ3; ВД4 y1∨y6∨y8∨4ПК;
ПВП y1∨y2∨y3∨y4∨y5; 4ТП′= y2∨y3∨y4;
КОВ (y7∧УП∧СИ2)∨ПУДУ∨(ПОДД∧ПОД);
УП ПНА

Figure 00000055
Figure 00000056
;
Управляющий импульс УИ формируется триггером 101 и определяет продолжительность активизации сигнала
Figure 00000057
; при обращении к памяти контроллера в режиме чтения. Сигналы ЧТП и ОБРП формируются на выходах ключей 1111, 1112, на информационные входы которых поданы сигналы
Figure 00000058
и
Figure 00000059
,а на управляющие признак ПВП взаимодействия с памятью.The driver 85 of the control signals includes (Fig. 13) a decoder 98 of the microoperation codes, the output of which produces signals y 1 -y 11 corresponding to the microoperation codes used (signal numbers correspond to decimal equivalents of the code values). The signals at the output of the decoder 98 are activated only when the value of the signal RZRMK 1. The output signals of this decoder are used to generate control signals in accordance with the following expressions:
3PA y 3 ∧СИ3; 4TD y 5 ∨y 11 ; 3PD (y 4 ∨y 6 ) ∧СИ3;
3PR (y 2 ∨y 11 ) ∧СИ3; VD4 y 1 ∨y 6 ∨y 8 ∨4PK;
PVP y 1 ∨y 2 ∨y 3 ∨y 4 ∨y 5 ; 4TP ′ = y 2 ∨y 3 ∨y 4 ;
KOV (y 7 ∧UP∧SI2) ∨ PUDU∨ (SUBSURFACE);
UP PNA
Figure 00000055
Figure 00000056
;
The control pulse of the MD is generated by the trigger 101 and determines the duration of activation of the signal
Figure 00000057
; when accessing the controller memory in read mode. Signals of ChTP and OBRP are generated at the outputs of keys 111 1 , 111 2 , to the information inputs of which signals
Figure 00000058
and
Figure 00000059
, and on the control sign of PVP interaction with memory.

Сигнал ЗПР используется для формирования сигналов ЗПР0-ЗПР6 записи и поступает на один из входов элементов И, образующих группу 103. На второй вход этих элементов поданы сигналы с выходов дешифратора 99, формируемые на основе значений разрядов поля АР микрокоманды. Выходные сигналы этого дешифратора используются также в качестве сигналов ЧТР0-ЧТР7. Разряды АР подаются на входы дешифратора 99 через элемент 114, на один из входов которого подан сигнал

Figure 00000060
с выхода элемента НЕ 1121.The signal ZPR is used to generate signals ZPR0-ZPR6 records and is fed to one of the inputs of the elements And, forming a group 103. The signals from the outputs of the decoder 99 are generated at the second input of these elements, which are generated based on the values of the bits of the field of the AP micro command. The output signals of this decoder are also used as signals CHTR0-CHTR7. The AR bits are fed to the inputs of the decoder 99 through the element 114, one of the inputs of which is fed a signal
Figure 00000060
from the output of the element NOT 112 1 .

Сигнал КОВ производит установку в "1" триггера 102, обеспечивающего формирование признака ПОВИ отсчета временного интервала. Сброс этого триггера в "0" производится сигналом R', формируемым в соответствии с выражением
R′= (ПН

Figure 00000061
СИ3)∨СБР.The KOV signal sets the trigger 102 to "1", which ensures the formation of the POMI sign of the time interval countdown. The reset of this trigger to "0" is made by the signal R ', formed in accordance with the expression
R ′ = (PN
Figure 00000061
SI3) ∨ SBR.

При y10 1 производится формирование управляющих сигналов на этапе завершения типового цикла обработки, предусмотренного алгоритмом работы соответствующего контроллера. К числу этих сигналов относятся сигналы управления работой счетчиков 16, 17, рабочего регистра 18, сигнал СКЦ конца цикла, обеспечивающий останов микопроцессора. Для выработки управляющих сигналов используется постоянное ЗУ 100 микроопераций, значение кода l5-l0 адреса для которого определяется состоянием разрядов кода КТК (l5, l4), признаков ПКЦ (l2), ПОВИ' (l1), значением сигнала y10(l3) и сигнала F, определяемого выражением F ПОД V

Figure 00000062
(l0). Соответствие кодов адресов информационному содержимому ячеек ЗУ 100 приведено на фиг. 14 (остальные ячейки памяти имеют нулевое содержимое). Формирование управляющих сигналов производится в соответствии с выражениями
УСЧ1 (C1∨Y9)∧СИ3; НУСЧ1 СБР∨(C4∧CB3);
Figure 00000063

УСЧ2 C2∧СИ3; 3ПС42 (СБР
Figure 00000064
)∨(C3∧СИ3);
НУСЧ2 (СБР∧ПОДД)∨(c
Figure 00000065
СИ3);
3П1РР C5∧СИ2; 3П2РР СБР∨(C6∧СИ2);
СКЦ Co∧СИ2.At y 10 1, control signals are generated at the stage of completion of a typical processing cycle provided for by the algorithm of operation of the corresponding controller. These signals include operation control signals for the counters 16, 17, the working register 18, the RCC signal of the end of the cycle, which ensures the stop of the microprocessor. To generate control signals, a constant memory of 100 microoperations is used, the value of the code l 5 -l 0 of the address for which is determined by the state of the digits of the CPC code (l 5 , l 4 ), signs of the PCC (l 2 ), POVI '(l 1 ), signal value y 10 (l 3 ) and the signal F defined by the expression F UNDER V
Figure 00000062
(l 0 ). The correspondence of the address codes to the information content of the cells of the memory 100 is shown in FIG. 14 (other memory cells have zero content). The formation of control signals is carried out in accordance with the expressions
USCH1 (C 1 ∨ Y 9 ) ∧СИ3; NSCH1 SBR∨ (C 4 ∧CB3);
Figure 00000063

USCH2 C 2 ∧СИ3; 3PS42 (SBR
Figure 00000064
) ∨ (C 3 ∧СИ3);
NUSCH2 (SBRSODD) ∨ (c
Figure 00000065
SI3);
3P1RP C 5 ∧SI2; 3P2RR SBR∨ (C 6 ∧SI2);
RCC C o ∧SI2.

Каждая микрокоманда выполняется в течение одного цикла синхронизации, образованного однократной последовательностью импульсов СИ1-СИ4. На фиг. 15 представлена временная диаграмма, поясняющая работу микропроцессора при выполнении типовых микрокоманд. Начало диаграммы соответствует исходному состоянию схемы микропроцессора, характеризующемуся единичным значением сигнала СБР (и соответственно сигналов НУСЧ1, ЗПСЧ2 (или НУСЧ2, ЗП2РР), нулевым состоянием регистра 83 микрокоманд, отсутствием управляющих сигналов на выходах формирователя 85. Сигнал "Пуск", подаваемый в цикле 1 синхронизации, обусловливает формирование единичных значений сигналов ЗПРАМК и РЗРАМК в начале цикла 2. Предполагается, что в цикле 2 выполняется микрокоманда записи кода в адресуемый регистр из массива, хранящегося в памяти, за счет формирования активного состояния сигналов ЧТП, ЗПР ОБРП. В шину ШДП выдается код из памяти. Аналогично выполняются микрокоманды записи кода в выходной регистр данных из массива (в этих случаях активизируются сигналы ЗПА либо ЗПД). Each micro-command is executed during one synchronization cycle formed by a single pulse sequence SI1-SI4. In FIG. 15 is a timing chart explaining the operation of the microprocessor when executing typical microcommands. The beginning of the diagram corresponds to the initial state of the microprocessor circuit, characterized by a single value of the RRF signal (and, accordingly, the signals NOSCH1, ZPSCH2 (or NUSCH2, ZP2RR), zero state of the register of 83 microcommands, and the absence of control signals at the outputs of the shaper 85. The Start signal, applied in cycle 1 synchronization, causes the formation of single values of the signals ZPRAMK and RZRAMK at the beginning of cycle 2. It is assumed that in cycle 2 a micro command is written to write the code to the address register from an array stored in pa memory, due to the formation of the active state of the signals of PST, PPR OVRP. The code from the memory is issued to the bus of the SJP. Microcommands of writing the code to the output data register from the array are executed in the same way (in these cases, the signals of the ZPA or ZPD are activated).

В цикле 3 выполняется микрокоманда записи содержимого адресуемого элемента данных К2РП в массив, хранящийся в памяти. При этом в ШДП за счет активизации сигналов ЧТР1 и ВДЧ выдается код элемента данных, запись которого в память производится сигналом ОБРП. В цикле 4 выполняется микрокоманда запуска отсчета времени, характеризующаяся единичным состоянием признака УП2. В данном цикле вырабатывается единичное значение сигнала КОВ, активизирующее сигнал ПОВИ, что приводит к запрету выполнения очередной микрокоманды (прекращается формирование импульсов ЗПРАМК, устанавливается значение РЗРМК 0). По окончании отсчета заданного временного интервала узлом 20 в n-м цикле вырабатывается единичное значение признака ПН, обусловливающее снятие запрета на выполнение очередной микрокоманды. В (n + 1)-м цикле выполняется микрокоманда записи кода внешних данных в массив памяти за счет формирования сигнала ЧТД, обеспечивающего выдачу в ШДП кода данных, который записывается в память сигналом ОБРП. В этой микрокоманде признак УП1 имеет нулевое значение, вследствие чего формирование в (n + 1)-м цикле единичного значения сигнала ТДП приводит к активизации сигнала РДП разрешения доступа к памяти со стороны ЭВМ и запрету выполнения очередной микрокоманды. Сброс в ноль сигнала ТДП в m-м цикле обеспечивает возможность выполнения в (m + 1)-м цикле микрокоманды регистрации группового запроса прерывания за счет активизации сигналов ЧТР4, ВДЧ. На шину ШДП через блок 21 ключей выдаются коды КА1, КА2, которые отсюда подаются в узел 14. In cycle 3, a micro command is executed to record the contents of the addressed data element K2RP into an array stored in memory. At the same time, in the SDP due to the activation of the signals TTR1 and VDCH, a code of the data element is generated, the recording of which is performed in the memory by the signal BPS. In cycle 4, the micro-command for starting the countdown is executed, characterized by a single state of the attribute UP2. In this cycle, a single value of the COW signal is generated, which activates the POMI signal, which leads to the prohibition of the next micro-command execution (the formation of ZRAMK pulses stops, the value of RZRMK 0 is set). At the end of the countdown of the specified time interval by the node 20 in the nth cycle, a single value of the PN attribute is generated, which determines the removal of the ban on the execution of the next micro-command. In the (n + 1) -th cycle, a micro-command is executed to write the external data code to the memory array by generating a BST signal, which provides a data code to the SDP, which is written to the memory by the BDR signal. In this micro-command, the UP1 flag has a zero value, as a result of which the formation of a single value of the TDP signal in the (n + 1) -th cycle leads to the activation of the RDP signal of computer access permission for memory access and the prohibition of the next micro-command execution. Resetting the TDP signal to zero in the mth cycle provides the ability to execute in the (m + 1) th cycle the microcommands registering a group interrupt request due to the activation of the signals of the TTR4, VDCh. The codes KA1, KA2 are issued to the PDA bus through the key block 21, which are then sent to node 14.

Работа микропроцессора в разных режимах его использования поясняется с помощью блок-схем алгоритмов, реализуемых контроллерами КУДУ, КОДД, КСПИ. The microprocessor operation in different modes of its use is explained with the help of flowcharts of algorithms implemented by the controllers KUDU, KODD, KSPI.

Контроллер КУДУ. Переменным j, i, которые используются в блок-схеме алгоритма (фиг. 16), соответствуют коды КА1 и КА2, определяемые состояниями счетчиков 16 и 17. Операции, входящие в состав оператора 2, обеспечивают установку контроллера в исходное состояние и реализуются за счет активизации сигналов НУСЧ1, ЗПРР, ЗПСЧ2. После подачи сигнала "Пуск" в регистр 86 (РКО) заносится старший байт группового описателя (оператор 4), содержащий информацию о режиме обработки группы команд. Если разряд 6 этого регистра имеет состояние "0" (признак ПТКУ 0), то производится запись значения группы команд в выходной регистр 6 с адресом, код которого предварительно занесен в регистр 4 адреса (за счет выполнения операторов 8, 9). На этом завершается обработка группы и в результате анализа состояния признака ПКЦ, соответствующего старшему разряду регистра РКО, активизируется один из сигналов УСЧ2 (соответствует оператору 25), ЗПСЧ2 (соответствует оператору 27), формируется импульсный сигнал НУСЧ1 (оператор 26).KUDU controller. The variables j, i, which are used in the flowchart of the algorithm (Fig. 16), correspond to the codes KA1 and KA2, determined by the states of the counters 16 and 17. The operations that are part of operator 2 provide for the installation of the controller in its initial state and are implemented by activating NUSCH1, ZPRR, ZPSCH2 signals. After the start signal has been sent to register 8 6 (CSC), the high byte of the group descriptor (operator 4) is entered, containing information about the processing mode of the group of commands. If bit 6 of this register has the state "0" (PTCU flag 0), then the value of the group of commands is recorded in the output register 6 with the address whose code is previously entered in the address register 4 (due to the execution of operators 8, 9). This completes the processing of the group and, as a result of the analysis of the status of the sign of the MCC corresponding to the high order of the register of cash registers, one of the signals USCH2 (corresponds to operator 25), ZPSCH2 (corresponds to operator 27) is activated, a pulse signal NUSCH1 (operator 26) is generated.

Если ПТКУ 1, то производится индивидуальная обработка каждой из восьми команд управления, входящих в состав группы. Номер команды в группе задается переменной j. Команда характеризуется индивидуальным описателем, являющимся элементом массива МРП. Описатель команды содержит признак ПОВ, который имеет единичное значение, если команда автивизирована, пятиразрядное поле, содержащее код КТВИ, который используется для отсчета временного интервала, определяющего продолжительность команды, признак СМВ, отражающий состояние текущей метки времени в момент обработки команды. Исходной информацией для обработки команды являются код описателя, хранящийся в регистре 81 (РО), текущее состояние команды (ТКУ), соответствующее состоянию i-го разряда регистра 83 (Р2), в котором хранится код группы команд управления (ТКУ формируется на выходе элемента И 466 с помощью коммутатора 41 и дешифратора 38 при условии, что ПОВ 0), шестиразрядный код S с выхода сумматора 10, который соответствует значению КТВИ, уменьшенному на единицу, если СМВ 0 и текущая метка времени МВТ 1 (это условие фиксирует окончание периода следования метки времени) либо повторяет значение КТВИ, если вышеприведенное условие не выполняется, признак КЦОВ конца отсчета временного интервала, соответствующий сигналу

Figure 00000066
переноса из старшего разряда при формировании суммы S.If PTKU 1, then individual processing of each of the eight control commands that make up the group is performed. The team number in the group is set by the variable j. The team is characterized by an individual descriptor, which is an element of the MCI array. The command descriptor contains the POV flag, which has a single value if the command is activated, a five-digit field containing the CTVI code, which is used to count the time interval that determines the duration of the command, the CMB flag, which reflects the state of the current time stamp at the time of processing the command. The initial information for processing the command is the descriptor code stored in register 8 1 (PO), the current state of the command (TCU) corresponding to the state of the i-th bit of register 8 3 (P2), in which the code of the group of control commands is stored (TCU is generated at the output element And 46 6 using the switch 41 and the decoder 38, provided that POV 0), a six-digit code S from the output of the adder 10, which corresponds to the value of the CTWI, reduced by one, if SMV 0 and the current time mark MVT 1 (this condition fixes the end time stamp) or repeats the value of the CTVI, if the above condition is not met, the sign of the CCC of the end of the reference time interval corresponding to the signal
Figure 00000066
transfer from the high order during the formation of the sum S.

Алгоритм отражает четыре режима обработки команды управления, определяемые состоянием признаков ПОВ, КЦОВ и сигнала ТКУ. Анализ признаков производится операторами 10, 11, 14. На схемотехническом уровне при реализации этих операторов используется вспомогательная функция ВФ, формируемая коммутатором 422.The algorithm reflects four modes of processing the control command, determined by the state of the signs of POV, CCC and signal TCU. Characteristics are analyzed by operators 10, 11, 14. At the circuitry level, when these operators are implemented, the auxiliary function of the WF is used, which is formed by the switch 42 2 .

Первый режим соответствует случаю, когда обрабатываемая команда ранее не активизировалась (ПОВ 0) и не активизируется в текущий момент времени, о чем свидетельствует значение ТКУ (ВФ) 0. The first mode corresponds to the case when the command being processed has not previously been activated (POV 0) and is not activated at the current time, as evidenced by the value of TCU (EF) 0.

Второй режим имеет место, если команда ранее не активизировалась (ПОВ 0), но активизируется в текущий момент времени (ТКУ 1). В данном случае формируется значение кода К1РП, соответствующее исходному состоянию описателя команды: признак ПОВ устанавливается в "1", коду КТВИ присваивается значение кода КДКУ, заданное в групповом описателе, СМВ воспроизводит состояние текущей метки времени МВТ. Сформированный код заносится в память (оператор 12). The second mode occurs if the command has not previously been activated (POV 0), but is activated at the current time (TKU 1). In this case, the K1RP code value is generated that corresponds to the initial state of the command descriptor: the POV flag is set to "1", the KTVI code is assigned the value of the KDKU code specified in the group descriptor, the SMW reproduces the state of the current MVT timestamp. The generated code is stored in memory (operator 12).

Третий режим соответствует случаю, когда команда активизирована (ПОВ 1), но не закончен отсчет заданного временного интервала, т.е. КЦОВ (ВФ) 0. В этом случае формируется значение кода К2РП, соответствующее обновленному значению описателя команды, который содержит признак ПОВ 1, значение кода КТВИ S, значение СМВ МВТ. Сформированный код заносится в память (оператор 13). The third mode corresponds to the case when the command is activated (POV 1), but the countdown of the specified time interval is not completed, i.e. KTSOV (VF) 0. In this case, the value of the K2RP code is generated, which corresponds to the updated value of the command descriptor, which contains the flag POV 1, the value of the KTVI code S, the value of the SMW MVT. The generated code is stored in memory (operator 13).

Четвертый режим имеет место, если ПОВ 1 и зафиксирован конец отсчета временного интервала, соответствующего длительности команды, т.е. КЦОВ (ВФ) 1. В данном режиме команда деактивизируется, что обусловливает следующие действия: формируется значение ТКУ 0; записывается нулевое значение этой команды в массив МКУ путем записи в него кода К2ГКУ, в котором один из разрядов имеет состояние "0", а остальные разряды отображают состояния соответствующих команд группы (действия реализуются операторами 15, 16 алгоритма); в описателе данной команды устанавливается значение признака ПОВ 0 за счет записи кода К1РП в соответствующую ячейку массива МРП. The fourth mode takes place if POB 1 and the end of the reference interval of the time interval corresponding to the duration of the command is fixed, i.e. KTSOV (VF) 1. In this mode, the command is deactivated, which causes the following actions: the value of the TCU 0 is formed; the zero value of this command is written to the MKU array by writing the K2GKU code in it, in which one of the digits has the state "0", and the remaining digits display the states of the corresponding teams in the group (actions are implemented by operators 15, 16 of the algorithm); in the descriptor of this command, the value of the POV 0 attribute is set by writing the K1RP code to the corresponding cell of the MCI array.

В микрокоманде, соответствующей оператору 15, задано значение УП1 1, что исключает возможность активизации команд со стороны ЭВМ в интервале между выполнением операторов 15 и 16. In the micro-command corresponding to operator 15, the value UP1 1 is set, which excludes the possibility of activation of commands from the side of the computer in the interval between the execution of operators 15 and 16.

Независимо от режима обработки команды управления производится ее регистрация в j-м разряде кода К1ГКУ, который соответствует состоянию разрядов регистра 54 узла 14, отображающих разряды регистра 511(регистрация выполняется оператором 18).Regardless of the processing mode of the control command, it is registered in the jth bit of the K1GKU code, which corresponds to the status of the bits of the register 54 of the node 14 displaying the bits of the register 51 1 (registration is performed by the operator 18).

Обработке последовательно подвергаются все команды группы путем реализации алгоритмического цикла с помощью операторов 19, 22, 23. По завершении обработки всех команд группы производится запись кода К1ГКУ во внешний регистр с заданным адресом (операторы 20, 21), после чего анализируется состояние признака ПКЦ и активизируются соответствующие управляющие сигналы. Если признак "СТОП" 1, то триггер 95 сбрасывается в ноль, что обусловливает активизацию сигнала СБР и останов контроллера. All the commands of the group are processed sequentially by implementing the algorithmic cycle using the operators 19, 22, 23. Upon completion of processing all the commands of the group, the K1GKU code is written to an external register with the specified address (operators 20, 21), after which the status of the PAC sign is analyzed and activated appropriate control signals. If the sign "STOP" 1, then the trigger 95 is reset to zero, which causes the activation of the signal RRF and the controller stops.

Таким образом, при многократной обработке отдельной команды в соответствии с приведенным алгоритмом обеспечены ее активизация после задания из ЭВМ единичного значения соответствующего разряда массива МКУ, установка единичного значения соответствующего разряда внешнего регистра, сохранение этого значения в течение заданного времени интервала, а после окончания отсчета этого интервала сброс в "0" соответствующего разряда как массива МКУ, так и внешнего регистра. Thus, during multiple processing of an individual command in accordance with the above algorithm, its activation is ensured after setting the unit value of the corresponding discharge of the MCU array from the computer, setting the unit value of the corresponding discharge of the external register, saving this value for a specified time interval, and after the end of the interval reset to "0" of the corresponding discharge of both the MCU array and the external register.

Микропрограмма контроллера приведена на фиг. 19. The controller firmware is shown in FIG. nineteen.

Контроллер КОДД. Алгоритм работы контроллера (фиг. 17) предусматривает в общем случае обработку восьмиразрядных кодов, отражающих состояние группы двухпозиционных датчиков, как требующих отстройки от "дребезга", так и свободных от него. Используемая в алгоритме переменная j соответствует коду КА2 с выхода счетчика 17 и задает номер группы. CODD controller. The controller operation algorithm (Fig. 17) generally provides for the processing of eight-bit codes reflecting the state of a group of on-off sensors, both requiring detuning from "bounce" and free from it. The variable j used in the algorithm corresponds to the KA2 code from the output of the counter 17 and sets the group number.

Информация, относящаяся к группам датчиков, организована в виде массивов, хранящихся в памяти, причем информация для групп датчиков с отстройкой от "дребезга" содержится в начальных элементах массивов. Элементы массивов, начиная с номера, соответствующего значению кода АГПМ (АГПМ НАМ), содержат информацию, которая относится к датчикам, свободным от "дребезга". Независимо от типа датчиков для каждого кода, отражающего состояния датчиков, выполняется типовая процедура обработки, включающая в себя запись в регистр 86 (РКО) старшего байта соответствующего группового описателя (оператор 4 алгоритма); запись в регистр 9 кода временного интервала, содержащегося в старшем байте группового описателя и определяющего продолжительность "дребезга" (оператор 5); прием в регистр 81 (РО) кода КСГД, отражающего текущее состояние датчиков в группе с заданным адресом (операторы 7, 11); занесение в регистры 82-84 (Р1-Р3) кодов с параметрами, которые используются для формирования признаков запросов прерывания (операторы 8-10); регистрацию в накопительном режиме группового запроса прерывания в узле 14 (оператор 13) и признаков прерывания для отдельных датчиков группы в массиве МЗП (операторы 12, 14); обновление текущего состояния датчиков в массиве МДС (оператор 15).Information related to groups of sensors is organized in the form of arrays stored in memory, and information for groups of sensors with detuning from "bounce" is contained in the initial elements of arrays. Elements of arrays, starting from the number corresponding to the value of the AGPM code (AGPM NAM), contain information that relates to sensors free from "bounce". Regardless of the type of sensors, for each code that reflects the state of the sensors, a typical processing procedure is performed, which includes writing to the register 8 6 (PSC) the high byte of the corresponding group descriptor (operator 4 of the algorithm); writing in register 9 the code of the time interval contained in the high byte of the group descriptor and determining the duration of the "bounce" (operator 5); reception in the register 8 1 (RO) of the code of the CSGD, reflecting the current state of the sensors in the group with a given address (operators 7, 11); entering into registers 8 2 -8 4 (P1-P3) codes with parameters that are used to generate signs of interrupt requests (operators 8-10); registration in the cumulative mode of a group interrupt request in node 14 (operator 13) and signs of interruption for individual sensors of the group in the mass storage array (operators 12, 14); updating the current state of sensors in the MDS array (operator 15).

После выполнения оператора 12 в формирователе 11 кодов сформированы значения группового признака прерывания ПЗП-ДД (элементом И 282) и кода КПЗП (логическими блоками 241-248) на основе значений разрядов регистров 81-84 и пятого разряда регистра 86 (ему соответствует признак ПТГЗП). При ПТГЗП 0 значение ПЗП-ДД ПЗП1-ДД 1, если хотя бы для одного датчика в группе сформирован запрос прерывания. Если ПТГЗП 1, то ПЗП-ДД 1 при условии, что сформировались запросы прерывания для всех датчиков группы, для которых это разрешено.After the operator 12 is executed, in the code generator 11, the values of the group attribute of the interruption of the PZP-DD (element I 28 2 ) and the KPZP code (logical blocks 24 1 -24 8 ) are generated based on the values of the bits of the registers 8 1 -8 4 and the fifth digit of the register 8 6 (the sign of PTGZP corresponds to it). When PTGZP 0 value PZP-DD PZP1-DD 1, if at least one sensor in the group generated an interrupt request. If PTGZP 1, then PZP-DD 1, provided that interrupt requests have been generated for all the sensors in the group for which this is allowed.

В микрокомандах, соответствующих операторам 12, 13, задано значение признака УП1 1, что исключает возможность считывания в ЭВМ информации о запросах прерывания в процессе их регистрации. Оператор 6 выполняется только для группы с номером i 0. In the microcommands corresponding to the operators 12, 13, the value of the attribute UP1 1 is set, which excludes the possibility of reading information about interrupt requests in the computer during their registration. Statement 6 is only performed for group number i 0.

Алгоритм предусматривает следующий порядок обработки кодов, отражающих состояние групп датчиков. Коды, соответствующие датчикам с отстройкой от "дребезга", обрабатываются с периодичностью, которая соответствует продолжительности "дребезга" (заданному временному интервалу). Коды групп датчиков, не требующих отстройки, обрабатываются в течение всего времени, свободного от обработки кодов датчиков другого типа. После подачи команды "Пуск" начинается обработка группы с номером i 0, предусматривающая запуск отсчета временного интервала. Затем коды обрабатываются в порядке возрастания номеров групп. The algorithm provides the following procedure for processing codes that reflect the status of groups of sensors. Codes corresponding to sensors with detuning from "bounce" are processed with a frequency that corresponds to the duration of "bounce" (a given time interval). Codes of groups of sensors that do not require detuning are processed during the entire time free from the processing of codes of sensors of another type. After the “Start” command is issued, processing of the group with the number i 0 begins, which involves starting the countdown of the time interval. Then the codes are processed in ascending order of group numbers.

После обработки кода группы, описатель которой характеризуется значением признака ПКЦ 1, обрабатываются коды групп, начиная с номера, определяемого значением АГПМ. Такой режим работы продолжается до тех пор, пока не будет завершен отсчет заданного временного интервала (завершение фиксируется путем установки значения ПОВИ 0). Если такое событие зафиксировано, что по завершении обработки кода очередной группы ее номер заносится в рабочий регистр 18, устанавливается значение i 0 и начинается обработка кодов групп датчиков, требующих отстройки от "дребезга". После обработки кода группы, описатель которой характеризуется значением признака ПКЦ1 1, обрабатывается код группы, номер которой был сохранен в регистре 18. В дальнейшем обрабатываются коды датчиков, не требующих отстройки от "дребезга", до момента окончания очередного временного интервала и т.д. After processing the code of the group, the descriptor of which is characterized by the value of the PSC 1 attribute, group codes are processed, starting from the number determined by the AGPM value. This mode of operation continues until the countdown of the specified time interval is completed (completion is fixed by setting the value of POVI 0). If such an event is recorded that, after the processing of the code of the next group is completed, its number is entered in the working register 18, the value i 0 is set and the processing of the codes of the groups of sensors requiring detuning from "bounce" begins. After processing the code of the group, the descriptor of which is characterized by the value of the attribute PKC1 1, the code of the group whose number has been stored in register 18 is processed. Subsequently, the codes of sensors that do not require detuning from "bounce" are processed until the end of the next time interval, etc.

Требуемый порядок обработки кодов реализуется с помощью операторов 16-26 алгоритма. Здесь учтены два частных случая обработки кода группы, описатель которой характеризуется значением признака ПКЦ1 1, обрабатывается код группы, номер которой был сохранен в регистре 18. В дальнейшем обрабатываются коды датчиков, не требующих отстройки от "дребезга", до момента окончания очередного временного интервала и т.д. The required code processing order is implemented using the operators 16-26 of the algorithm. Here, two particular cases of processing the code of the group, the descriptor of which is characterized by the value of the attribute PKC1 1, are taken into account, the code of the group whose number has been stored in register 18 is processed. Subsequently, the codes of the sensors that do not require tuning from the "bounce" are processed until the end of the next time interval and etc.

Требуемый порядок обработки кодов реализуется с помощью операторов 16-26 алгоритма. Здесь учтены два частных случаях обработки кодов групп. Первый случай характеризуется отсутствием датчиков, требующих отстройки от "дребезга", в микропроцессор подается постоянное значение признака ПОД 1, что обусловливает аналогичное значение признака ПОВИ (он формируется триггером 102) и, следовательно, исключает возможность отсчета временного интервала, которая не требуется (в этом случае операторы 5, 6 алгоритма являются избыточными). Второй частный случай имеет место, когда все опрашиваемые контроллером датчики требуют отстройки от "дребезга". Он характеризуется групповым описателем, в котором задано единичное значение признаков ПКЦ и ПКЦ1 (это последний описатель массива МГОДС). Если заканчивается обработка кода группы, соответствующей этому описателю, то процесс обработки приостанавливается до окончания отсчета временного интервала (такой режим работы обеспечивается с помощью оператора 24 алгоритма). The required code processing order is implemented using the operators 16-26 of the algorithm. Two particular cases of processing group codes are taken into account here. The first case is characterized by the absence of sensors that require detuning from "bounce", a constant value of the attribute AML 1 is supplied to the microprocessor, which leads to a similar value of the OBI attribute (it is formed by trigger 102) and, therefore, excludes the possibility of counting the time interval, which is not required (in this In this case, the operators 5, 6 of the algorithm are redundant). The second special case occurs when all the sensors interrogated by the controller require detuning from "bounce". It is characterized by a group descriptor in which a single value of the characteristics of the PSC and PSC1 is specified (this is the last descriptor of the MGODS array). If the processing of the code of the group corresponding to this descriptor ends, the processing process is suspended until the end of the countdown of the time interval (this mode of operation is provided using the operator 24 of the algorithm).

Активное значение сигнала прерывания СПР, который формируется узлом 14 микропроцессора и отражает факт наличия запросов (запроса) перерывания, обусловленных изменением состояния двухпозиционных датчиков, подается в блок 3 сопряжения контроллера и, в конечном счете, воспринимается управляющей ЭВМ. Реакция ЭВМ на этот инициативный сигнал проявляется в возбуждении операции чтения из контроллера по каналу МИК, когда нет запросов прерывания. При выполнении этой операции блок 3 активизирует сигнал ТДП и после установки единичного значения сигнала РДП формирует значение ЧКП 1 в течение одного цикла синхронизации. Под действием сигнала ЧКП из узла 14 в шину ШДП будет выдан код КНГПЗП (за счет формирования значения сигнала ЧТР0 1 с помощью элемента 114 и дешифратора 99) и сброшен признак группового запроса с номером, содержащимся в коде КНГПЗП (сброс реализуется с помощью логических элементов ИЛИ 672, И 652, группы 59 элементов И, которые формируют сигнал записи в соответствующий регистр из множества 511-514). Этот код принимается в блок 3 и используется вслед за этим для обращения к блоку 2 памяти с целью чтения элемента массива МЗП с вышеуказанным номером. Затем блок 3 выполняет операцию записи в блок 2 нулевого содержимого этого элемента МЗП и сбрасывает в ноль сигнал ТДП. Шестнадцатиразрядное слово, которое содержит информацию о запросах (запросе) прерывания, считанную из микропроцессора из памяти, блоком 3 выдается в МИК. Если по завершении операции чтения кода запросов прерывания сигнал СПР сохраняет активное состояние, аналогичная операция повторно возбуждается ЭВМ.The active value of the SPR interrupt signal, which is generated by the microprocessor unit 14 and reflects the fact of interruption requests (requests) due to a change in the state of the on-off sensors, is supplied to the controller interface unit 3 and, ultimately, is received by the control computer. The reaction of the computer to this initiative signal is manifested in the initiation of a read operation from the controller via the MIC channel, when there are no interrupt requests. When this operation is performed, block 3 activates the TDP signal and, after setting the unit value of the RDP signal, generates the value of PSC 1 during one synchronization cycle. Under the action of the CKP signal, the KNGPZ code will be issued from the node 14 to the SDP bus (by generating the value of the ChT0 1 signal using element 114 and the decoder 99) and the flag of the group request with the number contained in the KNGPZ code will be reset (reset is performed using the OR logical elements 67 2 , AND 65 2 , groups 59 of AND elements that generate a write signal to the corresponding register from the set 51 1 -51 4 ). This code is received in block 3 and is used thereafter to refer to memory block 2 in order to read an element of the MPZ array with the above number. Then block 3 performs the operation of writing to block 2 the zero content of this element of the MPP and resets the TDP signal to zero. A sixteen-bit word that contains information about interrupt requests (request), read from the microprocessor from the memory, is issued by block 3 to the MIC. If, at the end of the operation of reading the interrupt request code, the DSS signal remains active, a similar operation is repeatedly excited by the computer.

Микропрограмма контроллера приведена на фиг. 20. The controller firmware is shown in FIG. 20.

Контроллер КСПИ. Алгоритм работы контроллера (фиг. 18) предусматривает выполнение трех типов операций информационного обмена между блоком памяти контроллера и адресуемыми регистрами, элементами данных, которые относятся к преобразователям информации. Переменная, используемая в алгоритме, соответствует порядковому номеру обменной операции и определяется состоянием счетчиков 16 и 17 (счетчик 16 вырабатывает младшие разряды переменной). KSPI controller. The controller operation algorithm (Fig. 18) provides for the execution of three types of information exchange operations between the controller memory block and addressable registers, data elements that relate to information converters. The variable used in the algorithm corresponds to the serial number of the exchange operation and is determined by the status of counters 16 and 17 (counter 16 generates the least significant bits of the variable).

Выполнение любой обменной операции начинается с приема в регистр 86старшего байта описателя операции (оператор 4), содержащего код подлежащей выполнению операции и признаки режимов выполнения. Если признак ПОВП обновления временного интервала имеет единичное значение, то производится запись в регистр 9 из массива МКВУ кода, определяющего продолжительность используемого обменной операцией временного интервала (операторы 5, 6). Если ПОВП 0, то при выполнении обменной операции используется код временной уставки, ранее занесенный в регистр 9.The execution of any exchange operation begins with the reception in register 8 6 of the high byte of the operation descriptor (operator 4) containing the code of the operation to be performed and signs of the execution modes. If the POVP sign of updating the time interval has a single value, then a code is written to the register 9 from the MKVU array, which determines the duration of the time interval used by the exchange operation (operators 5, 6). If POVP 0, then when performing the exchange operation, the time setting code is used, previously entered in register 9.

Оператор 7 соответствует анализу состояния двух младших разрядов регистра 86, содержащих код обменной операции. Если этот код имеет значение 10, то выполняется операция записи кода данных из памяти контроллера в выходные регистры с заданной временной задержкой. При этом с помощью операторов 8, 9 реализуется требуемая временная задержка, а операторы 10, 11, 11а обеспечивают выдачу 16-разрядного кода в выходные регистры с заданными адресами. Вслед за этим производится переход к выполнению очередной обменной операции (операторы 36-39).Operator 7 corresponds to the analysis of the state of the two least significant bits of register 8 6 , containing the exchange operation code. If this code has a value of 10, then the operation of writing the data code from the controller's memory to the output registers with a given time delay is performed. In this case, using the operators 8, 9, the required time delay is realized, and the operators 10, 11, 11a provide the issuance of a 16-bit code in the output registers with the given addresses. Following this, a transition is made to the next exchange operation (operators 36-39).

Если код операции имеет значение 00, то выполняется операция приема в память контроллера 16-разрядного кода через соответствующие блоки 5 ключей с заданной временной задержкой. В данном случае временная задержка реализуется операторами 14, 15, прием кода операторами 16 19. Если признак ПС 1, то операторы 17, 19 совместно с оператором 13 обеспечивают занесение в массив МПК старшего байта принятого кода, в котором старший разряд имеет значение старшего разряда байта, до этого хранившегося в памяти. Коду старшего байта соответствует код КЗРП, формируемый коммутаторами 424, 423 и 432 (в данном случае УП1 0, ПС 1 и через коммутаторы 423, 424 передается значение а7). Если ПС 0, старший байт принятого кода заносится в массив МПК без изменений.If the operation code has the value 00, then the operation of receiving the 16-bit code into the controller through the corresponding blocks of 5 keys with a given time delay is performed. In this case, the time delay is implemented by the operators 14, 15, the reception of the code by the operators 16 19. If the attribute is PS 1, then the operators 17, 19 together with the operator 13 ensure that the highest byte of the received code is entered into the IPC array, in which the senior bit has the value of the high byte of the byte previously stored in memory. The high byte code corresponds to the short-circuit protection code generated by switches 42 4 , 42 3 and 43 2 (in this case, UP1 0, PS 1, and the value a 7 is transmitted through switches 42 3 , 42 4 ). If PS 0, the high byte of the received code is entered into the IPC array without changes.

Дальнейшая последовательность операторов зависит от значения признака ПС. Если ПС 0, то выполнение данной операции завершается и производится переход к выполнению очередной обменной операции. Если ПС 1, то выполняется последовательность операторов, обеспечивающих анализ принятого кода данных. Этот анализ сводится к сравнению значения принятого кода с верхним и нижним допустимыми значениями и регистрации активного состояния признака запроса прерывания, которое формируется, если значение принятого кода выходит за установленные пределы. Сравнение с верхним допустимым значением осуществляется с помощью операторов 21 27, первые четыре из которых производят занесение операндов в регистры 81, 82 (Р0, Р1), операнд А, и 83, 84 (Р2, Р3), операнд В.The further sequence of operators depends on the value of the attribute PS. If PS 0, then the operation is completed and the transition to the next exchange operation. If PS 1, then a sequence of operators is performed that provide an analysis of the received data code. This analysis is reduced to comparing the value of the received code with the upper and lower acceptable values and registering the active state of the interrupt request sign, which is formed if the value of the received code is outside the established limits. Comparison with the upper permissible value is carried out using the operators 21 27, the first four of which produce the entries of the operands in registers 8 1 , 8 2 (P0, P1), operand A, and 8 3 , 8 4 (P2, P3), operand B.

Сумматор 10 формирует значение сигнала переноса из старшего разряда

Figure 00000067
1, если А < В (в данном режиме сигнал переноса П 1 на выходе элемента ИЛИ 292). На основе значений сигналов
Figure 00000068
, ПКВД и а15, b15,
Figure 00000069
(значения старших разрядов регистров 82, 84) логические элементы И 461-465, ИЛИ 471, НЕ 49 формируют значение признака ПЗП-ПИ прерывания, которое регистрируется в узле 14 с помощью в рассматриваемом случае оператора 26. Операторы 26, 27 обеспечивают занесение в байт массива МЗП с номером k, определяемым значением кода КА2 восьмиразрядного кода КГПЗП группы признаков запроса прерывания. Код КГПЗП формируется управляемым дешифратором 38, коммутатором 431, группой 40 дизъюнктивных элементов ИЛИ и характеризуется тем, что значение разряда с номером, определяемым значением кода КА1, соответствует значению ПЗП-ПИ, а остальные разряды сохраняют значения разрядов байта массива МЗП, вчитанного в регистр 85, оператором 25 (байту соответствует код КРЧ).The adder 10 generates the value of the transfer signal from the high order
Figure 00000067
1, if A <B (in this mode, the transfer signal is P 1 at the output of the OR element 29 2 ). Based on signal values
Figure 00000068
, PKVD and a 15 , b 15 ,
Figure 00000069
(high-order bits of the registers 82, 84) the logical elements AND 46 1 -46 5 , OR 47 1 , NOT 49 form the value of the attribute PZP-PI interrupt, which is recorded in node 14 using the operator 26 in this case. Operators 26, 27 provide entering in bytes of the array of the MPZ with the number k, determined by the value of the KA2 code of the eight-bit code of the KGPZP group of signs of the interrupt request. The KGPZP code is generated by a managed decoder 38, a switch 43 1 , a group of 40 disjunctive elements OR and is characterized in that the value of the bit with the number determined by the value of the KA1 code corresponds to the value of the PZP-PI, and the remaining bits store the values of the bits of the byte of the array of the MPZ, read into the register 8 5 , operator 25 (byte corresponds to the code RPC).

Операторы 28-34 алгоритма обеспечивают формирование и регистрацию значения признака запроса прерывания при сравнении принятого кода с нижним допустимым значением. Данный фрагмент алгоритма реализуется так же, как и сравнение с верхним допустимым значением с той разницей, что признак ПКВД 0, операнду А соответствует принятый код, а операнду В код нижнего допустимого значения. The operators 28-34 of the algorithm provide the formation and registration of the value of the sign of the interrupt request when comparing the received code with a lower acceptable value. This fragment of the algorithm is implemented in the same way as comparison with the upper permissible value, with the difference that the sign of PCVD 0, operand A corresponds to the received code, and operand B is the code of the lower permissible value.

После завершения анализа принятого кода данных осуществляется обновление значения признака выхода принятого кода за допустимые пределы с помощью оператора 35. В данном случае УП1 1 и старший разряд кода КЗРП, заносимого в память, определяется значением признака ПНДЗ, который формируется на выходе элемента ИЛИ 472.After the analysis of the received data code is completed, the value of the sign of the output of the received code beyond the permissible limits is updated using the operator 35. In this case, UP1 1 and the upper bit of the short-circuit code stored in the memory are determined by the value of the PNDZ attribute, which is generated at the output of the OR element 47 2 .

Если код операции имеет значение 11, то выполняется операция записи кода из памяти в выходной регистр и последующего приема кода от преобразователя с заданной временной задержкой. По существу, данная операция является объединением двух предыдущих операций, которые описаны выше. If the operation code has a value of 11, then the operation of writing the code from memory to the output register and then receiving the code from the converter with a given time delay is performed. Essentially, this operation is a combination of the two previous operations that are described above.

Любая обменная операция завершается выполнением операторов 36-39, которые формируют номер очередной обменной операции. Any exchange operation is completed by the execution of operators 36-39, which form the number of the next exchange operation.

Микропрограмма контроллера приведена на фиг. 21. The controller firmware is shown in FIG. 21.

Claims (1)

МИКРОПРОЦЕССОР ВВОДА-ВЫВОДА ИНФОРМАЦИИ, содержащий шесть информационных регистров, регистр временной уставки, сумматор, узел отсчета времени, блок управления, информационные входы регистров являются информационными входами-выходами микропроцессора, а управляющие входы подключены к первому выходу блока управления, информационный выход регистра временной уставки соединен с информационным входом узла отсчета времени, первый управляющий вход которого соединен с вторым выходом блока управления, второй управляющий вход является первым управляющим входом микропроцессора, а выход соединен с первым входом блока управления, первый информационный вход сумматора соединен с выходами первого и второго информационных регистров, второй информационный вход сумматора соединен с выходами третьего и четвертого информационных регистров, второй, третий, четвертый и пятый входы блока управления являются соответственно вторым, третьим, четвертым и пятым управляющими входами микропроцессора, а третий, четвертый и пятый выходы являются соответственно первым, вторым и третьим управляющими выходами микропроцессора, отличающийся тем, что в микропроцессор введен первый и второй формирователи кодов, блок регистрации запросов прерывания, группа элементов ИЛИ, формирователь кода адреса памяти, первый и второй блоки ключей, первый и второй счетчики адресов массивов, коммутатор, регистр номера адреса массива, первый, второй, третий, четвертый и пятый информационные входы первого формирователя кодов соединены с выходами соответственно четвертого, шестого, первого, второго и третьего информационных регистров, первый и второй управляющие входы подключены соответственно к первому и шестому выходам блока управления, третий управляющий вход соединен с выходом узла отсчета времени, первый выход соединен с первыми входами элементов ИЛИ группы и входом переноса сумматора, а второй и третий выходы подключены соответственно к первому и второму управляющим входам второго формирователя кодов, первый, второй, третий, четвертый, пятый, шестой и седьмой информационные входы которого соединены соответственно с выходами шестого, первого, пятого, третьего, второго, четвертого информационных регистров и сумматора, третий, четвертый и пятый управляющие входы соединены соответственно с первым, шестым и седьмым выходами блока управления, первый управляющий выход соединен с шестым входом блока управления, а второй управляющий выход с первым входом блока регистрации запросов прерывания, информационные выходы второго формирователя кодов, блока регистрации запросов прерывания и первого блока ключей подключены к информационному входу второго блока ключей, выход которого подключен к информационным входам-выходам микропроцессора, управляющий вход второго блока ключей подключен к второму выходу блока управления, второй вход блока регистрации запросов прерывания подключен к информационному входу-выходу микропроцессора, третий, четвертый и пятый входы блока регистрации запросов прерывания соединены соответственно с первым, вторым и шестым выходами блока управления, шестой и седьмой входы являются вторым и третьим управляющими входами микропроцессора, а выход является четвертым управляющим выходом микропроцессора, первый и второй управляющие входы формирователя кода адреса памяти соединены соответственно с седьмым и вторым выходами блока управления, третий управляющий вход объединен с седьмым входом узла регистрации запросов прерывания, первый выход соединен с седьмым входом блока управления, а второй выход является адресным выходом микропроцессора, информационные выходы первого счетчика адресов массивов соединены с адресными входами второго формирователя кодов, информационными входами первого блока ключей, формирователя кода адреса памяти, блока управления, информационные выходы второго счетчика адресов массивов подключены к информационным входам формирователя кода адреса памяти, первого блока ключей и первому информационному входу регистра номера адреса массива, второй информационный вход которого связан с информационным входом процессора, а выход соединен с информационным входом второго счетчика адресов массивов, управляющие входы первого и второго счетчиков адресов массивов, регистра номера адреса массива и первый информационный вход коммутатора подключены к второму выходу блока управления, управляющий выход первого счетчика адресов массивов соединен с вторым информационным выходом коммутатора, управляющий вход которого соединен с шестым выходом блока управления, выход коммутатора соединен с вторым управляющим входом второго счетчика адресов массивов, управляющий вход первого блока ключей соединен с первым выходом блока управления, третий управляющий вход узла отсчета времени является третьим управляющим входом процессора, выходы шестого и первого информационных регистров соединены соответственно с восьмым и девятым входами блока управления, выходы третьего информационного регистра соединены в вторыми входами элементов ИЛИ группы, выходы которых соединены с вторым информационным входом сумматора, первый формирователь кодов содержит три элемента И, три элемента ИЛИ, элемент И НЕ, триггер и восемь блоков логического преобразования, каждый из которых содержит элемент равнозначности, элемент неравнозначности, элемент НЕ, элемент ИЛИ и элемент И, вход элемента НЕ и первый вход элемента И каждого блока логического преобразования являются четвертым информационным входом первого формирователя, первый вход элемента равнозначности каждого блока логического преобразования является первым информационным входом первого формирователя, второй вход элемента равнозначности и первый вход элемента неравнозначности каждого блока логического преобразования являются третьим информационным входом первого формирователя, второй вход элемента неравнозначности каждого блока логического преобразования является пятым информационным входом первого формирователя, в каждом блоке логического преобразования выход элемента НЕ соединен с первым входом элемента ИЛИ, вторые выходы элемента ИЛИ и третьего элемента И соединены с выходом элемента равнозначности, третий вход элемента И соединен с выходом элемента неравнозначности, выход элемента ИЛИ каждого блока логического преобразования соединен с соответствующим входом первого элемента И, выход элемента И каждого блока логического преобразования соединен с соответствующим входом первого элемента ИЛИ и является третьим выходом первого формирователя, выход первого элемента ИЛИ соединен с первым входом второго элемента И, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом второго элемента И, информационный и управляющий входы триггера являются соответственно третьим и первым управляющими входами первого формирователя, выход триггера соединен с первым входом элемента И НЕ, второй вход которого является третьим информационным входом первого формирователя, а выход соединен с первым входом третьего элемента ИЛИ, выход второго элемента И и выход триггера являются вторым выходом первого формирователя, второй вход третьего элемента ИЛИ и первый вход третьего элемента И являются вторым управляющим входом первого формирователя, выходы третьего элемента И и третьего элемента ИЛИ являются первым выходом первого формирователя, вторые входы второго элемента ИЛИ и третьего элемента И являются вторым информационным входом первого формирователя, второй формирователь кодов содержит триггер, дешифратор, группу элементов ИЛИ НЕ, группу элементов ИЛИ, элемент НЕ, элемент И НЕ, блок ключей, семь элементов И, три элемента ИЛИ, девять коммутаторов, первые информационные входы первого и второго коммутаторов и первый вход седьмого элемента И являются первым информационным входом второго формирователя, первые информационные входы третьего, пятого и второго коммутаторов, управляющий вход четвертого коммутатора и первый вход элемента И НЕ являются вторым информационным входом второго формирователя, первые входы элементов ИЛИ группы являются третьим информационным входом второго формирователя, вторые входы элементов ИЛИ группы соединены с выходом шестого коммутатора, а выходы соединены с вторым информационным входом второго коммутатора, информационные входы седьмого коммутатора и первые входы элементов ИЛИ НЕ гурппы являются четвертым информационным входом второго формирователя, выходы элементов ИЛИ - НЕ группы соединены с третьим информационным входом второго коммутатора, выходы которого подключены к информационным входам блока ключей, управляющий вход которого соединен с выходом первого элемента ИЛИ, а выходы являются информационным выходом второго формирователя, первые входы первого и четвертого элементов И, вторые информационные входы третьего и пятого коммутаторов являются пятым информационным входом второго формирователя, выход пятого коммутатора подключен к четвертому информационному входу второго коммутатора, первые входы второго и третьего элементов И являются шестым информационным входом второго формирователя, первый вход пятого элемента И, информационный вход триггера и первый вход второго элемента ИЛИ являются седьмым информационным входом второго формирователя, информационные входы дешифратора являются адресными входами второго формирователя, управляющий вход дешифратора подключен к выходу первого коммутатора, а выходы соединены с первым информационным входом шестого коммутатора, вторыми входами элементов ИЛИ НЕ группы и управляющим входом седьмого коммутатора, выход которого соединен с первым входом шестого элемента И, второй вход элемента И НЕ и первый информационный вход четвертого коммутатора являются седьмым информационным входом второго формирователя, управляющие входы второго коммутатора и входы первого элемента ИЛИ являются третьим управляющим входом второго формирователя, второй информационный вход шестого коммутатора является первым управляющим входом второго формирователя, первый информационный вход восьмого коммутатора и первый и пятый информационные входы второго коммутатора являются вторым управляющим входом второго формирователя, управляющие входы восьмого, первого, пятого и шестого коммутаторов и второй вход седьмого элемента И являются четвертым управляющим входом второго формирователя, выход седьмого элемента И соединен с управляющим входом третьего коммутатора, вход элемента НЕ, второй вход первого элемента И, вход синхронизации триггера, управляющий вход девятого коммутатора являются пятым управляющим входом второго формирователя, первый и второй информационные входы девятого коммутатора соединены с выходами соответственно третьего коммутатора и второго элемента ИЛИ, а выход подключен к четвертому информационному входу второго коммутатора, пятый информационный вход которого является седьмым информационным входом второго формирователя, выход элемента И НЕ соединен с вторым входом шестого элемента И, выход которого соединен с вторыми информационными входами четвертого и восьмого коммутаторов, выход пятого элемента И соединен с вторым информационным входом первого коммутатора и третьим информационным входом восьмого коммутатора, выход которого является вторым управляющим выходом второго формирователя, входы третьего элемента ИЛИ соединены с выходами третьего и четвертого элементов И, а выход соединен с вторым входом пятого элемента И, выход элемента НЕ соединен с вторым входом второго элемента И, выход которого соединен с вторым входом четвертого элемента И, выход первого элемента И соединен с вторым входом третьего элемента И, выход триггера соединен с вторым входом второго элемента ИЛИ, выход четвертого коммутатора является первым управляющим выходом второго формирователя, формирователь кода адреса памяти содержит блок постоянной памяти, коммутатор, первый и второй блоки ключей и элемент ИЛИ, первый, второй и третий информационные входы коммутатора являются информационным входом формирователя, первый информационный вход коммутатора является первым управляющим входом формирователя, третий и четвертый информационные входы коммутатора соединены с первым выходом блока постоянной памяти, четвертый информационный вход коммутатора является первым управляющим входом формирователя, первый выход блока постоянной памяти соединен с управляющим входом коммутатора, адресные входы блока постоянной памяти являются первым и третьим управляющими входами формирователя, а второй выход соединен с информационными входами первого блока ключей, информационные входы второго блока ключей соединены с выходом коммутатора, управляющие входы блоков ключей являются вторым управляющим входом формирователя, выходы блоков ключей являются вторым выходом формирователя, входы элемента ИЛИ являются информационным входом формирователя, выход элемента ИЛИ является первым выходом формирователя, блок регистрации запросов прерывания содержит четыре информационных регистра, четыре элемента ИЛИ НЕ, два буферных регистра, первый и второй дешифраторы, группу элементов И, шесть элементов И, три элемента НЕ, три элемента ИЛИ, блок ключей, восемь коммутаторов и восемь блоков логического преобразования, каждый из которых содержит элемент ИЛИ - НЕ, элемент И и элемент ИЛИ, первые входы элемента ИЛИ НЕ и элемента И каждого блока логического преобразования соединены с соответствующими выходами первого дешифратора, в каждом блоке логического преобразования выходы элемента ИЛИ НЕ и элемента И соединены с входами элемента ИЛИ, выходы которых подключены к информационным входам информационных регистров, второй вход элемента И каждого блока логического преобразования, управляющие входы первого и второго коммутаторов, первый вход второго элемента ИЛИ и вход первого элемента НЕ являются четвертым входом блока, входы сброса информационных регистров подключены к выходу первого элемента ИЛИ, выходы элементов И группы соединены с входами синхронизации соответствующих информационных регистров, выходы информационных регистров соединены с входами соответствующих элементов ИЛИ НЕ и информационными входами третьего коммутатора, выходы которого соединены с информационными входами первого буферного регистра, выход второго элемента ИЛИ НЕ соединен с первым входом второго элемента И, выход первого элемента ИЛИ НЕ соединен с вторым входом второго элемента И и первым информационным входом третьего коммутатора, выход третьего элемента ИЛИ НЕ соединен с вторым информационным входом третьего коммутатора и первым входом первого элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ НЕ, а выход соединен с входом второго элемента НЕ и первым информационным входом четвертого коммутатора, выход второго элемента И соединен с управляющим входом третьего коммутатора, третьим входом первого элемента И и первым информационным входом первого коммутатора, выход которого соединен с информационным входом второго буферного регистра, выход третьего коммутатора соединен с первым информационным входом первого коммутатора, информационные входы пятого коммутатора и второй информационный вход первого коммутатора являются вторым входом блока, выход четвертого коммутатора соединен с первым информационным входом второго коммутатора, выходы второго буферного регистра соединены с входами второго дешифратора и первым информационным входом четвертого коммутатора, выходы второго дешифратора соединены с первыми входами элементов И группы и управляющими входами третьего коммутатора, вход начальной установки второго буферного регистра, управляющий вход пятого коммутатора, первый вход третьего элемента И и первый вход первого элемента ИЛИ являются пятым входом блока, второй вход третьего элемента И и первый вход четвертого элемента И являются шестым входом блока, второй вход четвертого элемента И соединен с выходом второго элемента ИЛИ, а выход соединен с вторыми входами элементов И группы, выход первого элемента НЕ соединен с первым входом третьего элемента ИЛИ, второй вход которого является первым входом блока, а выход соединен с управляющим входом первого дешифратора, третий вход третьего элемента И, первый и второй входы четвертого элемента ИЛИ и первый и второй управляющие входы четвертого коммутатора являются третьим входом блока, выход четвертого элемента ИЛИ соединен с входом третьего элемента НЕ и управляющим входом блока ключей, выход третьего элемента НЕ соединен с входами синхронизации буферных регистров, выход третьего элемента И соединен с вторым входом первого элемента ИЛИ, выход второго элемента НЕ является управляющим выходом блока, выходы второго коммутатора соединены с информационными входами первого дешифратора, выходы четвертого коммутатора соединены с информационными входами блока ключей, выходы которого являются информационными выходами блока, выходы первого буферного регистра соединены с информационными входами шестого коммутатора, входами пятого элемента И, вторым информационным входом четвертого коммутатора и вторым входом каждого элемента ИЛИ НЕ блока логического преобразования, выход пятого элемента И соединен с управляющим входом шестого коммутатора, вторым информационным входом второго коммутатора и первым информационным входом четвертого коммутатора, выходы шестого коммутатора соединены с информационными входами седьмого коммутатора и входами шестого элемента И, выход которого подключен к управляющему входу седьмого коммутатора, второму информационному входу второго коммутатора и первому информационному входу четвертого коммутатора, выход седьмого коммутатора соединен с первым информационным входом четвертого коммутатора, первый информационный вход которого является седьмым входом блока. MICROPROCESSOR OF INPUT-OUTPUT OF INFORMATION,  containing six information registers,  setpoint register,  adder,  time reference unit  Control block,  information inputs of the registers are information inputs and outputs of the microprocessor,  and the control inputs are connected to the first output of the control unit,  the information output of the time set register is connected to the information input of the time reference unit,  the first control input of which is connected to the second output of the control unit,  the second control input is the first control input of the microprocessor,  and the output is connected to the first input of the control unit,  the first information input of the adder is connected to the outputs of the first and second information registers,  the second information input of the adder is connected to the outputs of the third and fourth information registers,  second,  third,  the fourth and fifth inputs of the control unit are respectively the second,  third  the fourth and fifth control inputs of the microprocessor,  and the third  the fourth and fifth outputs are respectively the first,  the second and third control outputs of the microprocessor,  characterized in  that the first and second code generators are introduced into the microprocessor,  interrupt request registration unit,  element group OR,  memory address code generator,  first and second key blocks,  first and second counters of array addresses,  switch,  array address number register,  the first,  second,  third,  the fourth and fifth information inputs of the first code generator are connected to the outputs of the fourth, respectively  sixth  the first  second and third information registers,  the first and second control inputs are connected respectively to the first and sixth outputs of the control unit,  the third control input is connected to the output of the time reference unit,  the first output is connected to the first inputs of the elements of the OR group and the transfer input of the adder,  and the second and third outputs are connected respectively to the first and second control inputs of the second code generator,  the first,  second,  third,  fourth,  fifth,  the sixth and seventh information inputs of which are connected respectively with the outputs of the sixth,  the first  fifth  third  second  fourth information registers and adder,  third,  the fourth and fifth control inputs are connected respectively to the first,  sixth and seventh outputs of the control unit,  the first control output is connected to the sixth input of the control unit,  and the second control output with the first input of the interrupt request registration unit,  information outputs of the second code generator,  block registration requests interrupt and the first block of keys are connected to the information input of the second block of keys,  the output of which is connected to the information inputs and outputs of the microprocessor,  the control input of the second block of keys is connected to the second output of the control unit,  the second input of the interrupt request registration unit is connected to the information input-output of the microprocessor,  third,  the fourth and fifth inputs of the block interrupt request registration are connected respectively to the first,  second and sixth outputs of the control unit,  the sixth and seventh inputs are the second and third control inputs of the microprocessor,  and the output is the fourth control output of the microprocessor,  the first and second control inputs of the memory address code generator are connected respectively to the seventh and second outputs of the control unit,  the third control input is combined with the seventh input of the interrupt request registration node,  the first output is connected to the seventh input of the control unit,  and the second output is the address output of the microprocessor,  information outputs of the first counter of addresses of arrays are connected to the address inputs of the second generator of codes,  information inputs of the first block of keys,  memory address code generator,  control unit  the information outputs of the second counter of the addresses of the arrays are connected to the information inputs of the shaper of the memory address code,  the first block of keys and the first information input of the register of the address number of the array,  the second information input of which is connected with the information input of the processor,  and the output is connected to the information input of the second counter of the addresses of the arrays,  control inputs of the first and second counters of addresses of arrays,  the register address numbers of the array and the first information input of the switch are connected to the second output of the control unit,  the control output of the first counter of addresses of arrays is connected to the second information output of the switch,  the control input of which is connected to the sixth output of the control unit,  the output of the switch is connected to the second control input of the second counter of addresses of arrays,  the control input of the first block of keys is connected to the first output of the control unit,  the third control input of the time reference node is the third control input of the processor,  the outputs of the sixth and first information registers are connected respectively to the eighth and ninth inputs of the control unit,  the outputs of the third information register are connected to the second inputs of the elements OR groups,  the outputs of which are connected to the second information input of the adder,  the first code generator contains three AND elements,  three elements OR,  element AND NOT  trigger and eight blocks of logical transformation,  each of which contains an element of equivalence,  disambiguation element  item is NOT  an OR element and an AND element,  the input of the element is NOT and the first input of the AND element of each logical conversion unit is the fourth information input of the first driver,  the first input of the equivalence element of each logical transformation unit is the first information input of the first driver,  the second input of the equivalence element and the first input of the disambiguation element of each logical conversion unit are the third information input of the first driver,  the second input of the disambiguity element of each logical conversion unit is the fifth information input of the first driver,  in each block of the logical transformation, the output of the element is NOT connected to the first input of the OR element,  the second outputs of the OR element and the third AND element are connected to the output of the equivalence element,  the third input of the element And is connected to the output of the element of disambiguation,  the output of the OR element of each logical conversion unit is connected to the corresponding input of the first AND element,  the output of the AND element of each logical conversion unit is connected to the corresponding input of the first OR element and is the third output of the first driver,  the output of the first OR element is connected to the first input of the second AND element,  the output of the first AND element is connected to the first input of the second OR element,  the output of which is connected to the second input of the second element And,  the information and control inputs of the trigger are respectively the third and first control inputs of the first driver,  trigger output is connected to the first input of the element AND NOT,  the second input of which is the third information input of the first shaper,  and the output is connected to the first input of the third OR element,  the output of the second element And and the output of the trigger are the second output of the first driver,  the second input of the third OR element and the first input of the third AND element are the second control input of the first driver,  the outputs of the third AND element and the third OR element are the first output of the first driver,  the second inputs of the second OR element and the third AND element are the second information input of the first driver,  the second code generator contains a trigger,  decoder,  a group of elements OR NOT,  group of elements OR,  item is NOT  element AND NOT  key block  the seven elements AND,  three elements OR,  nine switches  the first information inputs of the first and second switches and the first input of the seventh element And are the first information input of the second shaper,  the first information inputs of the third,  fifth and second switches,  the control input of the fourth switch and the first input of the AND element are NOT the second information input of the second driver,  the first inputs of the elements OR groups are the third information input of the second shaper,  the second inputs of the elements OR groups are connected to the output of the sixth switch,  and the outputs are connected to the second information input of the second switch,  the information inputs of the seventh switch and the first inputs of the elements OR NOT the group are the fourth information input of the second shaper,  the outputs of the elements OR - NOT groups are connected to the third information input of the second switch,  the outputs of which are connected to the information inputs of the key block,  the control input of which is connected to the output of the first OR element,  and the outputs are the information output of the second shaper,  the first inputs of the first and fourth elements And,  the second information inputs of the third and fifth switches are the fifth information input of the second shaper,  the output of the fifth switch is connected to the fourth information input of the second switch,  the first inputs of the second and third elements And are the sixth information input of the second shaper,  the first input of the fifth element And,  the information input of the trigger and the first input of the second OR element are the seventh information input of the second driver,  decoder information inputs are address inputs of the second shaper,  the control input of the decoder is connected to the output of the first switch,  and the outputs are connected to the first information input of the sixth switch,  the second inputs of the elements OR NOT groups and the control input of the seventh switch,  the output of which is connected to the first input of the sixth element And,  the second input of the AND AND NOT element and the first information input of the fourth switch are the seventh information input of the second driver,  the control inputs of the second switch and the inputs of the first OR element are the third control input of the second driver,  the second information input of the sixth switch is the first control input of the second shaper,  the first information input of the eighth switch and the first and fifth information inputs of the second switch are the second control input of the second driver,  control inputs of the eighth,  the first  the fifth and sixth switches and the second input of the seventh element And are the fourth control input of the second shaper,  the output of the seventh element And is connected to the control input of the third switch,  input element NOT  the second input of the first element And,  trigger trigger input  the control input of the ninth switch is the fifth control input of the second shaper,  the first and second information inputs of the ninth switch are connected to the outputs of the third switch and the second OR element, respectively,  and the output is connected to the fourth information input of the second switch,  the fifth information input of which is the seventh information input of the second shaper,  the output of the AND element is NOT connected to the second input of the sixth AND element,  the output of which is connected to the second information inputs of the fourth and eighth switches,  the output of the fifth element And is connected to the second information input of the first switch and the third information input of the eighth switch,  the output of which is the second control output of the second shaper,  the inputs of the third OR element are connected to the outputs of the third and fourth AND elements,  and the output is connected to the second input of the fifth element And,  the output of the element is NOT connected to the second input of the second element AND,  the output of which is connected to the second input of the fourth element And,  the output of the first element And is connected to the second input of the third element And,  the trigger output is connected to the second input of the second OR element,  the output of the fourth switch is the first control output of the second shaper,  the memory address code generator comprises a read-only memory block,  switch,  the first and second key blocks and the OR element,  the first,  the second and third information inputs of the switch are the information input of the shaper,  the first information input of the switch is the first control input of the shaper,  the third and fourth information inputs of the switch are connected to the first output of the read-only memory block,  the fourth information input of the switch is the first control input of the shaper,  the first output of the permanent memory unit is connected to the control input of the switch,  the address inputs of the read-only memory block are the first and third control inputs of the shaper,  and the second output is connected to the information inputs of the first block of keys,  the information inputs of the second block of keys are connected to the output of the switch,  the control inputs of the key blocks are the second control input of the shaper,  the outputs of the key blocks are the second output of the driver,  the inputs of the OR element are the information input of the shaper,  the output of the OR element is the first output of the shaper,  block interrupt request registration contains four information registers,  four elements OR NOT,  two buffer registers,  first and second decoders,  a group of elements And,  six elements And,  the three elements are NOT,  three elements OR,  key block  eight switches and eight logical conversion blocks,  each of which contains an element OR - NOT,  AND element and OR element,  the first inputs of the OR element and the AND element of each logical conversion unit are connected to the corresponding outputs of the first decoder,  in each block of the logical transformation, the outputs of the OR element and the AND element are connected to the inputs of the OR element,  the outputs of which are connected to the information inputs of information registers,  the second input of the AND element of each logical conversion block,  control inputs of the first and second switches,  the first input of the second OR element and the input of the first element are NOT the fourth input of the block,  the information reset inputs are connected to the output of the first OR element,  the outputs of the elements AND groups are connected to the synchronization inputs of the corresponding information registers,  the outputs of the information registers are connected to the inputs of the corresponding elements OR NOT and the information inputs of the third switch,  the outputs of which are connected to the information inputs of the first buffer register,  the output of the second element OR is NOT connected to the first input of the second element AND,  the output of the first OR element is NOT connected to the second input of the second AND element and the first information input of the third switch,  the output of the third OR element is NOT connected to the second information input of the third switch and the first input of the first AND element,  the second input of which is connected to the output of the fourth element OR NOT,  and the output is connected to the input of the second element NOT and the first information input of the fourth switch,  the output of the second element And is connected to the control input of the third switch,  the third input of the first element And and the first information input of the first switch,  the output of which is connected to the information input of the second buffer register,  the output of the third switch is connected to the first information input of the first switch,  the information inputs of the fifth switch and the second information input of the first switch are the second input of the block,  the output of the fourth switch is connected to the first information input of the second switch,  the outputs of the second buffer register are connected to the inputs of the second decoder and the first information input of the fourth switch,  the outputs of the second decoder are connected to the first inputs of the elements AND groups and the control inputs of the third switch,  input of the initial installation of the second buffer register,  control input of the fifth switch,  the first input of the third AND element and the first input of the first OR element are the fifth input of the block,  the second input of the third element And and the first input of the fourth element And are the sixth input of the block,  the second input of the fourth AND element is connected to the output of the second OR element,  and the output is connected to the second inputs of the elements AND groups,  the output of the first element is NOT connected to the first input of the third OR element,  the second input of which is the first input of the block,  and the output is connected to the control input of the first decoder,  the third input of the third element And,  the first and second inputs of the fourth OR element and the first and second control inputs of the fourth switch are the third input of the block,  the output of the fourth OR element is connected to the input of the third element NOT and the control input of the key block,  the output of the third element is NOT connected to the inputs of the synchronization of the buffer registers,  the output of the third AND element is connected to the second input of the first OR element,  the output of the second element is NOT a control output of the block,  the outputs of the second switch are connected to the information inputs of the first decoder,  the outputs of the fourth switch are connected to the information inputs of the key block,  the outputs of which are the information outputs of the block,  the outputs of the first buffer register are connected to the information inputs of the sixth switch,  the inputs of the fifth element And,  the second information input of the fourth switch and the second input of each element OR NOT block logical conversion,  the output of the fifth element And is connected to the control input of the sixth switch,  the second information input of the second switch and the first information input of the fourth switch,  the outputs of the sixth switch are connected to the information inputs of the seventh switch and the inputs of the sixth element And,  the output of which is connected to the control input of the seventh switch,  the second information input of the second switch and the first information input of the fourth switch,  the output of the seventh switch is connected to the first information input of the fourth switch,  the first information input of which is the seventh input of the block.
SU5068481 1992-10-06 1992-10-06 Microprocessor for information input and output RU2042182C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU5068481 RU2042182C1 (en) 1992-10-06 1992-10-06 Microprocessor for information input and output

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU5068481 RU2042182C1 (en) 1992-10-06 1992-10-06 Microprocessor for information input and output

Publications (1)

Publication Number Publication Date
RU2042182C1 true RU2042182C1 (en) 1995-08-20

Family

ID=21616139

Family Applications (1)

Application Number Title Priority Date Filing Date
SU5068481 RU2042182C1 (en) 1992-10-06 1992-10-06 Microprocessor for information input and output

Country Status (1)

Country Link
RU (1) RU2042182C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2451323C1 (en) * 2011-03-31 2012-05-20 Открытое акционерное общество "Информационные спутниковые системы" имени академика М.Ф. Решетнёва" Information output device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР N 1603364, кл. G 06F 3/00, 1990. *
2. Рафикузаман М. Микропроцессоры и машинное проектирование микропроцессорных систем, кн.1. М.: Мир, 1988, с.93-100, рис.4.25. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2451323C1 (en) * 2011-03-31 2012-05-20 Открытое акционерное общество "Информационные спутниковые системы" имени академика М.Ф. Решетнёва" Information output device

Similar Documents

Publication Publication Date Title
US3760369A (en) Distributed microprogram control in an information handling system
EP0102242B1 (en) Data processing apparatus
US3573851A (en) Memory buffer for vector streaming
US3163850A (en) Record scatter variable
US3229260A (en) Multiprocessing computer system
US3303477A (en) Apparatus for forming effective memory addresses
US4694391A (en) Compressed control decoder for microprocessor system
US3215987A (en) Electronic data processing
KR960015311A (en) Data processing system and data processing method
US4047245A (en) Indirect memory addressing
CN101025730A (en) Reconfigurable circuit
RU2042182C1 (en) Microprocessor for information input and output
US5161229A (en) Central processing unit
US3629862A (en) Store with access rate determined by execution time for stored words
US4001789A (en) Microprocessor boolean processor
US3430209A (en) Memory utilization apparatus and method
US4723258A (en) Counter circuit
Dinneen et al. The logical design of CG24
RU2079877C1 (en) Module computing device which has separate microprogram control of calculation units
RU66560U1 (en) MANAGEMENT DEVICE
RU2254603C1 (en) Device for building programmable digital microprocessor systems
RU2117326C1 (en) Computing system based on matrix of processor elements
SU913361A1 (en) Digital computer input-output device
RU1827674C (en) Memory address computing unit
SU1254495A1 (en) Interface for linking central processor unit with group of arithmetic processor units