RU2079877C1 - Module computing device which has separate microprogram control of calculation units - Google Patents

Module computing device which has separate microprogram control of calculation units Download PDF

Info

Publication number
RU2079877C1
RU2079877C1 RU94010060A RU94010060A RU2079877C1 RU 2079877 C1 RU2079877 C1 RU 2079877C1 RU 94010060 A RU94010060 A RU 94010060A RU 94010060 A RU94010060 A RU 94010060A RU 2079877 C1 RU2079877 C1 RU 2079877C1
Authority
RU
Russia
Prior art keywords
output
input
unit
task
alu
Prior art date
Application number
RU94010060A
Other languages
Russian (ru)
Other versions
RU94010060A (en
Inventor
Алексей Евгеньевич Андреев
Original Assignee
Алексей Евгеньевич Андреев
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Алексей Евгеньевич Андреев filed Critical Алексей Евгеньевич Андреев
Priority to RU94010060A priority Critical patent/RU2079877C1/en
Publication of RU94010060A publication Critical patent/RU94010060A/en
Application granted granted Critical
Publication of RU2079877C1 publication Critical patent/RU2079877C1/en

Links

Images

Landscapes

  • Advance Control (AREA)

Abstract

FIELD: computer engineering. SUBSTANCE: device has central processor unit, N microprogram control units, unit of N-port read-only memory unit for microprograms, unit which sets tasks for calculation units. Device design involves independent microprogram control of calculation units which are part of central processing unit, so that number of calculation units allocated for operand corresponds to bit- length of operand. In addition processing of several operands may be run in parallel, if total bit-length of all operands is equal to or less than total bit-length of unallocated calculation units. EFFECT: increased efficiency. 2 cl, 4 dwg , 3 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине. The invention relates to computer technology and can be used in an electronic digital computer.

Известно вычислительное устройство, содержащее блок центрального процессора, блок микропрограммного управления, включающий в себя регистр команд и регистр микрокоманд, блок постоянной памяти микропрограмм, включающий в себя регистр микрокоманд [1]
В известном устройстве код выполняемой микрооперации поступает параллельно на все арифметико-логические (вычислительные) секции, входящие в состав блока центрального процессора. Код микрооперации дешифрируется в каждой арифметико-логической секции, определяя настройку всего процессорного блока на выполнение одной микрооперации.A computing device is known comprising a central processor unit, a microprogram control unit including a command register and a micro-instruction register, a microprogram permanent memory unit including a micro-instruction register [1]
In the known device, the code of the performed microoperation is sent in parallel to all arithmetic-logical (computational) sections that are part of the central processor unit. The microoperation code is decoded in each arithmetic-logical section, determining the configuration of the entire processor unit to perform one microoperation.

Причиной низкой производительности известного устройства является необходимость настройки одновременно всех арифметико-логических секций процессорного блока на обработку операндов, разрядность которых составляет половину, четверть и т.д. от длины операнда, для которого существует возможность его единовременной обработки процессорным блоком. The reason for the low performance of the known device is the need to simultaneously configure all the arithmetic and logical sections of the processor unit to process operands whose bit capacity is half, quarter, etc. on the length of the operand, for which there is the possibility of its simultaneous processing by the processor unit.

Задачей изобретения является создание устройства, позволяющего за счет раздельного микропрограммного управления арифметико-логическими секциями, входящими в состав процессорного блока, выделять для обработки операндов число вычислительных секций, суммарная разрядность в точности соответствует разрядности этих операндов, а также совмещать обработку нескольких операндов одновременно, в случае отсутствия зависимости между этими операндами по требуемым для их обработки вычислительным секциям. The objective of the invention is to provide a device that allows, due to separate microprogram control of the arithmetic and logical sections included in the processor unit, to allocate the number of computational sections for processing operands, the total bit depth exactly corresponds to the bit depth of these operands, and also combine processing of several operands simultaneously, in case the absence of dependence between these operands in the computational sections required for their processing.

В результате, созданное устройство обладает более высокой производительностью за счет того, что арифметико-логические секции, входящие в состав процессорного блока, управляются микропрограммно независимо друг от друга, позволяя тем самым выделять для обработки операндов число вычислительных секций, суммарная разрядность которых в точности соответствует разрядности этих операндов, а также совмещать обработку нескольких операндов одновременно, в случае отсутствия зависимости между этими операндами по требуемым для их обработки вычислительным секциям. As a result, the created device has higher performance due to the fact that the arithmetic-logical sections that are part of the processor unit are microprogrammed independently from each other, thereby allowing the number of computational sections to be allocated for operand processing, the total bit depth of which exactly corresponds to the bit of these operands, as well as combine processing of several operands at the same time, in the absence of dependence between these operands according to the computation required for their processing pouring sections.

Сущность изобретения состоит в том, что модульное вычислительное устройство с раздельным микропрограммным управлением арифметико-логическими секциями, содержит блок центрального процессора, блок микропрограммного управления, блок постоянной памяти микропрограмм, отличается тем, что в него введены (N-1) блоков микропрограммного управления, блок формирования заданий для АЛУ, причем вход операндов устройства является входом операндов блока формирования заданий для АЛУ, вход команд устройства является входом команд блока формирования заданий для АЛУ, синхровход устройства является синхровходом блока формирования заданий для АЛУ, выход данных блока центрального процессора является выходом данных устройства, выход признаков блока центрального процессора соединен с первыми группами входов признаков всех блоков микропрограммного управления, первые группы выходов признаков всех блоков микропрограммного управления соединены с входом признаков блока центрального процессора, вторые группы выходов признаков всех блоков микропрограммного управления соединены с входом занятости блока формирования заданий для АЛУ, выходы адреса микрокоманд всех блоков микропрограммного управления соединены с входом адресов микрокоманд блока N-портовой постоянной памяти микропрограмм, выход микроопераций блока N-портовой постоянной памяти микропрограмм соединен с входом микроопераций блока центрального процессора, выход управления адресом блока N-портовой постоянной памяти микропрограмм соединен с входами управления адресом всех блоков микропрограммного управления, выход операндов блока формирования заданий для АЛУ соединен с входом операндов блока центрального процессора, выход команд блока формирования заданий для АЛУ соединен с входами команд всех блоков микропрограммного управления, выход признаков блока формирования заданий для АЛУ соединен со вторыми группами входов признаков всех блоков микропрограммного управления, выход блока формирования заданий для АЛУ является выходом управления устройства, в результате чего арифметико-логические вычислительные секции, входящие в состав процессорного блока, управляются микропрограммно независимо друг от друга, позволяя тем самым выделять для обработки операндов число секций суммарная разрядность которых в точности соответствует разрядности этих операндов, а также совмещать обработку нескольких операндов одновременно, в случае отсутствия зависимости между этими операндами по требуемым для их обработки вычислительным секциям. The essence of the invention lies in the fact that a modular computing device with separate microprogram control of arithmetic and logic sections, contains a central processor unit, a microprogram control unit, a permanent microprogram memory unit, characterized in that (N-1) microprogram control units are inserted into it, a unit the formation of tasks for ALU, and the input of the device operands is the input of the operands of the task formation block for ALU, the input of the device commands is the input of the commands of the formation unit data for ALU, the device sync input is the sync input of the task generation unit for ALU, the data output of the central processor unit is the data output of the device, the output of the characteristics of the central processor unit is connected to the first groups of input signals of the signs of all microprogram control units, the first groups of the outputs of the signs of all microprogram control units are connected to the input of the signs of the Central processor unit, the second group of outputs of the signs of all the blocks of the firmware control are connected to the input the functions of the ALU task forming unit, the micro-command address outputs of all microprogram control units are connected to the micro-command address input of the N-port permanent microprogram memory block, the microoperation output of the N-port permanent microprogram memory block is connected to the micro-operation block of the central processor, the control address of the N- block address is port of the permanent firmware memory is connected to the control inputs of the address of all the blocks of the firmware control, the output of the operands of the unit forming tasks for A U is connected to the input of the operands of the central processor unit, the command output of the task generation unit for ALU is connected to the inputs of the commands of all microprogram control units, the output of the characteristics of the task formation unit for ALU is connected to the second groups of inputs of the signs of all firmware control units, the output of the task formation unit for ALU is the control output of the device, as a result of which the arithmetic-logical computing sections that are part of the processor unit are controlled independently by firmware of one another, thereby enabling to allocate for processing operands total number of sections which corresponds exactly to the bit-width of these operands, as well as to combine the processing of several operands simultaneously, in the absence of the relationship between these operands required for processing for computing sections.

Введение в устройство (N-1) блоков микропрограммного управления позволяет обеспечить раздельное микропрограммное управление N арифметико-логическими секциями, входящими в состав процессорного блока. The introduction of microprogram control units into the device (N-1) allows providing separate microprogram control of the N arithmetic-logical sections that are part of the processor unit.

Использование в устройстве блока N-портовой постоянной памяти микропрограмм позволяет обеспечить бесконфликтную адресацию постоянной памяти микропрограмм со стороны N блоков микропрограммного управления и параллельную выдачу микроопераций на N арифметико-логическими секциями в составе блока центрального процессора. The use of an N-port read-only microprogram memory block in the device allows providing conflict-free addressing of the permanent microprogram memory from N microprogram control units and the parallel issuing of microoperations to N by arithmetic-logical sections as part of the central processor unit.

Введение в устройство блока формирования заданий для АЛУ, позволяет обеспечить загрузку всех арифметико-логических секций с максимально возможным коэффициентом их использования для конкретного случая выполнения операций и форматов обрабатываемых операндов. The introduction to the device of the unit for generating tasks for ALU allows loading all arithmetic-logical sections with the maximum possible coefficient of their use for a particular case of operations and formats of processed operands.

Блок формирования заданий для АЛУ содержит узел формирования очереди заданий, N регистров очереди заданий, узел вывода заданий, причем вход операндов блока формирования заданий для АЛУ является входом операндов узла формирования очереди заданий, вход команд блока формирования заданий для АЛУ входом команд узла формирования очереди заданий, синхровход блока форсирования заданий для АЛУ является синхровходом для всех регистров очереди заданий, вход занятости блока формирования заданий для АЛУ является входом занятости узла вывода заданий, выход заданий узла формирования очереди заданий соединен с входами информационными всех регистров очереди заданий, выход разрешения узла формирования очереди заданий соединен с входами разрешения всех регистров очереди зданий, выход синхронного сброса узла формирования очереди заданий соединен с входами сброса всех регистров очереди заданий и является выходом блока формирования заданий для АЛУ, выходы информационные регистров со 2 по N очереди заданий соединены с группами со 2 по N входа информационного узла формирования очереди заданий, выходы информационные всех регистров очереди заданий соединены с входом информационным узла вывод заданий, выход заданий узла вывода заданий соединен с выходом операнда блока формирования заданий для АЛУ, выходом команд блока формирования заданий для АЛУ, выходом признаков блока формирования заданий для АЛУ, выход сброса узла вывода заданий соединен с входом сброса узла формирования очереди заданий. The unit for generating tasks for the ALU contains a node for forming a queue of tasks, N registers for a task queue, a node for outputting tasks, and the input of the operands of a block for forming a task for ALU is the input of the operands of a node for forming a queue for tasks, the input of commands for a block for generating tasks for ALU with an input for commands of a node for forming a queue the sync input of the task force block for ALU is the sync input for all registers of the job queue, the employment input of the task formation block for ALU is the busy input of the task output node i, the task output of the job queuing unit is connected to the information inputs of all the job queue registers, the permission output of the job queuing unit is connected to the permission inputs of all the building queue registers, the synchronous reset output of the job queuing unit is connected to the reset inputs of all the job queue registers and is the output unit for forming tasks for ALU, outputs of information registers from 2 to N of the task queue are connected to groups 2 to N of the input of the information node of queuing adan, information outputs of all registers of the task queue are connected to the input of the information node of the task output, the output of the tasks of the task output node is connected to the output of the operand of the task formation unit for ALU, the output of the commands of the task formation unit for ALU, the output of the characteristics of the task formation unit for ALU, node reset output the output of tasks is connected to the reset input of the node forming the queue of tasks.

На фиг. 1 представлена структурная блок-схема модульного вычислительного устройства с раздельным микропрограммным управлением арифметико-логическими секциями; на фиг. 2 схема блока формирования заданий для АЛУ; на фиг. 3 - пример реализации узла формирования очереди заданий; на фиг. 4 пример реализации узла вывода заданий. In FIG. 1 is a structural block diagram of a modular computing device with separate microprogram control of arithmetic-logical sections; in FIG. 2 diagram of the block forming tasks for ALU; in FIG. 3 is an example of an implementation of a job queuing unit; in FIG. 4 example implementation of the node output tasks.

На фиг. 1 обозначены блок центрального процессора 1, N блоков микропрограммного управления 2, блок N-поротовой постоянной памяти микропрограмм 3, блок формирования заданий для АЛУ 4. Вход операндов устройства является входом 5 операндов блока формирования заданий для АЛУ 4, вход команд устройства является входом 6 команд блока формирования заданий для АЛУ 4, синхровход устройства является синхровходом 7 блока формирования заданий для АЛУ 4. Выход 8 данных блока центрального процессора 1 формируется из N выходных операндов (частей операндов) и является выходом данных устройства. Выход 9 признаков блока центрального процессора 1 формируется из выходных признаков всех вычислительных секций блока центрального процессора 1 и соединен с первыми группами входов 10 признаков всех блоков микропрограммного управления 2. Первые группы выходов 11 признаков всех блоков микропрограммного управления 2 формируются из входных признаков для вычислительных секций блока центрального процессора 1 и соединены с входом 12 признаков блока центрального процессора 1. Вторые группы выходов 11 признаков всех блоков микропрограммного управления 2 формируются из признаков занятости вычислительных секций блока центрального процессора 1 в следующем такте работы вычислительного устройства и соединены с входом 13 занятости блока формирования заданий для АЛУ 4. Выходы 14 адреса микрокоманд всех блоков микропрограммного управления 2 формируются из адреса микрокоманд и соединены с входом адресов микрокоманд блока N-портовой постоянной памяти микропрограмм 3. Выход 15 микроопераций блока N-портовой постоянной памяти микропрограмм 3 формируется из N микрокоманд и соединен с входом микроопераций блока центрального процессора 1. Выход 16 управления адресом блока N-портовой постоянной памяти микропрограмм 3 формируется из N групп управления адресом и соединен с входами 17 управления адресом всех блоков микропрограммного управления 2. Выход 18 операндов блока формирования заданий для АЛУ 4 формируется из N секционных операндов для N секций блока центрального процессора с1 и соединен с входом операндов блока центрального процессора 1. Выход 19 команд блока формирования заданий для АЛУ 4 формируется из N секционных кодов операций команд и соединен с входами 20 команд всех блоков микропрограммного управления 2. Выход 21 признаков блока формирования заданий для АЛУ 4 формируется из N секционных признаков для управления N секциями блока центрального процессора 1 и соединен со вторыми группами входов 10 признаков всех блоков микропрограммного управления 2. Выход 22 блока формирования заданий для АЛУ 4 формируется из сигнала, разрешающего поступление в вычислительное устройство очередной команды с относящимся к ней операндом и является выходом управления устройства. In FIG. 1, the central processor unit 1, N microprogram control units 2, the N-port permanent microprogram memory block 3, the ALU job generation unit 4 are indicated. The device operand input is the input of 5 operands of the ALU 4 job generation unit, the device command input is the input of 6 commands the unit for generating tasks for ALU 4, the sync input of the device is the synchro input 7 of the unit for generating tasks for ALU 4. The output 8 of the data of the block of the central processor 1 is formed from N output operands (parts of operands) and is in output device data. The output of 9 signs of the block of the central processor 1 is formed from the output signs of all the computing sections of the block of the central processor 1 and is connected to the first groups of inputs 10 of the signs of all the blocks of the firmware 2. The first groups of outputs 11 of the signs of all the blocks of the firmware 2 are formed from the input of signs for the computing sections of the block the central processor 1 and are connected to the input 12 of the signs of the block of the central processor 1. The second group of outputs 11 signs of all blocks of the firmware control 2 are formed from signs of busy computing sections of the central processor unit 1 in the next clock cycle of the computing device and are connected to the input 13 of the occupancy of the task generation unit for ALU 4. Outputs 14 of the microcommand addresses of all microprogram control units 2 are formed from the micro-command address and connected to the micro-command address input block of N-port read-only memory of microprograms 3. The output of 15 microoperations of the block of N-port read-only memory of microprograms 3 is formed from N microcommands and is connected to the input of the mic of operations of the central processor unit 1. The output 16 of the address control unit of the N-port read-only memory of microprograms 3 is formed from N address control groups and is connected to the address control inputs 17 of all the microprogram control units 2. The output of 18 operands of the task generation unit for ALU 4 is formed of N section operands for N sections of the central processor unit c1 and is connected to the input of the operands of the central processor unit 1. The output of 19 commands of the task formation unit for ALU 4 is formed from N sectional operation codes commands and connected to the inputs of 20 commands of all blocks of microprogram control 2. The output of 21 signs of the task formation block for ALU 4 is formed of N section signs for controlling N sections of the block of the central processor 1 and connected to the second groups of inputs 10 of signs of all blocks of microprogram control 2. Output 22 of the task formation unit for ALU 4 is formed from a signal that allows the next command to be received with the operand related to it and is the control output of the device.

На фиг. 2 обозначены узел формирования очереди заданий 23, N регистров очереди заданий 24, узел вывода заданий 25. Вход 5 операндов блока формирования заданий для АЛУ 4 является входом операндов узла формирования очереди заданий 23 вход 6 команд блока формирования заданий для АЛУ 4 является входом команд узла формирования очереди заданий 23, синхровход 7 блока формирования заданий для АЛУ 4 является синхровходом для всех регистров очереди заданий 24, вход 13 занятости блока формирования заданий для АЛУ 4 является входом узла вывода заданий 25. Выход 26 заданий узла формирования очереди заданий 23 формируется из операндов N заданий, кодов операций команд N заданий, тэгов N заданий и соединен с входами 27 информационными всех регистров очереди заданий 24. Выход 28 разрешения узла формирования очереди заданий 23 формируется из сигналов разрежения записи N заданий в N регистров очереди заданий 24 и соединен с входами 29 разрешения всех регистров очереди заданий 24. Выход 22 синхронного сброса узла формирования очереди заданий 23 формируется из N+1 сигналов сброса, N из которых соединены с входами 30 сброса всех регистров очереди заданий 24, а N+1-ый является выходом блока формирования заданий для АЛУ 4. Выходы 31 информационные всех регистров очереди заданий 24 соединены с входом 32 информационным узла формирования очереди заданий 23 и с входом 33 информационным узла вывода заданий 25. Выход 34 заданий узла вывода заданий 25 формируется из N секционных операндов для N вычислительных секций блока центрального процессора 1, являющихся выходом 18 операндов блока формирования заданий для АЛУ 4, N секционных кодов операций команд для всех блоков микропрограммного управления 2, являющихся выходом 19 команд блока формирования заданий для А У 4, N секционных признаков для всех блоков микропрограммного управления 2, являющихся выходом 21 признаков блока формирования заданий для АЛУ 4. Выход 35 сброса узла вывода заданий 25 формируется из N сигналов сброса и соединен с входом 36 сброса узла формирования очереди заданий 23. In FIG. 2, the node for forming the task queue 23, N registers of the task queue 24, the node for outputting tasks 25 are indicated. The input of 5 operands of the block for forming the tasks for ALU 4 is the input of the operands of the node for forming the queue for tasks 23 the input of 6 commands of the block for forming tasks for the ALU 4 is the input for commands of the forming node job queue 23, sync input 7 of the job generation unit for ALU 4 is the sync input for all the registers of job queue 24, input 13 of the occupancy of the job formation unit for ALU 4 is the input of the job output node 25. Output 26 jobs the node of forming the task queue 23 is formed from operands of N tasks, operation codes of the commands of N tasks, tags of N tasks and is connected to the information inputs 27 of all the registers of the task queue 24. The output 28 of the resolution of the node of the formation of the task queue 23 is formed from the rarefaction signals of recording N tasks in N registers the job queue 24 and is connected to the permission inputs 29 of all the job queue registers 24. The output 22 of the synchronous reset of the job queue generation unit 23 is formed of N + 1 reset signals, N of which are connected to the reset inputs 30 of all p of histories of the job queue 24, and N + 1st is the output of the job formation unit for ALU 4. The 31 information outputs of all the job queue registers 24 are connected to the input 32 of the information node of the job queue formation 23 and to the input 33 of the information node of the job output 25. Output 34 of tasks of the output node of tasks 25 is formed from N section operands for N computing sections of the central processor unit 1, which are the output of 18 operands of the task formation block for ALU 4, N section instruction operation codes for all firmware blocks Board 2, which is the output of 19 commands of the task formation block for А У 4, N section signs for all microprogram control units 2, which are the output 21 of the signs of the task formation block for ALU 4. The reset output 35 of the task output node 25 is formed from N reset signals and connected with the input 36 of the reset node forming the job queue 23.

На фиг. 3 обозначены элемент начального формирования задания 37, N входных мультиплексоров 38, N схем N-ИЛИ 39, элемент уплотнения очереди заданий 40, N мультиплексоров 41. Вход 32 информационный узла формирования очереди заданий 23 является первой группой входов 42 информационных всех мультиплексоров 41 и входами 43 информационными всех систем схем N-ИЛИ 39, вход 5 операндов узла формирования очереди заданий 23 является входами информационными всех входных мультиплексоров 38, первая группа входа 6 команд узла формирования очереди заданий 23 является третьей группой 44 входов 42 информационных всех мультиплексоров 41, вторая группа входом 45 числа требуемых секций элемента начального формирования задания 37, третья группа - входом 46 номера первой требуемой секции элемента начального формирования задания 37. Вход 36 сброса узла формирования очереди заданий 23 является входом сброса элемента уплотнения очереди заданий 40. Выход 47 адреса элемента начального формирования задания 37 формируется их N адресов и соединен с входами 48 адреса всех входных мультиплексоров 38. Выход 49 информационный элемента начального формирования задания 37 формируется из тэгов задания и является четвертой группой входов 42 информационных всех мультиплексоров 41. Выходы 50 информационные всех входных мультиплексоров 38 формируются из операнда нового задания и являются второй группой входов 42 информационных всех мультиплексоров 38. Выходы 51 информационные всех схем N-ИЛИ 39 формируются из признаков занятости регистров очереди заданий 24 и соединены с входом 52 информационным элемента уплотнения очереди заданий 40. Выход 53 адреса элемента уплотнения очереди заданий 40 формируется из N адресов и соединен с входами 54 адреса всех мультиплексоров 41. Выход 28 разрешения элемента уплотнения очереди заданий 40 формируется из N сигналов разрешения и является выходом разрешения узла формирования очереди заданий 23. Выход 22 синхронного сброса элемента уплотнения очереди заданий 40 формируется из N+1 сигналов синхронного сброса и является выходом синхронного сброса узла формирования очереди заданий 23. Выходы 26 информационные всех мультиплексоров 41 формируются из N заданий и являются выходом заданий узла формирования очереди заданий 23. In FIG. 3, an element of initial formation of a task 37, N input multiplexers 38, N N-OR 39 circuits, a sealing element of a task queue 40, N multiplexers 41 are indicated. Input 32 is an information node of the formation of a task queue 23 is the first group of inputs 42 of all information multiplexers 41 and inputs 43 information of all systems of N-OR circuits 39, input 5 of the operands of the job queuing unit 23 is the information inputs of all input multiplexers 38, the first input group of 6 commands of the job queuing unit 23 is the third load sing 44 inputs 42 information of all multiplexers 41, the second group by the input 45 of the number of required sections of the element of the initial formation of the task 37, the third group by the input 46 of the numbers of the first required section of the element of the initial formation of the task 37. The input 36 of the reset node of the formation of the queue of tasks 23 is the input of the reset of the seal element queues of tasks 40. Output 47 of the address of the element of initial formation of task 37 is formed of their N addresses and connected to inputs 48 of the address of all input multiplexers 38. Output 49 of the information element is initial of the formation of task 37 is formed from task tags and is the fourth group of inputs of 42 information of all multiplexers 41. Information outputs 50 of all input multiplexers 38 are formed from the operand of a new task and are the second group of inputs of 42 information of all multiplexers 38. Information outputs 51 of all N-OR circuits 39 are formed from the signs of employment of the job queue registers 24 and connected to the input 52 of the information element of the job queue seal 40. Output 53 of the address of the job queue seal element 40 forms is formed from N addresses and connected to the inputs 54 of the addresses of all multiplexers 41. The output 28 of the resolution element of the job queue compaction element 40 is generated from the N permission signals and is the output of the resolution of the job queue forming unit 23. The output 22 of the synchronous reset of the job queue compaction element 40 is formed of N + 1 signals of synchronous reset and is the output of the synchronous reset of the node forming the queue of tasks 23. The outputs 26 information of all multiplexers 41 are formed from N tasks and are the output of the tasks of the node forming among the tasks 23.

На фиг. 4 обозначены элемент анализа возможности вывода заданий 55, N выходных мультиплексоров 56. Первая группа входа 33 информационного узла вывода заданий 25 является первой группой входов 57 информационных всех выходных мультиплексоров 57, вторая группа входом 58 тэгов элемента анализа возможности вывода заданий 55. Вход 13 занятости узла вывода заданий 25 является входом занятости элемента анализа возможности вывода заданий 55. Выход 59 информационный элемента анализа возможности вывода заданий 55 формируется из N относительных номеров операндов, которые начнут обрабатываться в блоке центрального процессора 1 в следующем такте работы вычислительного устройства, и является второй группой входов 57 информационных всех выходных мультиплексоров 56. Выход 60 адреса элемента анализа возможности вывода заданий 55 формируется из N адресов и соединен с выходами 61 адреса всех выходных мультиплексоров 56. Выход 35 разрешения элемента анализа возможности вывода заданий 55 формируется из N сигналов разрешения и соединен с входами 62 разрешения всех выходных мультиплексоров 56 и является выходом сброса узла вывода заданий 25. Выходы 34 информационные всех выходных мультиплексоров 56 формируются из N заданий для N вычислительных секций блока центрального процесса 1 и являются выходом заданий узла вывода заданий 25. In FIG. 4, an element for analyzing the possibility of outputting tasks 55, N output multiplexers 56 is designated. The first group of input 33 of the information node for outputting tasks 25 is the first group of inputs 57 of information of all output multiplexers 57, the second group is the input 58 of tags for the element of analysis of the possibility of outputting tasks 55. Input 13 is busy node the output of tasks 25 is the employment input of the analysis element of the possibility of outputting tasks 55. Output 59 information element of the analysis of the possibility of outputting tasks 55 is formed from N relative operand numbers, which The first ones will be processed in the block of the central processor 1 in the next clock cycle of the computing device, and is the second group of inputs 57 of information of all output multiplexers 56. The output 60 of the address of the analysis element for the possibility of outputting tasks 55 is formed from N addresses and connected to outputs 61 of the addresses of all output multiplexers 56 The output 35 of the resolution element of the analysis of the possibility of outputting tasks 55 is formed from N resolution signals and is connected to the inputs 62 of the resolution of all output multiplexers 56 and is a reset output evil output of tasks 25. The information outputs 34 of all output multiplexers 56 are formed of N tasks for N computing sections of the central process unit 1 and are the output of tasks of the output node 25 of tasks.

Работа вычислительного устройства с раздельным микропрограммным управлением арифметико-логическими секциями (фиг. 1) заключается в выполнении последовательности поступающих в устройство команд над поступающими в устройство операндами. The operation of the computing device with separate microprogram control of the arithmetic-logical sections (Fig. 1) consists in executing a sequence of commands received by the device on operands arriving at the device.

На вход 5 операндов устройства подается входной операнд. Вход 5 операндов устройства состоит из N равных групп разрядности m по числу вычислительных секций в блоке центрального процессора 1. Блок центрального процессора 1 вычислительного устройства взят без изменений из состава модульного микропроцессора с микропрограммным управлением [1] Он содержит N идентичных по выполняемым функциям арифметико-логических вычислительных секций. Каждый из входов и выходов блока центрального процессора 1 состоит из N групп. Каждая группа входов и выходов блока центрального процессора 1 соединена с одной из N входящих в блок центрального процессора 1 вычислительных секций. Минимальная разрядность входного операнда равна разрядности m одной вычислительной секции, входящей в состав блока центрального процессора 1, а максимальная суммарной разрядности N вычислительных секций, т.е. m*N бит (в случае, когда разрядность входного операнда меньше максимальной разрядности операнда, входной операнд поступает в вычислительное устройство, прижатый к правому краю входа 5 операндов устройства (разрядной сетки). Не является существенным, как конкретно формируются поступающие в устройство операнды, поэтому соответствующие цепи и устройства не показаны. Каждый операнд поступает на вход 1 операндов устройства одновременно с командой, к которой он относится. The input operand is fed to the input of 5 operands of the device. The input 5 of the device operands consists of N equal groups of bits m in the number of computing sections in the block of the central processor 1. The block of the central processor 1 of the computing device is taken without changes from the structure of a modular microprocessor with microprogram control [1] It contains N arithmetic-logical functions that are identical computing sections. Each of the inputs and outputs of the block of the Central processor 1 consists of N groups. Each group of inputs and outputs of the block of the central processor 1 is connected to one of the N computing sections included in the block of the central processor 1. The minimum capacity of the input operand is equal to the capacity of m of one computing section, which is part of the block of the central processor 1, and the maximum total capacity of N computing sections, i.e. m * N bit (in the case when the bit capacity of the input operand is less than the maximum bit capacity of the operand, the input operand enters the computing device pressed to the right edge of the input 5 operands of the device (bit network). It is not significant how specifically the operands coming into the device are formed, therefore the corresponding circuits and devices are not shown, each operand enters the input 1 of the device operands simultaneously with the instruction to which it belongs.

Входные команды поступают в вычислительное устройство на вход 6 команд устройства. Не являются существенным, как конкретно формируются поступающие в устройство команды, поэтому соответствующие цепи и устройства не показаны. Каждая входящая в вычислительное устройство команда состоит из трех групп: группы кода операции команды; группы, определяющей количество арифметико-логических секций блока центрального процессора 1, требуемых для обработки относящегося к команде операнда; группы, определяющей номер первой арифметико-логической; секции, начиная с которой будет выделяться требуемое количество последовательно расположенных секций блока центрального процессора 1 для обработки относящегося к команде операнда. Разрядность группы кода операции команды выбирается исходя из размера системы команд конкретно реализуемого вычислительного устройства и равна Log2 от этого количества (ближайшему целому сверху от Log2 от этого количества в случае неравенства нулю дробной части Log2 от этого количества). Разрядность группы, определяющей количество арифметико-логических секций блока центрального процессора 1, требуемых для обработки относящегося к команде операнда, равна Log2 (N) (ближайшему целому сверху от Log2(N) в случае неравенства нулю дробной части Log2 (N)). Разрядность группы, определяющей номер первой арифметико-логической секции, начиная с которой будет выделяться требуемое количество секций блока центрального процессора 1 для обработки относящегося к команде операнда, равна Log2(N) (ближайшему целому сверху от Log2(N) в случае неравенства нулю дробной части Log2(N)). Input commands enter the computing device at the input of 6 device commands. It is not significant how specifically the commands arriving at the device are formed; therefore, the corresponding circuits and devices are not shown. Each command included in the computing device consists of three groups: groups of code for the operation of the command; a group that determines the number of arithmetic-logical sections of the block of the central processor 1 required to process the operand related to the command; the group defining the number of the first arithmetic-logical; sections, starting from which the required number of consecutive sections of the block of the central processor 1 will be allocated for processing the operand related to the command. The bit depth of the group of the command operation code is selected based on the size of the command system of the specifically implemented computing device and is equal to Log2 of this quantity (the nearest integer above Log2 of this quantity if the fractional part of Log2 does not equal zero to this quantity). The size of the group that determines the number of arithmetic-logical sections of the CPU unit 1 required to process the operand related to the command is Log2 (N) (the nearest integer above Log2 (N) if the fractional part of Log2 (N) does not equal zero). The size of the group that determines the number of the first arithmetic-logical section, starting from which the required number of sections of the CPU unit 1 will be allocated for processing the operand related to the command, is Log2 (N) (the nearest integer above Log2 (N) in the case of non-zero fractional part Log2 (N)).

На синхровход 7 устройства подаются синхроимпульсы от внешнего источника синхросигналов. Не является существенным, как конкретно формируются синхроимпульсы, поэтому соответствующие цепи и источник синхросигналов не показаны. On the clock input 7 of the device are clock pulses from an external source of clock signals. It is not significant how exactly the clock pulses are generated, therefore, the corresponding circuits and the clock source are not shown.

С входа операндов устройства новые операнды, входа команд устройства новые команды, синхровхода устройства синхроимпульсы поступают на вход 5 операндов, вход 6 команд, синхровход 7 блока формирования заданий для АЛУ 4, соответственно. From the input of device operands, new operands, input of device commands, new commands, device sync input, clock pulses are input to 5 operands, 6 command input, sync input 7 of the task formation block for ALU 4, respectively.

Внутри блока формирования заданий для АЛУ 4 существует очередь заданий, состоящая из N регистров очереди заданий. Каждый из регистров очереди заданий может содержать только одно задание. При этом каждое задание содержит в себе информацию о номерах вычислительных секций блока центрального процессора 1, необходимых для обработки входящего в это задание операнда. Формирование и постановка нового заданий в очередь заданий осуществляется только в случае появления в очереди заданий хотя бы одного свободного места. Новое задание составляется определенным образом из команды, поступающей на вход 6 команд блока формирования заданий для АЛУ 4 и операнда, относящегося к этой команде и поступающего на вход 5 операндов блока формирования заданий для АЛУ 4. О наличии в очереди заданий хотя бы одного свободного места сигнализирует появление логической "1" на одноразрядном выходе 22 блока формирования заданий для АЛУ 4, который является выходом управления устройства. Логическая "1" на одноразрядном выходе управления устройства используется как сигнал, разрешающий поступление в устройство очередной команды с относящимся к ней операндом. Не является существенным, куда конкретно подается сигнал с выхода управления устройства, поэтому соответствующие цепи и устройства не показаны. Inside the task generation unit for ALU 4, there is a task queue consisting of N registers of the task queue. Each of the job queue registers can contain only one job. Moreover, each task contains information on the numbers of the computing sections of the block of the central processor 1, necessary for processing the operand included in this task. The formation and placing of new tasks in the task queue is carried out only if at least one free space appears in the task queue. A new task is compiled in a certain way from the command received at the input of 6 commands of the task formation block for ALU 4 and the operand related to this command and received at the input of 5 operands of the task formation block for ALU 4. The presence of at least one free place in the task queue signals the appearance of a logical "1" at the single-bit output 22 of the task formation unit for ALU 4, which is the control output of the device. Logical "1" at the single-bit control output of the device is used as a signal allowing the next command to be received with the operand related to it. It is not significant where exactly the signal from the control output of the device is supplied, so the corresponding circuits and devices are not shown.

Для выдачи заданий из очереди заданий на выполнение в АЛУ необходимо, чтобы в блоке центрального процессора 1 были бы свободными в следующем такте работы вычислительного устройства те арифметико-логические секции, которые потребуются для выполнения заданий из очереди заданий, не перекрывающихся по требуемым им вычислительным секциям (приоритет выполнения задания определяется местоположением этого задания в очереди заданий относительно ее начала)). О занятости в следующем такте работы вычислительного устройства арифметико-логических секций блока центрального процессора 1, на вход 13 занятости блока формирования заданий для АЛУ 4 поступают сигналы со вторых групп выходов 11 признаков всех блоков микропрограммного управления 2 (от каждого из N блоков микропрограммного управления 2 поступает одноразрядный сигнал о занятости (логическая "1")) в следующем такте работы вычислительного устройства управляемой им арифметико-логической секции в блоке центрального процессора 1). To issue tasks from the task queue for execution in ALU, it is necessary that in the block of the central processor 1 the arithmetic-logical sections that would be required to complete tasks from the task queue that do not overlap the computing sections required by them be free in the next cycle of the computing device ( the priority of the task is determined by the location of this task in the task queue relative to its beginning)). About the employment in the next clock cycle of the computing device of the arithmetic-logical sections of the central processor unit 1, signals from the second output groups of 11 signs of all microprogram control units 2 are received at the input 13 of the employment of the task formation unit for ALU 4 (from each of the N blocks of microprogram control 2 one-bit signal about employment (logical "1")) in the next clock cycle of the computing device of the arithmetic-logical section controlled by it in the central processor unit 1).

На основе информации о занятости вычислительных секций в следующем такте работы вычислительного устройства и информации о требуемых вычислительных секциях заданиям, находящимся в очереди заданий (обработка операнда одного задания для АЛУ может потребовать от одной до N вычислительных секций, в зависимости от формата этого операнда), в блоке формирования заданий для АЛУ 4 принимается решение о выдаче заданий на выполнение в АЛУ. При этом для каждой из вычислительных секций, которые будут заняты в следующем такте работы вычислительного устройства выдаваемыми заданиями, формируется свое секционное задание. Каждое секционное задание состоит из трех составляющих: секционного операнда, секционного кода операции команды, секционного признака. Разрядность секционного операнда равна разрядности одной вычислительной секции m. Разрядность секционного кода операции команды повторяет разрядность группы операции поступающей в вычислительное устройство команды. Разрядность секционного признака равна Log2(N) (ближайшему целому сверху от Log2(N) в случае неравенства нулю дробной части Log2(N). Секционные операнды с выхода 18 операндов блока формирования заданий для АЛУ 4 поступают через вход операндов блока центрального процессора 1 на требуемые для их обработки арифметико-логические секции. Одновременно с этим секционные коды операций команд с выхода 19 команд блока формирования заданий для АЛУ 4 поступают на входы 20 команд соответствующих блоков микропрограммного управления 2. В то же время секционные признаки с выхода 21 признаков блока формирования заданий для АЛУ 4 поступают на вторые группы входов 10 признаков соответствующих блоков микропрограммного управления 2. Based on the information about the occupation of the computing sections in the next clock cycle of the computing device and the information about the required computing sections for jobs in the job queue (processing the operand of one job for ALU may require from one to N computational sections, depending on the format of this operand), the task formation unit for ALU 4 makes a decision on the issuance of tasks for execution in ALU. At the same time, for each of the computing sections that will be occupied in the next clock cycle of the computing device with issued tasks, a sectional task is formed. Each sectional task consists of three components: a sectional operand, a sectional instruction operation code, a sectional attribute. The width of the sectional operand is equal to the width of one computing section m. The bit depth of the instruction operation section code repeats the bit depth of the operation group of the instruction arriving at the computing device. The width of the sectional feature is Log2 (N) (the nearest integer above Log2 (N) in case the fractional part of Log2 (N) is not equal to zero. Sectional operands from the output of 18 operands of the job forming unit for ALU 4 are received through the input of the operands of central processor unit 1 to the required arithmetic-logical sections are used for their processing .. At the same time, sectional instruction codes of commands from the output of 19 commands of the task formation unit for ALU 4 are received at the inputs of 20 commands of the corresponding microprogram control units 2. At the same time, sectional prizes naki from the output of 21 signs of the task formation block for the ALU 4 go to the second group of inputs 10 signs of the corresponding blocks of the microprogram control 2.

Каждый из N блоков микропрограммного управления 2 работает независимо от остальных N-1 блоков микропрограммного управления 2, входящих в модульное вычислительное устройство, и независимо осуществляет микропрограммное управления относящейся к нему арифметико-логической секцией в составе блока центрального процессора 1, при этом конкретная реализация блоков микропрограммного управления 2 не является существенной [2]
В процессе микропрограммного управления работой вычислительного устройства секционные коды операций команд, поступившие на входы 20 команд соответствующих блоков микропрограммного управления 2, преобразуются в этих блоках в адреса первых микрокоманд, определяющих начала последовательностей микрокоманд, выполнение которых приведет к выполнению поступивших в соответствующие блоки микропрограммного управления 2 секционных кодов операций команд. Затем адреса первых микрокоманд, в общем случае текущих, поступают через выходы 14 адреса микрокоманд соответствующих блоков микропрограммного управления 2 на вход адресов микрокоманд блока N-портовой постоянной памяти микропрограмм 3.Each of the N blocks of microprogram control 2 operates independently of the remaining N-1 blocks of microprogram control 2 included in the modular computing device, and independently performs microprogram control of the arithmetic-logical section related to it as part of the block of the central processor 1, while the concrete implementation of the blocks of microprogram Management 2 is not significant [2]
In the process of microprogram control of the operation of the computing device, sectional instruction codes of the commands received at the inputs of 20 commands of the corresponding blocks of microprogram control 2 are converted in these blocks to the addresses of the first microcommands, which determine the beginning of the sequences of microcommands, the execution of which will lead to the execution of 2 sectional microcontrols received in the corresponding microprogram control blocks command operation codes. Then the addresses of the first microcommands, in the current general case, are received through the outputs 14 of the addresses of the microcommands of the corresponding microprogram control units 2 to the input of the addresses of the microcommands of the N-port read-only memory of the microprograms 3.

Блок N-портовой постоянной памяти микропрограмм 3 вычислительного устройства содержит память микропрограмм, полностью повторяющую память микропрограмм блока постоянной памяти микропрограмм модульного микропроцессора с микропрограммным управлением [1] Число входных портов в блоке N-портовой постоянной памяти микропрограмм 3 равно N, что позволяет всем блокам микропрограммного управления 2 независимо друг от друга обращаться к памяти микропрограмм блока N-портовой постоянной памяти микропрограмм 3 без возникновения конфликтных ситуаций между ними. При этом разрядность каждого из входных портов блока N-портовой постоянной памяти микропрограмм 3 совпадает с разрядностью единственного входного порта в блоке постоянной памяти микропрограмм модульного микропроцессора с микропрограммным управлением [1] Через каждый из N регистров микрокоманд блока N-портовой постоянной памяти микропрограмм 3, разрядность каждого из которых совпадает с разрядностью единственного регистра микрокоманд блока постоянной памяти микропрограмм модульного микропроцессора с микропрограммным управлением [1] осуществляется независимая настройка каждой из N арифметико-логических секций, входящих в состав блока центрального процессора 1, на выполнение своей микрокоманды. Через каждый из N портов выхода управления адресом блока N-портовой постоянной памяти микропрограмм 3, разрядность каждого из которых совпадает с разрядностью единственного выхода управления адресом блока постоянной памяти микропрограмм модульного микропроцессора с микропрограммным управлением [1] осуществляется независимая передача признаков управления адресом N блокам микропрограммного управления [2] Конкретная реализация блока N-портовой постоянной памяти микропрограмм 3 не является существенной [3, 4]
В блоке N-портовой постоянной памяти микропрограмм 3 происходит преобразование адресов текущих микропрограмм в адресуемые ими текущие микропрограммы и информацию для формирования адресов следующих микрокоманд, в рамках выполнения поступивших в соответствующие блоки микропрограммного управления 2 секционных кодов операций команд. Микрокоманды через выход 15 микроопераций блока N-портовой постоянной памяти микропрограмм 3 поступают через вход микроопераций блока центрального процессора 1 на соответствующие вычислительные секции. Одновременно с этим с первых групп выходов 11 признаков соответствующих блоков микропрограммного управления 2 на вход 12 признаков блока центрального процессора 1 поступают признаки, однозначно настраивающие соответствующие вычислительные секции на реализацию конкретных микрокоманд. Совместно с информацией для формирования адресов, поступающей с выхода 16 управления адресом блока N-портовой постоянной памяти микропрограмм 3 на входы 17 управления адресом соответствующих блоков микропрограммного управления 2, в процессе выработки адресов следующих микроопераций (в рамках выполнения текущих секционных кодов операций команд) участвуют также признаки, поступающие от соответствующих вычислительных секций (после выполнения ими текущих микрокоманд) с выхода 9 признаков блока центрального процессора 1 на первые группы входов 10 признаков соответствующих блоков микропрограммного управления 2. Процесс в рамках каждого из N блоков микропрограммного управления 2 повторяется до тех пор, пока не будут выполнены все микрокоманды, выполнение которых определяет выполнение поступившего в этот блок микропрограммного управления 2 секционного коды операции команды.The N-port read-only microprogram memory module 3 of the computing device contains a microprogram memory that completely repeats the microprogram memory of the modular microprocessor microprocessor read-only microprocessor memory module [1] The number of input ports in the N-port read-only microprogram memory unit 3 is N, which allows all microprogram blocks control 2 independently access the firmware memory block N-port read-only memory firmware 3 without conflict between them. In this case, the width of each of the input ports of the N-port read-only memory block of microprograms 3 coincides with the width of the only input port in the read-only memory block of the microprograms of the modular microprocessor with microprogram control [1] Through each of the N registers of microcommands of the N-port read-only memory of microprograms 3, the width each of which coincides with the capacity of a single register of microcommands of a block of read-only memory of microprograms of a modular microprocessor with microprogram control [1] there is an independent adjustment of each of the N arithmetic-logical sections included in the block of the central processor 1 to execute its own micro-command. Through each of the N ports of the output address control block of the N-port read-only memory of microprograms 3, the bit depth of each of which coincides with the length of the single output control address of the address of the read-only memory block of the microprocessor module with microprogram control [1], the characteristics of address control N are transmitted independently to the microprogram control units [2] The specific implementation of the N-port read-only memory unit 3 is not essential [3, 4]
In the N-port permanent microprogram memory block 3, the addresses of the current microprograms are converted to the current microprograms addressed to them and information is generated to form the addresses of the following microcommands as part of the execution of 2 sectional operation codes of commands received in the corresponding microprogram control units. Microinstructions through the output of 15 microoperations of the block N-port constant memory of microprograms 3 are received through the input of microoperations of the block of the central processor 1 to the corresponding computing sections. At the same time, from the first groups of outputs 11 of the signs of the corresponding microprogram control units 2, the signs of the central processor unit 1 input 12 signs that uniquely configure the corresponding computing sections to implement specific microcommands. Together with the information for the formation of addresses coming from the output 16 of the address control unit of the N-port constant memory of the microprograms 3 to the inputs 17 of the address control of the corresponding blocks of the microprogram control 2, in the process of generating the addresses of the following microoperations (as part of the execution of the current sectional codes of operations of commands) signs coming from the corresponding computing sections (after they execute the current microcommands) from the output of 9 signs of the block of the central processor 1 to the first input groups 10 s microprogram control characteristics of the respective blocks 2. The process in each of the N blocks 2 microprogram control is repeated until, until all microinstructions are fulfilled, the fulfillment of which defines the execution of this incoming microprogram control unit 2 commands operation sectional codes.

На выход данных устройства поступают операнды с выхода 8 данных блока центрального процессора 1. Не является существенным, куда конкретно затем поступают выходные данные, поэтому соответствующие цепи и устройства не показаны. The data output of the device receives the operands from the output 8 of the data of the central processor unit 1. It is not significant where exactly the output data then goes; therefore, the corresponding circuits and devices are not shown.

Работа блока формирования заданий для АЛУ 4 (фиг. 2) заключается в определении наличия свободного места в очереди заданий, формировании заданий из впервые поступающих в вычислительное устройство команд с относящимися к ним операндами, постановке сформированных новых заданий в очередь заданий, продвижении заданий по очереди заданий, выделении для обработки операнда, входящего в состав первого в очереди задания, требуемы для его обработки вычислительных секций, а также выяснения возможности одновременной обработки нескольких операндов, относящихся к разным, не перекрывающимся по требуемым им вычислительным секциям, заданиям. The work of the task formation unit for ALU 4 (Fig. 2) consists in determining the availability of free space in the task queue, generating tasks from the first commands arriving at the computing device with the operands related to them, placing new tasks in the task queue, promoting tasks in turn , allocation for processing of the operand, which is part of the first tasks in the queue, are required for its processing of computing sections, as well as finding out the possibility of processing several operands simultaneously, about related to different tasks that do not overlap in the required computing sections.

Блок формирования заданий для АЛУ 4 содержит очередь заданий, выполненную из N регистрах очереди заданий 24. Каждое задание из очереди заданий содержит в своем составе: операнд, код операции команды, тэги. Операнд задания имеет разрядность, равную максимальную формату операнда, который мог быть единовременно обработан в конкретной реализации вычислительного устройства (N*m бит). Операнд, в свою очередь, подразделяется на N равны групп разрядности m по числу вычислительных секций в блоке центрального процессора 1. Разрядность кода операции команды задания равна разрядности группы кода операции входящей в вычислительное устройство команды. Тэги задания имеют разрядность N бит (в рамках задания каждый из битов тэгов ответственен за одну из групп операнда). Присутствие в разряде тэгов логической "1" говорит о том, что соответствующая этому разряду группа в операнде занята операндом или его частью, если разрядность этого операнда превышает разрядность одной вычислительной секции m. The task generation unit for ALU 4 contains a task queue made of N registers of task queue 24. Each task from the task queue contains: operand, command operation code, tags. The job operand has a width equal to the maximum format of the operand, which could be processed simultaneously in a specific implementation of a computing device (N * m bits). The operand, in turn, is divided into N equal groups of bits of m by the number of computing sections in the unit of the central processor 1. The capacity of the operation command code of the job is equal to the capacity of the operation code group of the instruction included in the computing device. Job tags are N bits wide (within the job, each tag bit is responsible for one of the operand groups). The presence of logical “1” in the category of tags indicates that the group corresponding to this category in the operand is occupied by the operand or its part if the capacity of this operand exceeds the capacity of one computing section m.

Первая группа выхода 32 информационного одного регистра очереди заданий 24 является операндом задания, записанного в этом регистре. Вторая группа выхода 31 информационного одного регистра очереди заданий 24 является кодом операции команды задания, записанного в этом регистре. Третья группа выхода 31 информационного одного регистра очереди заданий 24 является тэгами задания, записанного в этом регистре. The first group of output 32 of the information of one register of the job queue 24 is the operand of the job recorded in this register. The second group of the output 31 of the information of one register of the job queue 24 is the operation code of the job command recorded in this register. The third group of output 31 of the information of one register of the job queue 24 is the tags of the job recorded in this register.

С выходов 31 информационных всех регистров очереди заданий 24 N заданий поступают на вход 33 информационный узла вывода заданий 25. Одновременно с этим на вход занятости узла вывода заданий 25 с входа 13 занятости блока формирования заданий для АЛУ 4 поступают N Одноразрядных сигналов о занятости в следующем такте работы вычислительного устройства N арифметико-логических секций блока центрального процессора 1. From the outputs of 31 information of all registers of the job queue, 24 N tasks are sent to the input 33 of the information node of the output of tasks 25. At the same time, N Single-digit signals about employment in the next clock cycle are received at the input of the employment of the node of the output of tasks 25 from the input 13 of the employment of the unit for forming tasks for the ALU 4 the operation of the computing device N arithmetic-logical sections of the block of the Central processor 1.

Работа узла вывода заданий 25 (фиг. 4) заключается в анализе занятости N арифметико-логических секций в следующем такте работы вычислительного устройства, генерации и выдаче на выполнение до N секционных заданий одновременно, в зависимости от требуемых заданиям из очереди заданий вычислительных секций. The operation of the task output node 25 (Fig. 4) consists in analyzing the occupancy of N arithmetic-logical sections in the next clock cycle of the computing device, generating and issuing up to N section tasks at the same time, depending on the tasks required from the task queue of the computing sections.

C входа 33 информационного узла вывода заданий 25 тэги N заданий поступают на вход 58 тэгов элемента анализа возможности вывода заданий 55. С входа 13 занятости вывода заданий 25 N одноразрядных сигналов о занятости N вычислительных секций в следующем такте работы вычислительного устройства поступают на вход занятости элемента анализа возможности вывода заданий 55 (при этом присутствие логической "1" в соответствующем бите говорит о занятости соответствующей вычислительной секции в следующем такте работы вычислительного устройства). В элементе анализа возможности вывода заданий 55 происходит определение множества заданий, которые могут быть выданы на выполнение из очереди заданий в следующем такте работы вычислительного устройства. From input 33 of the information node for outputting tasks, 25 tags of N tasks go to input 58 of tags of the analysis element for the possibility of outputting tasks 55. From input 13 of busy output of tasks 25 N one-bit signals about busy N computing sections in the next clock cycle of the computing device go to the input of busy analysis element the possibility of outputting tasks 55 (in this case, the presence of logical “1” in the corresponding bit indicates the occupancy of the corresponding computing section in the next clock cycle of the computing device). In the analysis element of the possibility of outputting tasks 55, a set of tasks is determined that can be issued for execution from the task queue in the next clock cycle of the computing device.

Выход 59 информационный элемента анализа возможности вывода заданий 55 состоит из N относительных номеров групп операндов, выдаваемых на обработку в АЛУ в следующем такте работы вычислительного устройства. Разрядность относительного номера группы операнда равна Log2(N) (ближайшему целому сверху от Log2(N) в случае неравенства нулю дробной части Log2 (N). Наличие относительных номеров групп операндов внутри операндов необходимо при единовременной обработке операнда, разрядность которого превышает разрядность одной вычислительной секции m. Операнды, коды операций команд N заданий с входа 33 информационного узла вывода заданий 25, N групп выхода 59 информационного элемента анализа возможности вывода заданий 55 поступают на входы 57 информационные всех выходных мультиплексоров 56.Причем, на 1-ую группу входа информационного j-го выходного мультиплексора 56 поступают: j-ая группа j-го операнда из N заданий; i-ый код операции команды из N заданий; i-ая группа выхода 59 информационного элемента анализа возможности вывода заданий 55. В результате этого, с выхода j-ого выходного мультиплексора 56 снимается секционное задание для j-ой вычислительной секции блока центрального процессора 1, которое, в принципе, может быть сформировано из: j-ой группы любого операнда из N заданий; любого кода операции команды из N заданий; любой группы выхода 59 информационного элемента анализа возможности вывода заданий 55. The output 59 of the information element of the analysis of the possibility of outputting tasks 55 consists of N relative numbers of groups of operands issued for processing in the ALU in the next clock cycle of the computing device. The width of the relative number of the operand group is Log2 (N) (the nearest integer above Log2 (N) if the fractional part of Log2 (N) is not equal to zero. The presence of relative numbers of the groups of operands inside the operands is necessary for simultaneous processing of the operand whose bit capacity exceeds the capacity of one computing section m. Operands, operation codes of commands of N tasks from input 33 of information node of task output 25, N groups of output 59 of information element of analysis of possibility of output of tasks 55 go to inputs 57 information of all one of the multiplexers 56. Moreover, the 1st input group of the information j-th output multiplexer 56 receives: the j-th group of the j-th operand of N jobs; the i-th operation code of the command from N jobs; the i-th output group of 59 information element of analysis of the possibility of outputting tasks 55. As a result, the sectional task for the jth computing section of the block of the central processor 1 is removed from the output of the jth output multiplexer 56, which, in principle, can be formed from: the jth group of any operand from N tasks any command operation code from N tasks; any output group 59 of the information element of the analysis of the possibility of output tasks 55.

С выхода 60 адреса элемента анализа возможности вывода заданий 55 N адресов, задающие выдаваемые секционные задания, поступают на входы 61 адреса всех выходных мультиплексоров 56. Разрядность входа 61 адреса одного выходного мультиплексора 56 равна Log2 (N)(ближайшему целому сверху от Log2(N) в случае неравенства нулю дробной части Log2(N). С выхода 35 разрешения элемента анализа возможности вывода заданий 55 N одноразрядных сигналов разрешения поступают на входы разрешения всех выходных мультиплексоров 56 и на выход сброса узла вывода заданий 25, рассматриваемые уже как информация о заданиях, которые начнут выполняться в А У в следующем такте работы вычислительного устройства. From output 60 of the address of the analysis element, the possibility of outputting tasks of 55 N addresses defining the issued sectional tasks is supplied to the inputs 61 of the addresses of all output multiplexers 56. The width of the input 61 of the address of one output multiplexer 56 is Log2 (N) (the nearest integer above Log2 (N) in case the fractional part of Log2 (N) is not equal to zero. From the output 35 of the resolution element for the analysis of the possibility of outputting tasks, 55 N single-bit resolution signals go to the resolution inputs of all output multiplexers 56 and to the reset output of the output node 25, already known as information about tasks that will begin to be performed in AU in the next step of the computing device.

Секционные задания для N вычислительных секций блока центрального процессора 1 поступают с выходов 34 информационных всех выходных мультиплексоров 56 на выход заданий узла вывода заданий 25. С выхода 34 заданий узла вывода заданий 25 секционные задания поступают, разделяясь, на выход 18 операндов, выход 19 команд, выход 21 признаков блока формирования заданий для АЛУ 4. Sectional tasks for N computing sections of the block of the central processor 1 are supplied from the outputs 34 of the information of all output multiplexers 56 to the output of the tasks of the output node of tasks 25. From the output of 34 tasks of the output node of the tasks 25 section tasks are received, being divided, to the output of 18 operands, the output of 19 commands, output of 21 signs of the task formation unit for ALU 4.

Задания, которые начнут выполняться в АЛУ в следующем такте работы вычислительного устройства, должны после выдачи их на выполнение быть удалены из очереди заданий. С выхода 35 сброса узла вывода заданий 25 информация о заданиях, которые начнут выполняться в АЛУ в следующем такте работы вычислительного устройства, поступает на вход 36 сброса узла формирования очереди заданий 23 (наличие логической "1" в бите, ответственном за задание из соответствующего регистра очереди заданий 24 означает, что это задание начнет выполняться в АЛУ в следующем такте работы вычислительного устройства)). Tasks that will begin to be performed in ALU in the next cycle of the computing device should be removed from the task queue after being issued for execution. From output 35 of resetting the node for outputting tasks 25, information about tasks that will begin to be executed in the ALU in the next clock cycle of the computing device is fed to input 36 of the reset of the node forming the job queue 23 (the presence of logical "1" in the bit responsible for the job from the corresponding queue register of tasks 24 means that this task will begin to be performed in ALU in the next cycle of the computing device)).

С выходов 31 информационных со 2 по N-ый регистров очереди заданий 24 задания поступают также на вход 32 информационный узла формирования очереди заданий 23, (поступление в узел формирования очереди заданий 23 задания из первого регистра очереди заданий 24 не требуется, поскольку его нет необходимости перемещать по направлению к началу очереди заданий). From the outputs of 31 information from the 2nd to the Nth registers of the task queue, 24 tasks are also input 32 to the information node of the formation of the task queue 23, (entering the node of the formation of the queue of tasks 23 tasks from the first register of the task queue 24 is not necessary, since it does not need to be moved towards the beginning of the job queue).

Работа узла формирования очереди заданий 23 (фиг. 3) заключается в анализе текущего состояния очереди заданий, формировании заданий из впервые поступающих в вычислительное устройство команд с относящимися к ним операндами, выработке управляющих сигналов, согласно которым происходит движение заданий по очереди заданий. The operation of the node forming the task queue 23 (Fig. 3) consists in analyzing the current state of the task queue, generating tasks from the first commands arriving at the computing device with the operands related to them, and generating control signals according to which the tasks move in the task queue.

С входа 32 информационного узла формирования очереди заданий 23 тэги N заданий поступают на входы 43 информационные всех схем N-ИЛИ 39. В каждой из N-ИЛИ 39 осуществляется проверка тэгов задания из соответствующего регистра очереди заданий 24 на ненулевое состояние и вырабатывается одноразрядной признак занятости соответствующего регистра очереди заданий 24 на выходе 51 информационном соответствующей схемы N-ИЛИ 39 (при этом присутствие логической "1" в соответствующем бите говорит о занятости соответствующего регистра очереди заданий 24). С выходов 51 информационных всех схем N-ИЛИ 39 N одноразрядных признаков занятости всех регистров очереди заданий 24 поступают на N-разрядный вход 52 информационный элемента уплотнения очереди заданий 40. С выхода 36 сброса узла формирования очереди заданий 23 информация, о выбранных узлом вывода заданий 25 заданиях из очереди заданий для выполнения в АЛУ, поступает на N-разрядный вход сброса элемента уплотнения очереди заданий 40. Таким образом, в элементе уплотнения очереди заданий 40 имеется полная информация о текущем состоянии измененной очереди заданий и имеется возможность (при наличии в измененной очереди хотя бы одного свободного места) уплотнить измененную очередь заданий и/или добавить в измененную очередь новое задание. From the input 32 of the information node for forming the task queue 23 tags of N tasks are received at the information inputs 43 of all N-OR 39 circuits. In each of the N-OR 39 the tags of the task from the corresponding register of the task queue 24 are checked for a non-zero state and a one-bit sign of employment of the corresponding register of the job queue 24 at the output 51 of the information of the corresponding N-OR circuit 39 (the presence of a logical "1" in the corresponding bit indicates the employment of the corresponding register of the job queue 24). From the outputs 51 of the information of all N-OR circuits, 39 N one-bit signs of occupancy of all the registers of the job queue 24 are received at the N-bit input 52 of the information element of the seal of the job queue 40. From the output 36 of the reset of the node forming the queue of jobs 23 information about the selected node 25 jobs from the job queue for execution in ALU, is fed to the N-bit input of the reset element of the seal of the job queue 40. Thus, the seal element of the job queue 40 has complete information about the current state of the changed ocher and tasks and it is possible (if the modified line of at least one free space) to seal the modified job queue and / or add to the changed all new job.

Выработка элементом уплотнения очереди заданий 40 N+1-огно сигнала синхронного сброса, равного логической "1", соответствует факту наличия в измененной очереди заданий хотя бы одного свободного места. С выхода 22 синхронного сброса элемента уплотнения очереди заданий 40 N+1 одноразрядных сигналов синхронного сброса поступают на выход синхронного сброса узла формирования очереди заданий 23. Таким образом, еще до начала процесса уплотнения измененной очереди заданий с выхода 22 синхронного сброса узла формирования очереди заданий 23 (фиг. 2) N+1-ый сигнал поступает на выход блока формирования заданий для АЛУ 4, а с него (фиг. 1) на выход управления устройства, что вызывает появление новой команды через вход 6 команд устройства на входе команд блока формирования заданий для АЛУ 4 с относящимся к ней операндом, поступающим через вход 5 операндов устройства на вход операндов блока формирования заданий для АЛУ 4. С входа 6 команд, входа 5 операндов блока формирования заданий для АЛУ 4 новая команда с относящимся к ней операндом (фиг. 2) поступает на вход команд, вход операндов узла формирования очереди заданий 23, соответственно, и в узле формирования очереди заданий 3 начинается процесс преобразования новой команды с относящимся к ней операндом в новое задание. The generation by the sealing element of the job queue 40 of the N + 1-fire synchronous reset signal equal to the logical "1" corresponds to the fact that there is at least one free space in the changed job queue. From the output 22 of the synchronous reset of the seal element of the job queue, 40 N + 1 single-bit synchronous reset signals are output to the output of the synchronous reset of the node for forming the job queue 23. Thus, before the start of the process of compaction of the changed queue of jobs from the output 22 of the synchronous reset of the node for forming the queue of jobs 23 ( Fig. 2) N + 1st signal is fed to the output of the task formation unit for ALU 4, and from it (Fig. 1) to the control output of the device, which causes a new command to appear through the input of 6 commands of the device at the input of the block commands generating tasks for ALU 4 with the operand related to it, coming through the input of 5 device operands to the input of the operands of the task forming unit for ALU 4. From the input of 6 commands, input 5 operands of the task forming unit for ALU 4, a new command with the operand related to it (Fig. .2) it enters the instruction input, the operand input of the job queuing unit 23, respectively, and in the job queuing unit 3, the process of converting a new command with the operand relating to it to a new job begins.

Операнд, впервые поступающий с входа 5 операндов узла формирования очереди заданий 23 (фиг. 3), подается на входы информационные всех входных мультиплексоров 38. Вторая группа команды, определяющая количество арифметико-логических секций, требуемое для обработки относящегося к команде операнда и третья группа команды, определяющая номер первой арифметико-логической секции, начиная с которой будет выделяться требуемое количество секций для обработки относящегося к команде операнда, подаются с входа 6 команд узла формирования очереди заданий 23 на вход 45 числа требуемых секций и вход 46 номера первой требуемой секции элемента начального формирования задания 37, соответственно. Прохождение нового операнда через N входных мультиплексоров 38 осуществляется под управлением N адресов, поступающих с выхода 47 адреса элемента начального формирования задания 37 на соответствующие входы 48 адреса N входных мультиплексоров 38. Разрядность входа 48 адреса одного входного мультиплексора 38 равна Log2(N) (ближайшему целому сверху от Log2(N) в случае неравенства нулю дробной части Log2(N)). В результате прохождения через входные мультиплексоры 38, новый операнд, изначально прижатый к правому краю разрядной сетки, располагается в тех группах операнда задания, которые соответствуют требуемым для обработки этого операнда вычислительным секциям блока центрального процессора 1. В тэгах формируемого нового задания, поступающего с выхода 49 информационного элемента начального формирования задания 37, содержится информация о размещении нового операнда по группам операнда нового задания (присутствие в разряде тэгов логической "1" говорит о том, что соответствующая этому разряду группа операнда занята операндом или его частью, если разрядность этого операнда превышает разрядность одной вычислительной секции m). The operand, coming from the input of 5 operands of the job queuing unit 23 (Fig. 3) for the first time, is fed to the information inputs of all input multiplexers 38. The second group of the command, which determines the number of arithmetic-logical sections required to process the operand related to the command, and the third group of the command , which determines the number of the first arithmetic-logical section, starting from which the required number of sections will be allocated for processing the operand related to the command, 6 commands of the queuing unit are given from the input 23 minutes at the input 45 the number of required sections and numbers of the first input 46 of a desired initial formation section reference member 37, respectively. The passage of the new operand through the N input multiplexers 38 is controlled by N addresses coming from the output 47 of the address of the element of initial formation of the task 37 to the corresponding inputs 48 of the address of the N input multiplexers 38. The width of the input 48 of the address of one input multiplexer 38 is Log2 (N) (the nearest integer above Log2 (N) in the case of non-zero fractional part of Log2 (N)). As a result of passing through the input multiplexers 38, the new operand, initially pressed to the right edge of the bit grid, is located in those groups of the operand of the job that correspond to the computing sections of the CPU unit 1 required for processing this operand. In the tags of the generated new job coming from output 49 information element of the initial formation of task 37, contains information about the placement of the new operand in the operand groups of the new task (the presence in the category of tags of logical "1" g Ancien Régime signaled a that corresponds to this category of group operand operand or a busy part, if the bit of the operand exceeds the capacity of one computing section m).

С выходов 50 информационных всех входных мультиплексоров 38 снимается расположенный напротив требуемых для его обработки вычислительных секций новый операнд, который соединяясь с кодом операции команды, которым является первая группа входа 6 команд узла формирования очереди заданий 23, и тэгами, поступающим с выхода 49 информационного элемента начального формирования задания 37, образует новое задание. A new operand is located opposite the information outputs 50 of all input multiplexers 38, located opposite the computer sections required for its processing, which is connected to the command operation code, which is the first group of input 6 of the command node of the job queuing unit 23, and the tags coming from the output 49 of the initial information element the formation of task 37, forms a new task.

Задания для АЛУ из регистров очереди заданий 24 со 2 по N-ый с входа 32 информационного узла формирования очереди заданий 23 одновременно с новым заданием поступают на входу 42 информационные всех мультиплексоров 41. С выхода 53 адреса элемента уплотнения очереди заданий 40 N адресов поступают на входы 54 адреса всех мультиплексоров 41, задавая тем самым перемещения заданий по очереди заданий. Разрядность входа 54 адреса одного мультиплексора 41 равна Log2(N) (ближайшему целому сверху от Log2(N) в случае неравенства нулю дробной части Log2(N)). N одноразрядных сигналов разрешения поступают с выхода 28 разрешения элемента уплотнения очереди заданий 40 на выход разрешения узла формирования очереди заданий 23. Задания уплотненной очереди заданий поступают с выходов 26 информационных всех мультиплексоров 41 на выход заданий узла формирования очереди заданий 23. Tasks for ALU from the job queue registers 24 from the 2nd to the 32nd from the input 32 of the information node of the job queue generation 23 simultaneously with the new task are received at the input 42 information of all multiplexers 41. From the output 53 of the address of the compression element of the job queue, 40 N addresses go to the inputs 54 addresses of all multiplexers 41, thereby setting the movement of jobs in turn jobs. The width of the input 54 of the address of one multiplexer 41 is equal to Log2 (N) (the nearest integer above Log2 (N) if the fractional part of Log2 (N) does not equal zero). N one-bit permission signals are received from the output 28 of the resolution element of the job queue compaction element 40 to the output of the permission of the job queue forming unit 23. The tasks of the compressed job queue are received from the outputs 26 of all information multiplexers 41 to the output of the tasks of the job queuing unit 23.

С выхода 26 заданий узла формирования очереди заданий 28 (фиг. 2) задания поступают на входы 27 информационные соответствующих регистров очереди заданий 24. Запись заданий уплотненной очереди заданий в регистры очереди заданий 24 обеспечивается присутствием логических "1" на одноразрядных входах 29 разрешения соответствующих регистров очереди заданий 24, поступающих с N-разрядного выхода 28 разрешения узла формирования очереди заданий 23. From the output of 26 tasks of the node forming the task queue 28 (Fig. 2), the tasks are sent to the information inputs 27 of the corresponding registers of the task queue 24. The recording of tasks of the compacted queue of tasks in the registers of the task queue 24 is ensured by the presence of logical "1" on the single-bit inputs 29 of the resolution of the corresponding queue registers tasks 24 coming from the N-bit output 28 resolution node forming a queue of tasks 23.

Для обеспечения корректного содержимого очереди заданий необходимо сбросить в нулевое состояние те регистры очереди заданий 24, которые не были модифицированы в процессе уплотнения очереди и записи в очередь нового задания и не находясь в нулевом состоянии остались за логическим окончанием уплотненной очереди. N одноразрядных сигналов сброса поступают с выхода 22 синхронного сброса узла формирования очереди заданий 213 на одноразрядные входы 30 сброса соответствующих регистров очереди заданий 24. To ensure the correct contents of the job queue, it is necessary to reset to the zero state those registers of the job queue 24 that were not modified during the process of summarizing the queue and writing to the queue of the new job and not being in the zero state remained behind the logical end of the compacted queue. N one-bit reset signals are received from the output 22 of the synchronous reset of the node forming the job queue 213 to the single-bit inputs 30 of the reset of the corresponding registers of the job queue 24.

Все операции по записи заданий в соответствующие регистры очереди заданий 24, а также сброс соответствующих регистров очереди заданий 24, осуществляются с приходом разрешающего уровня синхроимпульса с синхровхода 7 блока формирования заданий для АЛУ 4 на cинхровходы всех регистров очереди заданий 24. All operations for writing tasks to the corresponding registers of task queue 24, as well as resetting the corresponding registers of task queue 24, are performed with the arrival of the enable level of the clock pulse from sync input 7 of the unit for generating tasks for ALU 4 to the sync inputs of all the registers of task queue 24.

Представленная табл. 1 задает пример закона функционирования элемента начального формирования задания 37 для случая, когда число вычислительных секций N равно четырем. В табл. 1 обозначены сигналы: "0" логический ноль; "1" логическая единица; "X" конкретное логическое значение сигнала не является существенным. Presented table. 1 sets an example of the law of operation of the element of initial formation of task 37 for the case when the number of computing sections N is four. In the table. 1 signals are indicated: "0" logical zero; "1" logical unit; The “X” specific logical value of the signal is not significant.

Возможные значения входа 45 числа требуемых секций элемента начального формирования задания 37:
01 для обработки нового операнда требуется одна вычислительная секция;
10 для обработки нового операнда требуются две вычислительные секции;
11 для обработки нового операнда требуются четыре вычислительные секции.Possible input values are 45 of the number of required sections of the element of initial formation of task 37:
01 one processing section is required to process a new operand;
10 two processing sections are required to process a new operand;
11, four computational sections are required to process a new operand.

Возможные значения входа 46 номера первой требуемой секции элемента начального формирования задания 37:
00 первой секцией должна быть первая вычислительная секция блока центрального процесса 1;
01 первой секцией должна быть вторая вычислительная секция блока центрального процессора 1;
10 первой секцией должна быть третья вычислительная секция блока центрального процессора 1;
11 первой секцией должна быть четвертая вычислительная секция блока центрального процессора 1.Possible input values 46 of the number of the first required section of the element of the initial formation of the task 37:
00 the first section should be the first computing section of the central process unit 1;
01 the first section should be the second computing section of the block of the Central processor 1;
10, the first section should be the third computing section of the block of the central processor 1;
11, the first section should be the fourth computing section of the CPU unit 1.

Возможные значения компонентов выхода 47 адреса элемента начального формирования задания 37:
00 на выходы 50 информационные входных мультиплексоров 38 проходит информация с первых групп входов 5 информационных этих входных мультиплексоров 38;
01 на выходы 50 информационные входных мультиплексоров 38 проходит информация со вторых групп входов 5 информационных этих входных мультиплексоров 38;
10 на выходы 50 информационные входных мультиплексоров 38 проходит информация с третьих групп входов 5 информационных этих входных мультиплексоров 38;
11 на выходы 50 информационные входных мультиплексоров 38 проходит информация с четвертых групп входов 5 информационных этих входных мультиплексоров 38.Possible values of the components of the output 47 of the address of the element of the initial formation of the task 37:
00 to the outputs 50 information input multiplexers 38 passes information from the first groups of inputs 5 information these input multiplexers 38;
01 to the outputs 50 information input multiplexers 38 passes information from the second groups of inputs 5 information 5 of these input multiplexers 38;
10 to the outputs 50 information input multiplexers 38 passes information from the third groups of inputs 5 information these input multiplexers 38;
11 to the outputs 50 information input multiplexers 38 passes information from the fourth groups of inputs 5 information of these input multiplexers 38.

Возможные значения компонентов выхода 49 информационного элемента начального формирования задания 37:
0 группа выхода не содержит операнда или его части;
1 группа выхода содержит операнд или его часть.Possible values of the components of output 49 of the information element of the initial formation of task 37:
0 output group does not contain an operand or its part;
1 output group contains an operand or its part.

Представленная табл. 2 задает пример закона функционирования элемента уплотнения очереди заданий 40 для случая, когда число вычислительных секций N равно четырем. В табл. 2 обозначены сигналы: "0" логический ноль; "1" - логическая единица; "X" конкретное логическое значение сигнала не является существенным. Presented table. 2 sets an example of the law of operation of the sealing element of the job queue 40 for the case when the number of computing sections N is four. In the table. 2 signals are indicated: "0" logical zero; "1" is a logical unit; The “X” specific logical value of the signal is not significant.

Возможные значения компонентов входа 52 информационного элемента уплотнения очереди заданий 40:
0 в регистре очереди заданий 24 задания нет;
1 в регистре очереди заданий 24 задание есть.Possible values of the components of the input 52 of the information element of the seal of the job queue 40:
0 there are no 24 jobs in the register of the job queue;
1 in the register of the job queue 24 job is.

Возможные значения компонентов входа 36 сброса элемента уплотнения очереди заданий 40:
0 задание осталось в очереди заданий;
1 задание будет выдано в АЛУ для выполнения в следующем такте работы вычислительного устройства;
X начальное значение компонента равного логическому "0", однако, значение компонента может быть установлено в логическую "1" в других строках таблицы.The possible values of the components of the input 36 of the reset element of the seal of the job queue 40:
0 task remains in the task queue;
1 task will be issued to ALU for execution in the next clock cycle of the computing device;
X is the initial value of the component equal to the logical "0", however, the value of the component can be set to the logical "1" in other rows of the table.

Возможные значения компонентов выхода 53 адреса элемента уплотнения очереди заданий 40:
00 на выходы 26 информационные мультиплексоров 41 проходит информация с первых групп входов 42 информационных этих мультиплексоров 41;1 01 на выходы 26 информационные мультиплексоров 41 проходит информация со вторых групп входов 42 информационных этих мультиплексоров 41;
10 на выходы 26 информационные мультиплексоров 41 проходит информация с третьих групп входов 42 информационных этих мультиплексоров 41;
11 на выходы 26 информационные мультиплексоров 41 проходит информация с четвертых групп входов 42 информационных этих мультиплексоров 41.Possible values of output components 53 of the address of the job queue compaction element 40 address:
00 to the outputs 26 information multiplexers 41 passes information from the first groups of inputs 42 information of these multiplexers 41; 1 01 to the outputs 26 information multiplexers 41 passes information from the second groups of inputs 42 information of these multiplexers 41;
10 to the outputs 26 information multiplexers 41 passes information from the third groups of inputs 42 information of these multiplexers 41;
11 to the outputs 26 information multiplexers 41 passes information from the fourth groups of inputs 42 information of these multiplexers 41.

Возможные значения компонентов выхода 28 разрешения элемента уплотнения очереди заданий 40:
0 задание не может пройти через мультиплексор 41;
1 задание может пройти через мультиплексор 41.Possible values of the components of the output 28 of the resolution element of the seal of the job queue 40:
0 job cannot go through multiplexer 41;
1 job can go through the multiplexer 41.

Возможные значения с 1 по 4 компонентов выхода 22 синхронного сброса элемента уплотнения очереди заданий 40:
0 регистр очереди заданий 24 не должен быть сброшен в нулевое состояние;
1 регистр очереди заданий 24 должен быть сброшен в нулевое состояние.Possible values from 1 to 4 components of the output 22 of the synchronous reset of the sealing element of the job queue 40:
0 Job Queue Register 24 must not be reset;
1 register of job queue 24 should be reset to zero.

Возможные значения пятого компонента выхода 22 синхронного сброса элемента уплотнения очереди заданий 40:
0 в вычислительное устройство не может быть принята новая команда с относящимся к ней операндом;
1 в вычислительное устройство может быть принята новая команда с относящимся к ней операндом.Possible values of the fifth component of the output 22 of the synchronous reset of the sealing element of the job queue 40:
0 a new instruction with an associated operand cannot be received into the computing device;
1, a new instruction with an associated operand may be received into the computing device.

Представленная табл. 3 задает пример закона функционирования элемента анализа возможности вывода заданий 55 для случая, когда число вычислительных секций N равно четырем. В табл. 3 обозначены сигналы: "0" логический ноль; "1" логическая единица; "X" конкретное логическое значение сигнала не является x существенным. Presented table. 3 sets an example of the law of operation of the element of analysis of the possibility of outputting tasks 55 for the case when the number of computing sections N is four. In the table. 3 signals are indicated: "0" logical zero; "1" logical unit; The "X" specific logical value of the signal is not x significant.

Возможные значения частей компонентов входа 58 тэгов элемента анализа возможности вывода заданий 55:
0 группа входа не содержит операнда или его части;
1 группа входа содержит операнд или его часть.Possible values of the components of the input component 58 tags of the analysis element of the possibility of output tasks 55:
0 input group does not contain an operand or its part;
1 input group contains an operand or its part.

Возможные значения компонентов входа 13 занятости элемента анализа возможности вывода заданий 55:
0 вычислительная секция блока 1 центрального процессора будет свободна в следующем такте работы вычислительного устройства.Possible values of the components of the input 13 employment element of the analysis of the possibility of output tasks 55:
0 computing section of block 1 of the central processor will be free in the next clock cycle of the computing device.

Возможные значения компонентов выхода 59 информационного элемента анализа возможности вывода заданий 55:
00 группа выхода операнда содержит первую часть операнда;
01 группа выхода операнда содержит вторую часть операнда;
10 группа выхода операнда содержит третью часть операнда;
11 группа выхода операнда содержит четвертую часть операнда.Possible values of the components of the output 59 of the information element of the analysis of the possibility of output tasks 55:
00 operand output group contains the first part of the operand;
01 group output operand contains the second part of the operand;
10 the output group of the operand contains the third part of the operand;
11, the operand exit group contains a quarter of the operand.

Возможные значения компонентов выхода 60 адреса элемента анализа возможности вывода заданий 55:
00 на выходы 34 информационные выходных мультиплексоров 56 проходит информация с первых групп входов 57 информационных этих выходных мультиплексоров 56;
01 на выходы 34 информационные выходных мультиплексоров 56 проходит информация со вторых групп входов 57 информационных этих выходных мультиплексоров 56;
10 на выходы 34 информационные выходных мультиплексоров 56 проходит информация с третьих групп входов 57 информационных этих выходных мультиплексоров 56;
11 на выходы 34 информационные выходных мультиплексоров 56 проходит информация с четвертых групп входов 57 информационных этих выходных мультиплексоров 56.Possible values of the components of output 60 of the address of the analysis element of the possibility of outputting tasks 55:
00 to the outputs 34 information output multiplexers 56 passes information from the first groups of inputs 57 information of these output multiplexers 56;
01 to the outputs 34 of the information output multiplexers 56 passes information from the second groups of inputs 57 of the information of these output multiplexers 56;
10 to the outputs 34 of the information output multiplexers 56 passes information from the third groups of inputs 57 of the information of these output multiplexers 56;
11, outputs 34 of the information output multiplexers 56 pass information from the fourth groups of inputs 57 of these information output multiplexers 56.

Возможные значения компонентов выхода 35 разрешения элемента анализа возможности вывода заданий 55:
1 секционное задание может пройти через выходной мультиплексор 56;
X начальное значение компонента равно логическому "0" и секционное задание не может пройти через выходной мультиплексор 56, однако, значение компонента может быть установлено в логическую "1" в других строках таблицы.The possible values of the components of the output 35 of the resolution element of the analysis of the possibility of output tasks 55:
1 sectional job can go through the output multiplexer 56;
X the initial value of the component is logical “0” and the sectional task cannot pass through the output multiplexer 56, however, the value of the component can be set to logical “1” in other rows of the table.

Список литературы
1. Каган Б.М. Сташин В.В. "Микропроцессоры в цифровых системах", М. Энергия, 1979, 182 с. ил.Bibliography
1. Kagan B.M. Stashin V.V. "Microprocessors in digital systems", M. Energia, 1979, 182 p. silt

2. Каган Б.М. "Электронные вычислительные машины и системы" М. Энергоатомиздат, 1985, 552 с. ил. 2. Kagan B.M. "Electronic computers and systems" M. Energoatomizdat, 1985, 552 p. silt

3. Лилвик С.Л. Вурхейс Х.Т. Скиннер М.Л. "Разработка многопортовой памяти"/ВЦП. N PE-65149. 22 c. ил. (S.L. Lillevik, H.T. Voorheiss, M.L. Skinner "Multiport Memory Design". International Journal of Mini and Microcomputers, 1982, Vol.4, N 1, p. 18 22). 3. Lilvik S.L. Voorheis H.T. Skinner M.L. "Development of multiport memory" / VCP. N PE-65149. 22 c. silt (S.L. Lillevik, H.T. Voorheiss, M.L. Skinner "Multiport Memory Design". International Journal of Mini and Microcomputers, 1982, Vol. 4, No. 1, p. 18 22).

4. Кантрелл Т. "Статическая микросхема ЗУПВ использует интеллектуальные средства для управления двухпортовым доступом"/ВЦП. N M-42015. 13 c. ил. (Cantrell T. "Statis RAM Uses Smarts to Control Dual-Port Access". - Electronic Design, 1986, Vol 34, N 15, p. 115 -118, 120). 4. Cantrell T. "The static RAM chip uses intelligent tools to control dual-port access" / VCP. N M-42015. 13 c. silt (Cantrell T. "Statis RAM Uses Smarts to Control Dual-Port Access." - Electronic Design, 1986, Vol 34, No. 15, p. 115 -118, 120).

Claims (2)

1. Модульное вычислительное устройство с раздельным микропрограммным управлением арифметико-логическими секциями, содержащее блок центрального процессора, блок микропрограммного управления, блок постоянной памяти микропрограмм, отличающееся тем, что в него введены N 1 блоков микропрограммного управления, блок формирования заданий для АЛУ, причем вход операндов устройства является входом операндов блока формирования заданий для АЛУ, вход команд устройства является входом команд блока формирования заданий для АЛУ, синхровход устройства является синхровходом блока формирования заданий для АЛУ, выход данных блока центрального процессора является выходом данных устройств, выход признаков блока центрального процессора соединен с первыми группами входов признаков всех блоков микропрограммного управления, первые группы выходов признаков всех блоков микропрограммного управления соединены с входом признаков блока центрального процессора, вторые группы выходов признаков всех блоков микропрограммного управления соединены с входом занятости блока формирования заданий для АЛУ, выходы адреса микрокоманд всех блоков микропрограммного управления соединены с входом адресов микрокоманд блока N-портовой постоянной памяти микропрограмм, выход микроопераций блока N-портовой постоянной памяти микропрограмм соединен с входом микроопераций блока центрального процессора, выход управления адресов блока N-портовой постоянной памяти микропрограмм соединен с входами управления адресом всех блоков микропрограммного управления, выход операндов блока формирования заданий для АЛУ соединен с входом операндов блока центрального процессора, выход команд блока формирования заданий для АЛУ соединен с входами команд всех блоков микропрограммного управления, выход признаков блока формирования заданий для АЛУ соединен с вторыми группами входов признаков всех блоков микропрограммного управления, выход блока формирования заданий для АЛУ является выходом управления устройства. 1. A modular computing device with separate microprogram control of arithmetic and logic sections, comprising a central processor unit, a microprogram control unit, a microprogram permanent memory unit, characterized in that N 1 microprogram control units, a task generation unit for ALU are introduced into it, and the operand input the device is the input of the operands of the task formation unit for ALU, the input of the device commands is the input of the commands of the task formation unit for ALU, the device sync input a is the synchro input of the task generation unit for ALU, the data output of the central processor unit is the output of these devices, the output of the characteristics of the central processor unit is connected to the first groups of signs of the attributes of all microprogram control units, the first groups of the outputs of the signs of all microprogram control units are connected to the characteristics input of the central processor unit , the second group of outputs of the signs of all blocks of the microprogram control are connected to the input of the occupancy of the block forming tasks for ALU, the micro-command address outputs of all microprogram control units are connected to the micro-command address input of the N-port read-only microprogram unit, the microoperation output of the N-port read-only microprogram unit is connected to the micro-operation input of the central processor unit, the address control output of the N-port read-only microprogram unit connected to the control inputs of the address of all microprogram control blocks, the output of the operands of the task formation block for ALU is connected to the input of the operands of the block the central processor, the command output of the task generation unit for ALU is connected to the command inputs of all microprogram control units, the output of the characteristics of the task formation unit for ALU is connected to the second groups of feature inputs of all microprogram control units, the output of the task formation unit for ALU is the control output of the device. 2. Устройство по п.1, отличающееся тем, что блок формирования заданий для АЛУ содержит узел формирования очереди заданий, N регистров очереди заданий, узел вывода заданий, причем вход операндов блока формирования заданий для АЛУ является входом операндов узла формирования очереди заданий, вход команд блока формирования заданий для АЛУ является входом команд узла формирования очереди заданий, синхровход блока формирования заданий для АЛУ является синхровходом для всех регистров очереди заданий, вход занятости блока формирования заданий для АЛУ является входом занятости узла заданий, выход заданий узла формирования очереди заданий соединен с входами информационными всех регистров очереди заданий, выход разрешения узла формирования очереди заданий соединен с входами разрешения всех регистров очереди заданий, выход синхронного сброса узла формирования очереди заданий является выходом блока формирования заданий для АЛУ, выходы информационные регистров с 2 по N очереди заданий соединены с группами с 2 по N информационного входа узла формирования очереди заданий, выходы информационные всех регистров очереди заданий соединены с входом информационным узла вывода заданий, выход заданий узла вывода заданий соединен с выходом операндов блока формирования заданий для АЛУ, выходом команд блока формирования заданий для АЛУ, выходом признаков блока формирования заданий для АЛУ, выход сброса узла вывода заданий соединен с входом сброса узла формирования очереди заданий. 2. The device according to claim 1, characterized in that the task generating unit for the ALU contains a task queue forming unit, N task queue registers, a task output node, the input of the task generating unit for ALU operands being the input of the operands of the task queuing unit, command input the unit for forming tasks for ALU is the input of the commands of the unit for forming the queue of tasks, the sync input of the unit for forming tasks for the ALU is the sync input for all registers of the queue for jobs, the input is busy For ALU, it is the input of the job node busy, the job output of the job queue forming unit is connected to the information inputs of all job queue registers, the output of the job queue forming unit permission is connected to the permission inputs of all job queue registers, the output of the synchronous reset of the job queue forming unit is the output of the job forming unit for ALU, the outputs of the information registers from 2 to N job queues are connected to groups 2 to N of the information input of the job queuing unit, the outputs are all the registers of the job queue are connected to the input of the information node of the task output, the output of the tasks of the node of the task output is connected to the output of the operands of the task formation unit for ALU, the output of the commands of the task formation unit for ALU, the output of the characteristics of the task formation unit for ALU, the output of the reset of the task output node is connected with the reset input of the job queuing unit.
RU94010060A 1994-03-14 1994-03-14 Module computing device which has separate microprogram control of calculation units RU2079877C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU94010060A RU2079877C1 (en) 1994-03-14 1994-03-14 Module computing device which has separate microprogram control of calculation units

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU94010060A RU2079877C1 (en) 1994-03-14 1994-03-14 Module computing device which has separate microprogram control of calculation units

Publications (2)

Publication Number Publication Date
RU94010060A RU94010060A (en) 1996-02-27
RU2079877C1 true RU2079877C1 (en) 1997-05-20

Family

ID=20153837

Family Applications (1)

Application Number Title Priority Date Filing Date
RU94010060A RU2079877C1 (en) 1994-03-14 1994-03-14 Module computing device which has separate microprogram control of calculation units

Country Status (1)

Country Link
RU (1) RU2079877C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2681365C1 (en) * 2018-08-03 2019-03-06 Общество с ограниченной ответственностью "Центр инженерной физики при МГУ имени М.В. Ломоносова" Computational module for multi-stage multithreaded processing of digital data and method of processing using this module

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Каган Б.М. Электронные вычислительные машины и системы. - М.: Энергоатомиздат, 1985, с. 550. Каган Б.М., Сташин В.В. Микропроцессоры в цифровых системах. - М.: Энергия, 1979, с. 16. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2681365C1 (en) * 2018-08-03 2019-03-06 Общество с ограниченной ответственностью "Центр инженерной физики при МГУ имени М.В. Ломоносова" Computational module for multi-stage multithreaded processing of digital data and method of processing using this module

Similar Documents

Publication Publication Date Title
EP0102242B1 (en) Data processing apparatus
CA1176757A (en) Data processing system for parallel processings
US4228498A (en) Multibus processor for increasing execution speed using a pipeline effect
US3573851A (en) Memory buffer for vector streaming
US3990052A (en) Central processing unit employing microprogrammable control for use in a data processing system
US3629854A (en) Modular multiprocessor system with recirculating priority
JPH06230969A (en) Processor
US4005391A (en) Peripheral interrupt priority resolution in a micro program data processor having plural levels of subinstruction sets
US3299261A (en) Multiple-input memory accessing apparatus
JPS6315608B2 (en)
US4323964A (en) CPU Employing micro programmable control for use in a data processing system
EP0498595B1 (en) Single chip digital processor and method for operating it
US5034879A (en) Programmable data path width in a programmable unit having plural levels of subinstruction sets
RU2079877C1 (en) Module computing device which has separate microprogram control of calculation units
JPH10143494A (en) Single-instruction plural-data processing for which scalar/vector operation is combined
US4975837A (en) Programmable unit having plural levels of subinstruction sets where a portion of the lower level is embedded in the code stream of the upper level of the subinstruction sets
EP0469543A2 (en) Multiple interrupt handling circuit
KR19980018071A (en) Single instruction multiple data processing in multimedia signal processor
RU2099780C1 (en) Modularized computer with separate microprogram control of arithmetic-logical units and alternating processing of several instruction flows
EP0177268B1 (en) Programmable data path width in a programmable unit having plural levels of subinstructions sets
US5568622A (en) Method and apparatus for minimizing the number of control words in a brom control store of a microprogrammed central processor
RU2198422C2 (en) Asynchronous synergistic computer system
RU1797108C (en) Arithmetic device with microprogrammed control
RU2042182C1 (en) Microprocessor for information input and output
RU2049347C1 (en) Control device