RU2041493C1

RU2041493C1 - Device for determination of average time to full failure of system having complex structure

Info

Publication number: RU2041493C1
Authority: RU
Inventors: Александр Иванович Кулдышев; Сергей Николаевич Ретюнских; Юрий Александрович Калинин
Original assignee: Александр Иванович Кулдышев; Сергей Николаевич Ретюнских; Юрий Александрович Калинин
Priority date: 1992-05-15
Filing date: 1992-05-15
Publication date: 1995-08-09

Abstract

FIELD: computer engineering. SUBSTANCE: device has memory unit for storing failure intensity, adaptive counter, sign unit, ring counter, register, adder, arithmetic unit, adder-subtracter, unit of AND gates, other additional elements. Sign setting input of sign unit is connected to mode input of adder-subtracter. First group of inputs of sign unit and group of control inputs of adaptive counter receive code of analyzed state of system to be investigated. Second group of inputs of sign unit is connected to group of information outputs of adaptive counter. Third group of inputs of sign unit and second group of inputs of group of AND gates are connected to group of information outputs of ring counter. Group of outputs of intensity memory unit is connected to group of inputs of register. Group of outputs of register is connected to group of information inputs of adder. Group of information outputs of adder is connected to group of information inputs of arithmetic unit, group of information outputs of arithmetic unit is connected to group of information inputs of adder-subtracter. Adaptive counter stores binary numbers according to code of analyzed state. These numbers correspond to partial sums which are additives for determination of average time to full failure of system. Ring counter and unit of AND gates provides possibility to choose values of intensity of failures in elements of system according to bits in code of given partial sum. Values of intensity are accumulated in adder. Reverse values of partial sums which are calculated in arithmetic unit are added in adder-subtracter according to sign determined by sign unit. EFFECT: increased functional capabilities. 3 cl, 3 dwg

Description

Изобретение относится к вычислительной технике, а именно к устройствам для анализа и прогнозирования надежности сложных систем. The invention relates to computing, and in particular to devices for analyzing and predicting the reliability of complex systems.

Известно устройство [1] для определения показателей надежности объектов, содержащее счетчик состояний, дешифратор, группы элементов И, элемент ИЛИ-НЕ и ряд других вспомогательных элементов, а также блок ассоциативной памяти, информационные выходы которого подключены к установочным входам счетчика состояний, счетные выходы которого соединены с информационными входами блока ассоциативной памяти, ассоциативные выходы которого через группу элементов И и элемент ИЛИ-НЕ подключены к входу разрешения дешифратора, основные входы которого подключены к счетным выходам счетчика состояний. В исходном состоянии модель системы надежности заносится в блок ассоциативной памяти. Счетчик состояний формирует на счетных выходах последовательность кодов путем перебора всех комбинаций 1 и 0 только в тех разрядах, в которые на установочные входы счетчика с блока ассоциативной памяти подаются нулевые сигналы. Таким образом осуществляется перебор заведомо работоспособных состояний, которые в дальнейшем используются для оценки значений вероятностных показателей стpуктурной надежности системы. A device [1] is known for determining the reliability indicators of objects, comprising a state counter, a decoder, groups of AND elements, an OR-NOT element and a number of other auxiliary elements, as well as an associative memory block, the information outputs of which are connected to the setting inputs of the state counter, the counting outputs of which connected to the information inputs of the associative memory block, the associative outputs of which through a group of AND elements and the OR element are NOT connected to the decoder resolution input, the main inputs of which are connected to the counting outputs of the state counter. In the initial state, the model of the reliability system is entered into the associative memory block. The state counter generates a sequence of codes on the counting outputs by enumerating all combinations 1 and 0 only in those digits in which zero signals are sent to the installation inputs of the counter from the associative memory block. In this way, obviously known working states are sorted, which are further used to estimate the values of the probabilistic indicators of the structural reliability of the system.

Недостатком устройства является невозможность вычисления значений временных показателей надежности структурно-сложной системы, а именно средней наработки на полный отказ (Тs). The disadvantage of this device is the inability to calculate the values of the temporal reliability indicators of a structurally complex system, namely the mean time between failures (Тs).

Наиболее близким к изобретению является устройство [2] для определения работоспособных состояний структурно-сложной системы, содержащее счетчик состояний, формирователь сигналов сброса, первый и второй узлы сравнения, блок памяти, коммутатор, четыре элемента И, элемент ИЛИ/ИЛИ-НЕ, элемент ИЛИ, два элемента задержки и триггер, инверсный выход которого соединен с первыми входами третьего и четвертого элементов И, а первый установочный вход связан с первым входом элемента ИЛИ и является входом начала работы устройства, инверсный выход элемента ИЛИ/ИЛИ-НЕ является выходом остановки устройства, прямой выход соединен с первым входом первого элемента И, а его группа входов и первые группы входов первого и второго узлов сравнения связаны с группой информационных выходов счетчика состояний, вторые группы входов первого и второго узлов сравнения подключены к группе выходов блока памяти, а их выходы соединены соответственно с вторым и первым входами коммутатора, третий вход которого является режимным входом устройства, а выход подключен к первому входу второго элемента И и входу формирователя сигналов сброса, группа входов выходов последнего соединена с группой управляющих входов-выходов счетчика состояний, счетный вычитающий вход которого подключен к выходу первого элемента И. В исходном состоянии выбранная модель надежности (в виде кодов максимальных сечений отказов или минимальных путей работоспособности) заносится в блок памяти, а в n младших разрядов счетчика состояний записываются единицы. Работа устройства состоит в формировании на счетчике состояний двоичных чисел, отображающих коды возможных состояний системы, исключении с помощью формирователя сигналов сброса формирования и анализа части неработоспособных состояний, а также в отборе с помощью первого или второго узла сравнения (в зависимости от типа выбранной модели надежности) кодов работоспособных состояний. Таким образом в результате выполнения каждого цикла работы устройства на счетчике состояний формируется код работоспособного состояния системы, а на выходе второго элемента И сигнал, разрешающий дальнейший анализ кода для оценки показателей надежности системы. Closest to the invention is a device [2] for determining the operational states of a structurally complex system, comprising a state counter, a reset signal generator, first and second comparison nodes, a memory unit, a switch, four AND elements, an OR / OR-NOT element, an OR element , two delay elements and a trigger, the inverse output of which is connected to the first inputs of the third and fourth AND elements, and the first installation input is connected to the first input of the OR element and is the input of the device’s start, inverse output This OR / OR is NOT the stop output of the device, the direct output is connected to the first input of the first AND element, and its group of inputs and the first groups of inputs of the first and second comparison nodes are connected to the group of information outputs of the state counter, the second groups of inputs of the first and second comparison nodes connected to the group of outputs of the memory block, and their outputs are connected respectively to the second and first inputs of the switch, the third input of which is the mode input of the device, and the output is connected to the first input of the second element And and the input of the reset signal generator, the group of inputs of the outputs of the latter is connected to the group of control inputs and outputs of the state counter, the counting subtracting input of which is connected to the output of the first element I. In the initial state, the selected reliability model (in the form of codes of maximum failure sections or minimum working paths) is entered into the block memory, and in the lower n bits of the state counter, units are written. The operation of the device consists in generating binary numbers on the state counter that display codes of possible system states, eliminating part of the inoperative states with the help of a reset signal generator, and also selecting them using the first or second comparison node (depending on the type of selected reliability model) operational state codes. Thus, as a result of the execution of each cycle of the device’s operation, a status code of the system is generated on the state counter, and a signal is issued at the output of the second element AND, allowing further code analysis to evaluate the system reliability indicators.

Недостатком этого устройства является его ограниченные функциональные возможности, а именно невозможность вычисления значения средней наработки на полный отказ системы. The disadvantage of this device is its limited functionality, namely the impossibility of calculating the mean time between total failure of the system.

Целью изобретения является расширение функциональных возможностей устройства путем обеспечения возможности вычисления значения средней наработки на полный отказ структурно-сложной системы. The aim of the invention is to expand the functionality of the device by providing the ability to calculate the value of the mean time between total failure of a structurally complex system.

Поставленная цель достигается тем, что в устройство, содержащее счетчик состояний, формирователь сигналов сброса, первый и второй узлы сравнения, первый блок памяти, коммутатор, четыре элемента И, первый элемент ИЛИ/ИЛИ-НЕ, первый элемент ИЛИ, два элемента задержки и триггер, инверсный выход которого соединен с первыми входами третьего и четвертого элементов И, а первый установочный вход связан с первым входом первого элемента ИЛИ и является входом начала работы устройства, выход четвертого элемента И подключен к второму входу второго элемента И и входу первого элемента задержки, выход которого соединен со вторым входом третьего элемента И, выход которого подключен к второму входу первого элемента И и входу второго элемента задержки, выход которого соединен со вторым входом первого элемента ИЛИ, выход которого подключен к второму входу четвертого элемента И, выход второго элемента И соединен с вторым установочным входом триггера, инверсный выход элемента ИЛИ/ИЛИ-НЕ является выходом остановки устройства, прямой выход соединен с первым входом первого элемента И, а его группа входов и первые группы входов первого и второго узлов сравнения связаны с группой информационных выходов счетчика состояний, вторые группы входов первого и второго узлов сравнения подключены к группе выходов первого блока памяти, а их выходы соединены соответственно с вторым и первым входами коммутатора, третий вход которого является режимным входом устройства, а выход подключен к первому входу второго элемента И и входу формирователя сигналов сброса, группа входов-выходов последнего соединена с группой управляющих входов-выходов счетчика состояний, счетный вычитающий вход которого подключен к выходу первого элемента И, введены второй блок памяти, счетчик адаптивный, блок у знаковый, счетчик кольцевой, регистр, сумматор, арифметический блок, сумматор-вычитатель, блок элементов И, пятый, шестой, седьмой, восьмой, девятый и десятый элементы И, элемент И/И-НЕ, второй, третий и четвертый элемент ИЛИ, второй и третий элементы ИЛИ/ИЛИ-НЕ, третий, четвертый, пятый и шестой элементы задержки, выход последнего соединен с входом синхронизации сумматора-вычислителя и со вторыми входами пятого и шестого элементов И, первые входы которых подключены соответственно к прямому и инверсному выходу элемента И/И-НЕ, выход пятого элемента И соединен с третьим установочным входом триггера, выход шестого элемента И подключен к второму входу третьего элемента ИЛИ, первый вход которого соединен с выходом второго элемента И, а его выход подключен к счетному вычитающему входу счетчика адаптивного, входу сброса сумматора, первому входу второго элемента ИЛИ и установочному входу блока знакового, знаковый выход которого соединен с режимным входом сумматора-вычитателя, а первая группа его входов и группа управляющих входов счетчика адаптивного соединены с группой информационных выходов счетчика состояний, вторая группа входов блока знакового, первая группа входов блока элементов И и группа входов элемента И/И-НЕ соединены с группой информационных выходов счетчика адаптивного, а третья группа входов блока знакового и вторая группа входов блоков элементов И подключены к группе информационных выходов счетчика кольцевого, второй вход второго элемента ИЛИ соединен с выходом десятого элемента И, а его выход со счетным входом счетчика кольцевого и входом третьего элемента задержки, выход которого подключен к вторым входам седьмого и восьмого элементов И, первые входы которых соединены соответственно с прямым и инверсным выходами второго элемента ИЛИ/ИЛИ-НЕ, группа входов последнего и группа выходов блока элементов И подключены к группе входов второго блока памяти, группа выходов которого соединена с группой входов регистра, а группа выходов последнего подключена к группе информационных входов параметра, выход седьмого элемента И подключен к входу управления считыванием второго блока памяти и входу четвертого элемента задержки, выход которого соединен с входом синхронизации сумматора и первым входом четвертого элемента ИЛИ, второй вход последнего подключен к выходу восьмого элемента И, а его выход соединен с первыми входами девятого и десятого элементов И, вторые входы которых подключены соответственно к прямому и инверсному выходам третьего элемента ИЛИ/ИЛИ-НЕ, вход последнего соединен с информационным выходом (n 1)-го разряда счетчика кольцевого, выход девятого элемента И подключен к входу пятого элемента задержки, выход которого соединен с управляющим входом блока арифметического и входом шестого элемента задержки, группа информационных выходов сумматора подключена к группе информационных входов блока арифметического, а группа информационных выходов последнего к группе информационных входов сумматора вычитателя, вход сброса которого соединен с первым установочным входом триггера. This goal is achieved by the fact that in a device containing a state counter, a shaper of reset signals, the first and second comparison nodes, the first memory block, a switch, four AND elements, the first OR / OR-NOT element, the first OR element, two delay elements and a trigger whose inverse output is connected to the first inputs of the third and fourth AND elements, and the first installation input is connected to the first input of the first OR element and is the input of the device’s start-up, the output of the fourth AND element is connected to the second input of the second ele ent And the input of the first delay element, the output of which is connected to the second input of the third AND element, the output of which is connected to the second input of the first AND element and the input of the second delay element, the output of which is connected to the second input of the first OR element, the output of which is connected to the second input of the fourth element And, the output of the second element And is connected to the second installation input of the trigger, the inverse output of the element OR / OR is NOT the stop output of the device, the direct output is connected to the first input of the first element And, and its groups and the inputs and first groups of inputs of the first and second comparison nodes are connected to the group of information outputs of the state counter, the second groups of inputs of the first and second comparison nodes are connected to the group of outputs of the first memory block, and their outputs are connected respectively to the second and first inputs of the switch, the third input of which is the mode input of the device, and the output is connected to the first input of the second element And and the input of the shaper of the reset signals, the group of inputs and outputs of the latter is connected to the group of control inputs and outputs of the midrange a state counter, the counting subtracting input of which is connected to the output of the first AND element, a second memory block is introduced, an adaptive counter, a significant block, a ring counter, a register, an adder, an arithmetic block, an adder-subtractor, an I block, fifth, sixth, seventh, the eighth, ninth and tenth elements AND, the AND / AND element NOT, the second, third and fourth elements OR, the second and third elements OR / OR NOT, the third, fourth, fifth and sixth delay elements, the output of the latter connected to the synchronization input of the adder -computers and with second inputs the fifth and sixth AND elements, the first inputs of which are connected respectively to the direct and inverse output of the AND / AND element, the output of the fifth AND element is connected to the third installation input of the trigger, the output of the sixth AND element is connected to the second input of the third OR element, the first input of which connected to the output of the second AND element, and its output is connected to the counting subtractive input of the adaptive counter, the reset input of the adder, the first input of the second OR element and the installation input of the sign block, the sign output of which is connected to p the presser input of the adder-subtractor, and the first group of its inputs and the group of control inputs of the adaptive counter are connected to the group of information outputs of the state counter, the second group of inputs of the sign block, the first group of inputs of the block of AND elements and the group of inputs of the AND / AND element are not connected to the group of information adaptive counter outputs, and the third group of inputs of the sign block and the second group of inputs of the blocks of elements AND are connected to the group of information outputs of the counter ring, the second input of the second element OR is connected to the output of the tenth element And, and its output with the counting input of the ring counter and the input of the third delay element, the output of which is connected to the second inputs of the seventh and eighth elements And, the first inputs of which are connected respectively to the direct and inverse outputs of the second element OR / OR-NOT, group the inputs of the latter and the group of outputs of the block of elements AND are connected to the group of inputs of the second memory block, the group of outputs of which is connected to the group of inputs of the register, and the group of outputs of the latter is connected to the group of information inputs of parameters RA, the output of the seventh AND element is connected to the read control input of the second memory unit and the input of the fourth delay element, the output of which is connected to the synchronization input of the adder and the first input of the fourth OR element, the second input of the latter is connected to the output of the eighth AND element, and its output is connected to the first the inputs of the ninth and tenth elements AND, the second inputs of which are connected respectively to the direct and inverse outputs of the third element OR / OR-NOT, the input of the latter is connected to the information output of the (n 1) -th category of the counter as a ring, the output of the ninth element AND is connected to the input of the fifth delay element, the output of which is connected to the control input of the arithmetic block and the input of the sixth delay element, the group of information outputs of the adder is connected to the group of information inputs of the arithmetic block, and the group of information outputs of the latter to the group of information inputs of the adder a subtractor whose reset input is connected to the first installation input of the trigger.

В настоящее время отсутствует методика определения временных показателей структурной надежности, учитывающих возможности выполнения сложной системой своих функций даже при отказах отдельных элементов. В устройстве реализован следующий предлагаемый вероятностный метод определения обобщенного показателя безотказности структурно-сложной системы средней наработки на полный отказ (Тs), использующий в качестве исходных статистические показатели безотказности элементов. Согласно известной методике, значение показателя Тs определяется выражением
T_S=

R(t)dt (1) где R(t)- вероятность нахождения системы в состоянии работоспособности.Currently, there is no methodology for determining the temporal indicators of structural reliability, taking into account the possibility of a complex system performing its functions even in the event of failure of individual elements. The device implements the following proposed probabilistic method for determining the generalized indicator of failure-freeness of a structurally complex system of mean time to complete failure (Ts), using statistical reliability indicators of elements as initial ones. According to the known method, the value of the indicator Ts is determined by the expression
T _s =

R (t) dt (1) where R (t) is the probability of the system being in a working state.

Для структурно-сложной системы
R(t)

W_l(t) (2) где W_l(t) вероятность нахождения системы в l-м работоспособном состоянии;
L количество работоспособных состояний системы.For a structurally complex system
R (t)

W _l (t) (2) where W _l (t) is the probability of the system being in the l-th operational state;
L is the number of operational states of the system.

Введем двоичную матрицу Х размером L x N (где N количество элементов в системе), каждая строка которой является кодом одного из работоспособных состояний системы. Тогда
W_l(t)

(P_n(t)x_l,n+(1-P_n(t))(1-x_ln)) (3) где Р_n(t) вероятность безотказной работы n-го элемента системы.We introduce a binary matrix X of size L x N (where N is the number of elements in the system), each row of which is the code of one of the operational states of the system. Then
W _l (t)

(P _n (t) x _{l, n} + (1-P _n (t)) (1-x _ln )) (3) where P _n (t) is the probability of failure of the nth element of the system.

После подстановки в (1) выражений (2) и (3) и вынесении суммы за знак интеграла для экспоненциальных законов распределения Р_n(t) получаем
T_s=

(e

x_ln+(1-e

)(1-x_ln))dt

A_l (4)
В результате проведенного анализа выражения А_l выявлена следующая закономерность в его формировании:
A_l=

ρ_m (5) где М_l 2^rl количество частных сумм, соответствующих l-му состоянию системы;
r_l=

(1-x_ln) класс кода l-го состояния системы;
Y^l [y_mn] двоичная матрица кодов частых сумм, соответствующих l-му состоянию системы;
ρ_m= (-1)

величина, характеризу- ющая арифметический знак m-ой частной суммы;

(1-y

\binom{l}{m}

_n) класс кода m-й частной суммы.After substituting expressions (2) and (3) in (1) and taking the sum out of the sign of the integral for the exponential distribution laws P _n (t), we obtain
T _s =

(e

x _ln + (1-e

) (1-x _ln )) dt

A _l (4)
As a result of the analysis of the expression And _l revealed the following pattern in its formation:
A _l =

ρ _m (5) where М _l 2 ^{rl is the} number of partial sums corresponding to the lth state of the system;
r _l =

(1-x _ln ) code class of the l-th state of the system;
Y ^l [y _mn ] binary matrix of codes of frequent sums corresponding to the lth state of the system;
ρ _m = (-1)

a quantity characterizing the arithmetic sign of the mth quotient;

(1-y

\binom{l}{m}

_n ) the code class of the mth quotient.

Первая строка матрицы Y^l совпадает с кодом l-го состояния системы, а каждая последующая отличается двоичной комбинацией "1" и "0" в нулевых разрядах кода l-го состояния системы. Соответственно все разряды кода последней (Мl-й) частной суммы равны единице.The first row of the matrix Y ^l coincides with the code of the lth state of the system, and each subsequent one differs in a binary combination of "1" and "0" in zero bits of the code of the lth state of the system. Accordingly, all bits of the code of the last (MLth) partial sum are equal to one.

Таким образом с учетом (4) и (5) окончательное выражение имеет вид
T_S=

ρ_m (6)
Формирование матрицы кодов частных сумм осуществляется с помощью счетчика адаптивного, содержащего группу из n-триггеров разрядов, первую, вторую и третью группу соответственно из (n 1), n и (n 1) элементов И и группу из n-элементов ИЛИ-НЕ, входы которых являются группой управляющих входов счетчика адаптивного и соединены, кроме входа n-го элемента ИЛИ-НЕ, со вторыми входами соответствующих элементов И третьей группы, первые входы последних соединены с первыми входами соответствующих элементов И второй группы, вторые входы которых подключены к выходам соответствующих элементов ИЛИ-НЕ, а их выходы соединены с установочными входами соответствующих триггеров разрядов, прямые выходы триггеров разрядов образуют группу информационных выходов счетчика адаптивного, а их инверсные выходы, кроме триггера (n 1)-го разряда, соединены со вторыми входами соответствующих элементов И первой группы, первые входы которых подключен к выходам соответствующих элементов И третьей группы, а их выходы соединены с первыми входами соответствующих, начиная со второго, элементов И второй группы, первый вход первого элемента И второй группы является счетным входом счетчика адаптивного.Thus, taking into account (4) and (5), the final expression has the form
T _s =

ρ _m (6)
The matrix of codes of partial sums is generated using an adaptive counter containing a group of n-triggers of discharges, the first, second and third groups of (n 1), n and (n 1) elements AND, and a group of n-elements OR NOT, respectively the inputs of which are a group of control inputs of the adaptive counter and are connected, except for the input of the nth element OR NOT, with the second inputs of the corresponding elements AND of the third group, the first inputs of the latter are connected to the first inputs of the corresponding elements AND of the second group, the second inputs of which are connected to the outputs of the corresponding elements OR NOT, and their outputs are connected to the installation inputs of the corresponding discharge triggers, the direct outputs of the discharge triggers form a group of information outputs of the adaptive counter, and their inverse outputs, except for the trigger of the (n 1) th discharge, are connected to the second inputs of the corresponding elements And the first group, the first inputs of which are connected to the outputs of the corresponding elements of the third group, and their outputs are connected to the first inputs of the corresponding, starting from the second, the elements of the second group, the first the course of the first element And the second group is the counting input of the adaptive counter.

Арифметический знак каждой частной суммы определяется с помощью блока знакового, содержащего n-го элементов ИЛИ-НЕ, n-элементов И, элемент ИЛИ и триггер, прямой выход которого является знаковым выходом блока, а установочный вход соединен с выходом элемента ИЛИ, каждый из n-входов последнего подключен к выходу соответствующего элемента И, группы вторых и третьих входов элементов И образуют соответственно вторую и третью группы входов блока знакового, а первый вход каждого элемента И соединен с выходом соответствующего элемента ИЛИ-НЕ, входы элементов ИЛИ-НЕ образуют первую группу входов блока знакового. The arithmetic sign of each quotient is determined using a sign block containing the nth OR-NOT element, n-AND elements, an OR element and a trigger, the direct output of which is the sign output of the block, and the installation input is connected to the output of the OR element, each of n - the inputs of the latter are connected to the output of the corresponding element AND, the groups of second and third inputs of the elements AND form respectively the second and third groups of inputs of the sign block, and the first input of each element And is connected to the output of the corresponding element OR NOT elements OR NOT form the first group of inputs of the sign block.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается более широкими функциональными возможностями, а именно обеспечением вычисления значения средней наработки на полный отказ структурно-сложной системы. Таким образом, заявляемое устройство соответствует критерию "новизна". В результате сравнения заявляемого решения не только с прототипом, но и с другими техническими решениями в данной области техники, в них не выявлены признаки, отличающие заявляемое решение от прототипа. Это позволяет сделать вывод о соответствии заявляемого решения критерию "существенные отличия". Comparative analysis with the prototype shows that the inventive device has wider functional capabilities, namely the provision of calculating the average operating time for a complete failure of a structurally complex system. Thus, the claimed device meets the criterion of "novelty." As a result of comparing the proposed solution not only with the prototype, but also with other technical solutions in this technical field, they did not reveal signs that distinguish the claimed solution from the prototype. This allows us to conclude that the proposed solution meets the criterion of "significant differences".

На фиг. 1 представлена структурная схема устройства; на фиг. 2 схема счетчика адаптивного; на фиг. 3 схема блока знакового. In FIG. 1 shows a block diagram of a device; in FIG. 2 adaptive counter circuit; in FIG. 3 circuit block iconic.

Устройство (фиг. 1) содержит счетчик 1 состояний, формирователь сигналов сброса 2, первый 3 и второй 4 узлы сравнения, блок памяти кодов модели системы 5 и блок 6 памяти интенсивностей отказов, коммутатор 7, счетчик 8 адаптивный, блок 9 знаковый, счетчик 10 кольцевой, регистр 11, сумматор 12, блок 13 арифметический, сумматор-вычислитель 14, триггер 15, блок 16 элементов И, первый 17, второй 18, третий 19, четвертый 20, шестой 21, седьмой 22, восьмой 23, девятый 24, десятый 25 и одиннадцатый 26 элементы И, пятый элемент 27 И, первый 28, четвертый 29, третий 30 и шестой 31 элементы ИЛИ, второй 32, пятый 33 и седьмой 34 элементы ИЛИ, первый 35, второй 36, третий 37, четвертый 38, шестой 39 и пятый 40 элементы задержки. На схеме обозначены установочный вход 41, режимный вход 42 и выход 43 остановки. The device (Fig. 1) contains a state counter 1, a shaper of reset signals 2, the first 3 and second 4 nodes of comparison, a memory block of codes of the system model 5 and a block 6 of memory of the failure rates, switch 7, an adaptive counter 8, a sign block 9, a counter 10 ring, register 11, adder 12, arithmetic unit 13, adder-calculator 14, trigger 15, element block 16 And, first 17, second 18, third 19, fourth 20, sixth 21, seventh 22, eighth 23, ninth 24, tenth 25 and eleventh 26 elements And, fifth element 27 And, first 28, fourth 29, third 30 and sixth 31 elements And And, second 32, fifth 33 and seventh OR elements 34, the first 35, second 36, third 37, fourth 38, fifth 39 and sixth 40 delay elements. The diagram shows the installation input 41, mode input 42 and exit 43 stops.

Счетчик 8 адаптивный (фиг. 2) содержит группу 44₁-44_n элементов ИЛИ-НЕ, первую группу 45₁-45_n-1, вторую группу 46₁-46_n и третью группу 47₁-47_n-1 элементов И, а также группу 48₁-48_n триггеров разрядов. На схеме обозначены вычитающий счетный 49 вход, входная шина кодов состояний и выходная 51 шина кодов частных сумм.The adaptive counter 8 (Fig. 2) contains a group of 44 ₁ -44 _n OR-NOT elements, a first group 45 ₁ -45 _n-1 , a second group 46 ₁ -46 _n and a third group 47 ₁ -47 _n-1 AND elements, as well as a group of 48 ₁ -48 _n discharge triggers. The diagram shows a subtractive counting 49 input, an input bus of status codes and an output 51 bus of codes of private sums.

Блок 9 знаковый (фиг. 3) содержит группу 52₁-52_n элементов ИЛИ-НЕ, группу 53₁-53_n элементов И, элемент 54 ИЛИ и триггер 55. На схеме обозначены вход 56 установки нулевого состояния, кодовая входная 57 шина и знаковый 58 выход.Sign block 9 (Fig. 3) contains a group of 52 ₁ -52 _n OR-NOT elements, a group of 53 ₁ -53 _n AND elements, an OR element 54 and a trigger 55. The diagram shows the input 56 setting the zero state, code input 57 bus and iconic 58 exit.

Работа устройства в целом состоит в формировании на выходе счетчика 1 состояний с помощью формирователя сигналов сброса 2 двоичных чисел, отображающих коды работоспособных и части неработоспособных состояний исследуемой системы, выдачи с первого 3 или второго 4 узлов сравнения (в зависимости от типа выбранной модели надежности системы) сигналов разрешения считывания кодов работоспособных состояний, формировании на выходе счетчика 8 адаптивного двоичных чисел, отображающих коды частных сумм, соответствующих анализируемому состоянию системы, выделении с помощью счетчика 10 кольцевого и блоков 16 элементов И единиц номеров элементов, входящих в код данной частной суммы, выборе в соответствии с данными номерами из второго 6 блока памяти значений интенсивностей отказов, слежении их в сумматоре 12, вычислении обратных величин частных сумм в арифметическом 13 блоке определении с помощью знакового 9 блока арифметических знаков частных сумм и суммировании последних в сумматоре-вычитателе 14. The operation of the device as a whole consists in generating at the output of the counter 1 states using a shaper of reset signals 2 binary numbers that display codes of working and part of the inoperative states of the investigated system, issuing from the first 3 or second 4 nodes of comparison (depending on the type of the selected model of system reliability) permission signals for reading codes of operable states, forming at the output of the counter 8 adaptive binary numbers that display codes of partial sums corresponding to the analyzed state of topics, highlighting using the counter 10 ring and blocks of 16 elements AND number units of the elements included in the code of this particular sum, select, in accordance with these numbers from the second 6 block of memory, the values of the failure rates, track them in the adder 12, calculate the inverse values of the partial sums in the arithmetic block 13 determination using the sign 9 block of arithmetic signs of partial sums and summing the latter in the adder-subtractor 14.

В исходном состоянии в n младших разрядов счетчика 1 состояний и счетчика 8 адаптивного записываются единицы, а в счетчик 10 кольцевой нули. Кроме того во второй блок 6 памяти заносятся интенсивности отказов элементов, а в первый блок 5 памяти модель надежности системы (в виде минимальных путей работоспособности или минимальных сечений отказов), в зависимости от типа которой задается режим работы коммутатора 7. Сигнал начала работы устройства поступает на вход 41, устанавливает в нулевое состояние триггер 15 сумматор-вычитатель 14 и проходит на вход элемента ИЛИ 28. С выхода элемента ИЛИ 28 сигнал проходит через открытый потенциалом с выхода триггера 15 элемент И 20, поступает на вход элемента И 18 и с задержкой на элементе 35 (время задержки должно быть больше суммы времени переходных процессов счетчика 1 состояний и формирователя сигналов сброса 2) поступает на вход элемента И 19. Это необходимо для обеспечения следующих действий. In the initial state, in the n least significant bits of the state counter 1 and adaptive counter 8, units are written, and ring zero in counter 10. In addition, the failure rate of the elements is entered in the second memory unit 6, and the system reliability model (in the form of minimum operational paths or minimum failure cross sections), depending on the type of which the operating mode of switch 7 is entered, is entered into the first memory unit 5. input 41, sets the trigger 15 to the adder-subtractor 14 and goes to the input of the OR element 28. From the output of the OR element 28, the signal passes through the potential open from the output of the trigger 15 of the And element 20, goes to the input e element And 18 and with a delay on the element 35 (the delay time should be greater than the sum of the transients of the counter 1 state and the shaper of the reset signals 2) is fed to the input of the element And 19. This is necessary to ensure the following actions.

Если сформированное счетчиком 1 состояний число соответствует коду работоспособного состояния системы, то на выходе коммутатора 7 формируется единичный потенциал (N). Тогда сигнал с выхода элемента И 20 проходит через открытый этим потенциалом элемент И 18 и перебрасывает триггер 15 в единичное состояние, чем обеспечивается запрет прохождения задержанного на элементе 35 сигнала через элемент И 19. Если же число на выходе счетчика 1 состояний соответствует коду неработоспособного состояния, то на выходе коммутатора 7 формируется нулевой потенциал, чем включается формирователь сигналов сброса 2, который обнуляет триггеры разрядов cчетчика 1 cоcтояний, начиная с младшего, до первого разряда, имеющего нулевое значение. Этим осуществляется переключение счетчика 1 состояний на число, соответствующее коду последнего из выявленной группы неработоспособных состояний. Кроме того, нулевой потенциал с выхода коммутатора 7 закрывает элемент И 18. Тогда сигнал с выхода элемента И 20, задержанный на элементе 35, проходит элемент И 19, так как триггер 15 находится в нулевом состоянии, поступает через открытый элемент И 17 на вычитающий счетный вход счетчика 1 состояний, уменьшая на единицу записанное в нем число и формируя тем самым новый код состояния системы. Этот же сигнал, задержанный на элементе 36 (время задержки должно быть больше суммарного времени переходных процессов счетчика 1 состояний, первого 3 узла сравнения и коммутатора 6), проходит через открытый элемент ИЛИ 28, открытый элемент И 20 и выполняет описанные действия, т.е. проходит на элемент И 18, если код состояния окажется работоспособным, или на выход элемента И 19 и далее на формирование кода нового состояния. Этот процесс заканчивается тогда, когда счетчик 1 состояний окажется в нулевом состоянии, чем будут обеспечены выдача на выход 43 сигнала остановки и запрещении инверсным ему сигналом прохождения импульса через элемент И 17 на вычитающий счетный вход счетчика 1 состояний. If the number formed by the state counter 1 of the state corresponds to the system operable state code, then at the output of the switch 7 a unit potential (N) is formed. Then the signal from the output of the element And 20 passes through the element And 18 opened by this potential and throws the trigger 15 to a single state, which prohibits the passage of the signal delayed at the element 35 through the element And 19. If the number at the output of the state counter 1 corresponds to the idle state code, then at the output of the switch 7, a zero potential is formed, which activates the reset signal generator 2, which resets the triggers of the bits of the counter of the 1st state, starting from the lowest, to the first bit having a zero value chenie. This switches the counter 1 state to a number corresponding to the code of the last of the identified group of inoperative states. In addition, the zero potential from the output of the switch 7 closes the element And 18. Then the signal from the output of the element And 20, delayed by the element 35, passes the element And 19, since the trigger 15 is in the zero state, it goes through the open element And 17 to the subtractive counting the input of the counter of 1 states, decreasing by one the number recorded in it and thereby forming a new system status code. The same signal delayed by element 36 (the delay time should be longer than the total transient time of the state counter 1, first 3 comparison nodes and switch 6) passes through the open element OR 28, the open element And 20, and performs the described actions, i.e. . passes to the And 18 element, if the status code turns out to be workable, or to the And 19 element output and further to the formation of the new state code. This process ends when the state counter 1 is in the zero state, which will ensure the output of the stop signal 43 and the inverse signal to prevent the pulse from passing through the And 17 element to the subtractive counting input of the state counter 1.

Таким образом, работа данной части устройства обеспечивает формирование кодов работоспособных состояний системы, после каждого из которых на выходе элемента И 18 появляется единичный сигнал. Этот сигнал временно приостанавливает процесс формирования очередного работоспособного состояния путем перевода триггера 15 в единичное состояние, а затем обеспечивает выполнение следующих действий. Проходит через ИЛИ 30 и с его выхода поступает на сумматор 12 и обнуляет его, проходит через элемент ИЛИ 29 на счетный вход счетчика 10 кольцевого и на вход элемента задержки 37, поступает на знаковый 9 блок и устанавливает его в нулевое состояние. Кроме этого, сигнал с выхода элемента И 30 поступает на счетный вычитающий вход счетчика 8 адаптивного, чем обеспечивает, совместно с поступающим на счетчик 8 кольцевой кодом анализируемого состояния системы, формирование кода первой частной суммы, соответствующей этому состоянию системы. Код данной суммы поступает на элемент И/И-НЕ 27, знаковый 9 блок и блок 16 элементов И. На знаковый 9 блок кроме этого поступают код анализируемого состояния системы от счетчика 1 состоянии и сигналы разрядов счетчика 10 кольцевого. В результате их совместной обработки на выходе блока 9 знакового вырабатывается сигнал, описывающий арифметический знак частной суммы, соответствующей данному состоянию системы. Этот сигнал в виде единичного потенциала (если знак частной суммы отрицательный) или в виде нулевого потенциала (если знак частной суммы положительный) поступает на режимный вход сумматора-вычитателя 14. Thus, the operation of this part of the device provides the formation of codes of operational states of the system, after each of which a single signal appears at the output of the And 18 element. This signal temporarily stops the formation of the next operational state by translating the trigger 15 into a single state, and then provides the following actions. It passes through OR 30 and from its output goes to the adder 12 and resets it, passes through the OR element 29 to the counting input of the counter 10 ring and to the input of the delay element 37, goes to the sign 9 block and sets it to zero. In addition, the signal from the output of element And 30 goes to the counting subtracting input of the adaptive counter 8, which ensures, together with the ring code of the system state being analyzed, coming into the counter 8, the formation of the first partial sum code corresponding to this state of the system. The code of this amount is received on the AND / AND-NOT element 27, the sign 9 block and the block of 16 elements I. In addition to the sign 9 block, the code of the system state to be analyzed is received from the counter 1 state and the discharge signals of the counter 10 ring. As a result of their joint processing at the output of the sign block 9, a signal is generated that describes the arithmetic sign of the partial sum corresponding to this state of the system. This signal in the form of a unit potential (if the sign of the quotient is negative) or in the form of a zero potential (if the sign of the quotient is positive) is fed to the mode input of the adder-subtractor 14.

На вторую группу входов блока 16 элементов И поступают также сигналы разрядов счетчика 10 кольцевого. В результате поступления с выхода элемента ИЛИ 29 единичного потенциала на счетный вход счетчика 10 кольцевого на его выходе в нулевом разряде формируется единичный потенциал. Если нулевой разряд кода анализируемой частной суммы равен единице, то в первом разряде кода на выходе блока 16 элементов И будет сформирован единичный потенциал, который поступит на соответствующий регистр второго блока 6 памяти, а также с помощью элемента ИЛИ/ИЛИ-НЕ 33 открыт элемент И 23 и закрыт элемент И 24. В результате этого единичный потенциал с выхода элемента задержки 37 (время задержки должно быть больше суммарного времени переходных процессов счетчика 10 кольцевого, блока 16 элементов И и элемента ИЛИ/ИЛИ-НЕ 33) пройдет через открытый элемент И 23 на вход разрешения считывания блока 6 памяти, обеспечив тем самым считывание значений интенсивности отказов первого элемента системы в регистр 11, а также поступит на вход элемента задержки 38. С выхода элемента задержки 38 (время задержки должно быть больше времени считывания значений интенсивностей отказов в регистр 11) сигнал проходит на синхронизирующий вход сумматора 12, чем обеспечивается сложение его содержимого с содержимым регистра 11, и поступает на первый вход элемента ИЛИ 31. The second group of inputs of the block of 16 elements And also receives the signals of the bits of the counter 10 ring. As a result of the receipt from the output of the OR element 29 of unit potential to the counting input of the counter 10 ring at its output, a unit potential is formed in the zero discharge. If the zero bit of the code of the analyzed partial sum is equal to one, then in the first bit of the code at the output of the block of 16 AND elements, a unit potential will be generated, which will go to the corresponding register of the second block 6 of the memory, and the AND element will be opened using the element OR / OR NOT 33 23 and the AND element 24 is closed. As a result, the unit potential from the output of the delay element 37 (the delay time must be greater than the total transient time of the ring counter 10, block 16 of the AND elements, and the OR / OR-NOT 33 element) will pass through the open electronic element 23 to the read permission input of memory unit 6, thereby ensuring that the failure rate values of the first system element are read into register 11, and also will be received by the delay element 38. From the output of the delay element 38 (the delay time should be longer than the reading time of the failure intensities in the register 11) the signal passes to the synchronizing input of the adder 12, which ensures the addition of its contents with the contents of the register 11, and is fed to the first input of the OR element 31.

Если же первый разряд кода анализируемой частной суммы равен нулю, то значения всех разрядов кода на выходе блока 16 элементов И будут равны нулю, а значит под действием сигнала с элемента ИЛИ/ИЛИ-НЕ 33 элемент И 23 будет закрыт, а элемент И 24 открыт. В результате этого единичный потенциал с выхода элемента задержки 37 через открытый элемент И 24 поступит на второй вход элемента ИЛИ 31. Сигнал с выхода элемента ИЛИ 31 подается на первые входы элементов И 25 и И 26, на вторые входы которых через элемент ИЛИ/ИЛИ-НЕ 34 поступают соответственно прямой и инверсный ему сигналы (n 1)-го разряда счетчика 10 кольцевого. Так как на данном шаге значение n-го разряда счетчика 10 кольцевого равно нулю, то этот сигнал откроет элемент И 26 и закроет элемент И 25. Тогда сигнал с выхода элемента ИЛИ 31 через открытый элемент И 26 поступит на элемент ИЛИ 29, а через него на счетный вход счетчика 10 кольцевого, чем обеспечит формирование на его выходе единичного сигнала в первом разряде и обнуление нулевого разряда (в результате этого начинается выполнение вышеописанных действий). Когда на выходе счетчика 10 кольцевого формируется единичный потенциал в (n 1)-ом разряде (что соответствует началу анализа последнего разряда кода частной суммы), то под его действием откроется элемент И 25 и закроется элемент И 26. Тогда сигнал с элемента ИЛИ 31 через открытый элемент И 25 поступит на вход элемента задержки 39 (время задержки должно быть больше времени переходных процессов сумматора 12), а с его выхода на элемент задержки 40 и на вход синхронизации блока 13 арифметического. В результате блок 13 арифметический произведет вычисление обратной величины частной суммы, значение которой получено в сумматоре 12. С выхода элемента задержки 40 (время задержки должно быть больше времени переходных процессов блока 13 арифметического) сигнал поступает на вход синхронизации сумматора-вычитателя 14. В результате этого обеспечивается суммирование содержимого сумматора-вычитателя 14 с содержимым выходного регистра блока 13 арифметического. Знак обратной величины частной суммы к моменту суммирования определен в блоке 9 знаковым и в виде единичного или нулевого потенциала поступает на режимный вход сумматора вычитателя 14. If the first bit of the code of the analyzed partial sum is equal to zero, then the values of all bits of the code at the output of the block of 16 AND elements will be equal to zero, which means that under the action of the signal from the element OR / OR NOT 33, the And 23 element will be closed, and the And 24 element will be open . As a result of this, the unit potential from the output of the delay element 37 through the open element AND 24 will go to the second input of the OR element 31. The signal from the output of the element OR 31 is fed to the first inputs of the elements AND 25 and AND 26, to the second inputs of which through the OR / OR element NOT 34 receives, respectively, direct and inverse signals of the (n 1) -th discharge of the counter 10 ring. Since at this step the value of the n-th digit of the ring counter 10 is zero, this signal will open the And 26 element and close the And 25 element. Then the signal from the output of the OR 31 element through the open And 26 element will go to the OR element 29, and through it to the counting input of the counter 10 ring, which will ensure the formation at its output of a single signal in the first category and zeroing the zero discharge (as a result of this, the above operations begin). When at the output of the ring counter 10 a unit potential is formed in the (n 1) th category (which corresponds to the beginning of the analysis of the last bit of the partial sum code), then under its action the And 25 element will open and the And 26 element will close. Then the signal from the OR 31 element through the open element And 25 will go to the input of the delay element 39 (the delay time should be longer than the transient time of the adder 12), and from its output to the delay element 40 and to the synchronization input of the arithmetic unit 13. As a result, the arithmetic unit 13 will calculate the reciprocal of the partial sum, the value of which is obtained in the adder 12. From the output of the delay element 40 (the delay time must be greater than the transient time of the arithmetic unit 13), the signal is fed to the synchronization input of the adder-subtractor 14. As a result, provides a summation of the contents of the adder-subtractor 14 with the contents of the output register of block 13 arithmetic. The sign of the reciprocal of the partial sum at the time of the summation is determined in block 9 by a sign and in the form of a unit or zero potential is fed to the mode input of the adder of the subtractor 14.

Сигнал с выхода элемента задержки 40 также поступает на вторые входы элементов И 21 и И 22. Первый вход элемента И 21 подключен к прямому выходу элемента И/И-НЕ 27, а первый вход элемента И 27 к инверсному выходу элемента И/И-НЕ 27. Если на вход элемента И/И-НЕ 27 с выхода счетчика 8 адаптивного поступит код, все разряды которого равны единице (что соответствует коду последней частной суммы для анализируемого состояния системы), то под действием сигнала с выхода элемента И/И-НЕ 27 элемент И 21 откроется, а элемент И 22 закроется. Тогда сигнал с выхода элемента задержки 40 пройдет через открытый элемент И 21 на вход триггера 15 и установит его в нулевое состояние, в результате чего начнется работа устройства по формированию очередного работоспособного состояния исследуемой системы. Если же на вход элемента И/И-НЕ 27 с выхода счетчика 8 адаптивного поступают коды очередных частных сумм, соответствующих анализируемому состоянию системы, то под действием сигнала с выхода элемента И/И-НЕ 27 элемент И 21 будет закрыт, а элемент И 22 открыт. Тогда сигнал с выхода элемента задержки 40 пройдет через открытый элемент И 22 на вход элемента ИЛИ 30, а с его выхода обеспечит выполнение описанных выше действий к формированию кодов и вычислению частных сумм, соответствующих анализируемому состоянию системы. Работа устройства заканчивается тогда, когда счетчик 1 состояний окажется в нулевом состоянии, чем будет обеспечена выдача на выход 43 сигнала остановки и запрещения инверсным ему сигналом прохождения импульса через элемент И 17 на всасывающий счетный вход счетчика 1 состояний. После прекращения работы устройства окончательный результат вычисления средней наработки на полный отказ исследуемой системы находится в сумматоре-вычитателе 14. The signal from the output of the delay element 40 also goes to the second inputs of the elements And 21 and And 22. The first input of the element And 21 is connected to the direct output of the element AND / AND-NOT 27, and the first input of the element And 27 to the inverse output of the element AND / AND 27. If a code is received at the input of the AND / AND-NOT element 27 from the output of the adaptive counter 8, all bits of which are equal to one (which corresponds to the code of the last particular sum for the system state being analyzed), then under the action of the signal from the output of the AND / AND-NOT element 27 And 21 opens, and And 22 closes. Then the signal from the output of the delay element 40 passes through the open element And 21 to the input of the trigger 15 and sets it to the zero state, as a result of which the device will begin to form the next operational state of the investigated system. If the input of the And / And-NOT 27 element from the output of the adaptive counter 8 receives the codes of the next partial sums corresponding to the analyzed state of the system, then under the action of the signal from the output of the And / And-NOT 27 element, And 21 will be closed, and And 22 is open. Then the signal from the output of the delay element 40 will pass through the open element And 22 to the input of the OR element 30, and from its output will ensure the implementation of the above steps to the formation of codes and the calculation of the partial amounts corresponding to the analyzed state of the system. The operation of the device ends when the state counter 1 is in the zero state, which will ensure the output of the stop signal 43 and prohibition of the inverse signal passing the pulse through the element And 17 to the suction counting input of the state counter 1. After the device stops working, the final result of calculating the mean time between total failure of the system under study is in the adder-subtractor 14.

Счетчик 8 адаптивный (фиг. 2) работает следующим образом. Перед началом формирования кодов частных сумм, соответствующих поступающему на входную шину 50 коду работоспособного состояния системы, все триггеры 48₂-48_n разрядов находятся в исходном (единичном) состоянии. Значения от нулевого до (n 2)-го разрядов кода состояния системы поступают соответственно на вторые входы элементов И 47₁-47_n-1, кроме того значения от нулевого до (n 1)-го разрядов проходят соответственно через элементы ИЛИ-НЕ 44₁-ИЛИ-НЕ 44_n на вторые входы элементов И 46₁-И 46_n. Значит, если значение К-го разряда кода состояния системы равно единице, то соответствующий элемент И 46_К+1 будет закрыт, а элемент И 47_К+1 открыт. Благодаря этому счетный импульс с вычитающего счетного входа 49 или с инверсного выхода триггера предшествующего разряда не поступит на счетный вход триггера 48_К+1, а пройдет через открытый элемент И 47_К+1 и элемент ИЛИ 45_К+1 на первые входы элементов И 46_К+2 и И 47_К+2. Если же значение К-го разряда кода состояния системы равно нулю, то счетный импульс пройдет через открытый элемент И 46_К+1 на установочный вход триггера 48_К+1 и изменит его состояние на противоположное, а потенциал с инверсного выхода триггера 48_К+1 поступит через элемент ИЛИ 45_К на первые входы элементов И 45_К+2 и И 47_К+2. Таким образом, под действием счетного импульса на вычитающем счетном входе 49 будет изменяться состояние триггеров только тех разрядов, значения которых в коде состояний системы равно нулю. Этим самым осуществляется перебор всех возможных состояний триггеров данных разрядов, что соответствует формированию на выходной шине 51 кодов частных сумм для поступившего на шину 50 кода состояния системы. При подаче на шину 50 кода первого работоспособного состояния системы, в котором значения всех разрядов равны единице, счетный импульс со входа 49 не изменит состояния ни одного триггера 48₁-48_n, а на выходе 51 будет код единственной частной суммы, соответствующей данному состоянию системы, с единицами во всех разрядах. При формировании группы кодов частных сумм, соответствующих анализируемому состоянию системы, код предпоследней частной суммы будет совпадать с кодом данного состояния системы, а код последней будет состоять из единиц во всех разрядах. После этого на шину 50 поступает код очередного состояния системы и под действием счетных импульсов со входа 49 начнется формирование кодов соответствующих ему частных сумм.The adaptive counter 8 (Fig. 2) works as follows. Before the start of generating codes of partial sums corresponding to the system operability state code that is received on the input bus 50, all triggers 48 ₂ -48 _n bits are in the initial (single) state. Values from the zero to the (n 2) th digits of the system status code are supplied respectively to the second inputs of the AND 47 ₁ -47 _n-1 elements, in addition, values from the zero to the (n 1) th digits pass respectively through the OR-NOT 44 elements _1- OR NOT 44 _n to the second inputs of AND 46 ₁ -AND 46 _n elements. So, if the value of the Kth digit of the system status code is equal to one, then the corresponding element And 46 _{K + 1} will be closed, and the element And 47 _{K + 1 is} open. Due to this, the counting pulse from the subtracting counting input 49 or from the inverse output of the trigger of the previous discharge does not go to the counting input of the 48 _{K + 1} trigger, but passes through the open element AND 47 _{K + 1} and the OR element 45 _{K + 1} to the first inputs of the And 46 elements _{K + 2} and I 47 _{K + 2} . If the value of the Kth discharge of the system status code is equal to zero, then the counting pulse passes through the open element AND 46 _{K + 1} to the installation input of the 48 _{K + 1} trigger and changes its state to the opposite, and the potential from the inverted output of the trigger 48 _{K + 1} will go through the OR element 45 _K to the first inputs of the elements AND 45 _{K + 2} and AND 47 _{K + 2} . Thus, under the action of the counting pulse at the subtracting counting input 49, the state of the triggers of only those bits whose values in the state code of the system is equal to zero will change. This enumerates all possible states of the triggers of these bits, which corresponds to the formation of codes of partial sums on the output bus 51 for the system status code received on the bus 50. When a code of the first operational state of the system is supplied to bus 50, in which the values of all bits are equal to one, the counting pulse from input 49 will not change the state of any trigger 48 ₁ -48 _n , and output 51 will be the code of the only partial sum corresponding to this state of the system , with units in all ranks. When forming a group of codes of partial sums corresponding to the analyzed state of the system, the code of the penultimate partial sum will coincide with the code of this state of the system, and the code of the latter will consist of units in all digits. After that, the code of the next state of the system is received on the bus 50, and under the influence of the counting pulses from the input 49, the formation of codes of the corresponding partial amounts will begin.

Блок 9 знаковый (фиг. 3) работает следующим образом. Так как знак частной суммы, соответствующей анализируемому состоянию системы, будет положительным, если разность класса ее кода (количества нулевых разрядов в коде) и класса кода состояния системы является четным числом, и отрицательной, если нечетным, то основной функцией блока 9 знакового является определение четности или нечетности общего количества несовпадений значений соответствующих разрядов данных кодов. Для ее осуществления код состояния системы поступает на шину 50, а инверсные значения его разрядов через элементы ИЛИ-НЕ 52₁-ИЛИ-НЕ 52_n подаются на первые входы соответственно элементов И 53₁-И 53_n. На вторые входы элементов И 53₁-И 53_n поступают со входа 51 значения соответствующих разрядов кода анализируемой частной суммы, а на третьи входы через входную шину 57 значения разрядов счетчика 10 кольцевого. Выходные сигналы элементов И 53₁-И 53_n поступают через элемент ИЛИ 54 на установочный вход триггера 55. Исходное состояние триггера 55 (нулевое) устанавливается перед началом определения знака очередной частной суммы сигналом, поступающим на вход 56 с элемента ИЛИ 30 (фиг. 1). От счетчика 10 кольцевого поступают единичные потенциалы поочередно в каждом из разрядов. При неравенстве значений К-го разряда кодов состояния системы и частной суммы и поступлении на элемент И 53_К+1 единичного потенциала от счетчика 10 кольцевого, на выходе элемента И 53_К+1 будет сформирован единичный сигнал, который через элемент ИЛИ 54 пройдет на установочный вход триггера 55 и переключит его в единичное состояние. В случае повторения такой ситуации второй раз триггер 55 будет переключен в нулевое состояние, третий раз в единичное состояние и т. д. Таким образом, если после поступления единичного сигнала с последнего (n-го) разряда счетчика 10 кольцевого на выходе 58 будет единичный потенциал, то анализируемая частная сумма имеет отрицательный знак, а если нулевой положительный знак.Block 9 significant (Fig. 3) works as follows. Since the sign of the partial sum corresponding to the analyzed state of the system will be positive if the difference between the class of its code (the number of zero bits in the code) and the class of the system status code is an even number, and negative, if odd, then the main function of the sign block 9 is the determination of parity or oddness of the total number of discrepancies in the values of the corresponding bits of these codes. For its implementation, the system status code is sent to the bus 50, and the inverse values of its discharges through the elements OR-NOT 52 ₁ -OR NOT 52 _n are fed to the first inputs of the elements And 53 ₁ -and 53 _n, respectively. The second inputs of the elements AND 53 ₁ -AND 53 _n receive from the input 51 the values of the corresponding bits of the code of the analyzed particular sum, and the third inputs through the input bus 57 of the bits of the counter 10 ring. The output signals of the elements AND 53 ₁ -AND 53 _n are fed through the OR element 54 to the installation input of the trigger 55. The initial state of the trigger 55 (zero) is set before the start of determining the sign of the next private sum by the signal received at the input 56 from the element OR 30 (Fig. 1 ) From the ring counter 10, unit potentials are supplied alternately in each of the discharges. If the values of the Kth category of the system status codes and the partial sum are unequal and the unit potential arrives at the I 53 _{K + 1} element from the ring counter 10, a single signal will be generated at the output of the And 53 _{K + 1} element, which will pass through the OR 54 element to the installation trigger input 55 and will switch it to a single state. If this situation repeats the second time, the trigger 55 will be switched to the zero state, the third time to the single state, etc. Thus, if after the receipt of a single signal from the last (n-th) discharge of the counter 10 of the ring at the output 58 there will be a unit potential , then the analyzed partial sum has a negative sign, and if the positive sign is zero.

Технико-экономический эффект от применения предлагаемого изобретения заключается в обеспечении возможности вычисления обобщенного временного показателя безотказности структурно-сложной системы средней наработки на полный отказ, что дает возможность анализировать и прогнозировать безотказность сложной системы с учетом ее структурной и функциональной избыточности. The technical and economic effect of the application of the present invention is to enable the calculation of a generalized temporary indicator of failure-free operation of a structurally complex system of mean time between failures, which makes it possible to analyze and predict the failure-freeness of a complex system taking into account its structural and functional redundancy.

П р и м е р. Пусть для всех элементов системы, представленной мостиковой схемой, содержащей пять элементов с третьим элементом в диагонале, средняя наработка на отказ Т_с 100 ч. Тогда средняя наработка системы на отказ любого элемента равна 20 ч. Предлагаемое устройство позволяет, используя формулу (6), получить среднюю наработку на полный отказ системы Т 81,7 ч. Как видно, второй показатель более полно отражает заложенные в структуру системы возможности по безотказности ее работы.PRI me R. Suppose that for all elements of the system represented by a bridging circuit comprising five elements with the third element in the diagonal MTBF _Tg 100 hours. Then, the mean time between system failure of any element is 20 hours. The proposed device allows, using the formula (6) to get the average operating time for a complete failure of the T system of 81.7 hours. As you can see, the second indicator more fully reflects the possibilities for the reliability of its operation embedded in the structure of the system.

Claims

1. A DEVICE FOR DETERMINING AVERAGE RUNNING FOR A COMPLETE FAILURE OF A STRUCTURAL-COMPLEX SYSTEM, containing a state counter, a reset signal generator, first and second comparison nodes, a system model code memory block, a switch, the first, second, third and fourth AND elements, the first and second OR elements, first and second delay elements, a trigger connected by an inverse output to the first inputs of the third and fourth AND elements, and the first zero input, which is the installation input of the device, with the first input of the first OR element, connected by an output to the second input of the fourth AND element, connected by the output to the first input of the second AND element and through the first delay element to the second input of the third AND element, connected by the output through the second delay element to the second input of the first OR element and directly to the first input of the first AND element, connected by a second input with a direct output of the second OR element, and an output with a subtracting counting input of a state counter connected by a group of zeroing inputs to a group of outputs of a reset signal generator, a group of bit outputs to the groups of inputs of the second OR element and the shaper of the reset signals, as well as to the first groups of inputs of the first and second comparison nodes connected by the second groups of inputs to the group of outputs of the first memory block, and the equality outputs, respectively, to the first and second information inputs of the switch connected the output to the start input of the shaper of the reset signals and the second input of the second AND element associated with the output with a single trigger input, the inverse output of the second OR element is the output of The device is new, the control input of the switch is a mode input of the device, characterized in that a failure rate memory unit, an adaptive counter, a sign determination unit, a ring counter, a register, an adder, an arithmetic unit, an adder-subtracter, an element block And, are introduced into the device from the fifth eleventh AND elements, third to seventh OR elements, third to sixth delay elements, the group of bit outputs of the state counter is connected to the first group of information inputs of the sign and group definition block e installation inputs of an adaptive counter connected by a group of bit outputs with a second group of information inputs of a sign-determining unit, a first group of inputs of a block of elements AND, and a group of inputs of the fifth element And, connected by direct and inverse outputs with the first inputs of the sixth and seventh elements AND, connected by outputs, respectively to the second zero input of the trigger and the first input of the third OR element, connected by the second input to the output of the second AND element, and the output with a counting subtracting input is adaptive of the counter, the first input of the fourth OR element, the zeroing inputs of the adder and the character determination unit, connected by the third group of information inputs to the group of bit outputs of the ring counter and the second group of inputs of the AND element block, connected by the group of outputs to the group of information inputs of the failure rate memory unit and the group of inputs of the fifth OR element connected by a direct output to the first input of the eighth AND element, and by an inverse output to the first input of the ninth AND element, connected by the second input to the output ohm of the third delay element and the second input of the eighth AND element, connected by the output through the fourth delay element to the first input of the sixth OR element and the adder synchronization input, and directly to the read permission input of the failure rate memory unit, connected by the group of outputs to the group of information inputs of the register connected by the group outputs to the group of information inputs of the adder connected by the group of outputs to the group of information inputs of the arithmetic unit connected by the group of outputs to group of information inputs of the adder-subtractor, the installation input of which is the installation input of the device, the output of the sign-determining unit is connected to the mode input of the adder-subtractor, connected by the synchronization input to the output of the sixth delay element and the second inputs of the sixth and seventh elements AND, the output of the fourth OR element is connected to the input of the third delay element and the counting input of the ring counter connected by the penultimate bit output with the input of the seventh element OR connected by direct and inverse outputs to the first inputs of the tenth and eleventh AND elements, respectively, connected by the second inputs to the output of the sixth OR element, connected by the second input to the output of the ninth AND element, the second input of the fourth OR element is connected to the output of the eleventh AND element, the output of the tenth element AND through the fifth delay element is connected with the input of the synchronization of the arithmetic unit and the input of the sixth delay element.

2. The device according to claim 1, characterized in that the adaptive counter includes n 1 AND elements of the first group, n elements AND the second group, n 1 elements AND the third group, n elements OR NOT and n triggers (where n is the number of bits of the counter), the inputs of the elements of the same name OR NOT and the elements AND of the third group are combined and form, together with the input of the nth element OR NOT the group of installation inputs of the counter, the second input of each element AND of the third group is connected to the first input of the same element AND of the second group and, in addition to the first element And the third groups to the exit of the previous element AND of the first group, and the outputs of the elements AND of the third group are connected to the first inputs of the elements of the same name And the first group, connected by the second inputs to the inverse outputs of the same triggers, connected by single inputs to the outputs of the same elements And the second group, the direct outputs of the triggers are a group of discharge outputs of the counter , the second input of the first AND element of the third group is combined with the second input of the first AND element of the second group and is a counting subtractive input of the counter.

3. The device according to claim 1, characterized in that the sign determination unit includes a trigger, an OR element, n AND elements and n OR elements, connected by outputs to the first inputs of the same elements AND, connected by outputs to the inputs of an OR element, connected by an output to a single the trigger input, the direct output and the zero input of which are respectively the output and the zeroing input of the block, the second and third inputs of AND elements are, respectively, the second and third groups of information inputs of the block, the inputs of the elements OR are NOT the first group nformatsionnyh input unit.