RU2025895C1

RU2025895C1 - Multiplier of pulse recurrence rate

Info

Publication number: RU2025895C1
Authority: RU
Inventors: В.С. Дектярев; С.Ю. Жуковский
Original assignee: Научно-исследовательский институт измерительной техники
Priority date: 1992-06-03
Filing date: 1992-06-03
Publication date: 1994-12-30

Abstract

FIELD: radio engineering. SUBSTANCE: multiplier has two multiplication units 1, 2, commutator 3, synchronization unit 6, control unit 7, two analyzers 8, 9, pulse counter 10, two indicators 11, 12, delay element 13, two AND gates 14, 15, NAND gate 16, two OR gates 17, 18, NOT-OR gate 19, pulse generator 20, input wire 4, output wire 5 with proper couplings. EFFECT: expanded application field. 6 cl, 9 dwg

Description

Изобретение относится к радиотехнике и может быть использовано для умножения частоты в аппаратах воспроизведения магнитной записи, а также в качестве измерительного прибора, следящего за изменением входной частоты в различных радиотехнических устройствах. The invention relates to radio engineering and can be used to multiply the frequency in devices for reproducing magnetic recordings, as well as as a measuring device that monitors changes in the input frequency in various radio engineering devices.

Известен цифровой умножитель частоты [1] , содержащий формирователь импульсов, блок управления, три вентиля, два делителя частоты, счетный триггер, два счетчика, два регистра памяти, три блока переноса, элемент И, элемент ИЛИ, параллельный сумматор, триггер задержки и генератор импульсов эталонной частоты с их функциональными связями. Known digital frequency multiplier [1], containing a pulse shaper, a control unit, three gates, two frequency dividers, a counting trigger, two counters, two memory registers, three transfer blocks, an AND element, an OR element, a parallel adder, a delay trigger and a pulse generator reference frequency with their functional relationships.

Данный умножитель характеризуется недостаточно высокой точностью и низкой помехозащищенностью, а также он неконтролепригоден. This multiplier is characterized by insufficient accuracy and low noise immunity, and it is also uncontrollable.

Известен также умножитель частоты следования импульсов [2], содержащий генератор импульсов, делитель частоты, два счетчика импульсов, три элемента ИЛИ, два элемента задержки, регистр, формирователь импульсов, входную и выходную шины, блок управления, триггер и три элемента И с их функциональными связями. Also known is a pulse repetition rate multiplier [2], comprising a pulse generator, a frequency divider, two pulse counters, three OR elements, two delay elements, a register, a pulse shaper, input and output buses, a control unit, a trigger, and three AND elements with their functional connections.

Данный умножитель повышает точность работы за счет снижения количества сбойных ситуаций, но не устраняет их совсем, а также обладает малой контролепригодностью и помехозащищенностью. This multiplier improves accuracy by reducing the number of failed situations, but does not eliminate them at all, and also has low controllability and noise immunity.

Наиболее близким по технической сущности к предлагаемому является умножитель частоты следования импульсов [3], содержащий два умножителя частоты, выполненные каждый из делителя частоты, фазового детектора, управляющего элемента и управляемого генератора с их связями, два делителя с переменным коэффициентом деления, два блока управления коэффициентом деления, два элемента И-НЕ, RS-триггер и коммутатор с их функциональными связями. The closest in technical essence to the proposed one is a pulse repetition rate multiplier [3], containing two frequency multipliers made each of a frequency divider, a phase detector, a control element and a controlled generator with their connections, two dividers with a variable division coefficient, two coefficient control units divisions, two AND-NOT elements, RS-trigger and switch with their functional connections.

Данный умножитель расширяет частотный диапазон, но имеет недостаточные помехозащищенность и контролепригодность. This multiplier extends the frequency range, but has insufficient noise immunity and controllability.

Задачей, на решение которой направлено изобретение, является повышение точности и контролепригодности, что в конечном итоге позволяет получить более высокий технический результат, а именно устранить недостоверные участки и оперативно ввести корректировки в результаты обработки. The task to which the invention is directed is to increase accuracy and control, which ultimately allows to obtain a higher technical result, namely to eliminate unreliable areas and promptly introduce adjustments to the processing results.

Поставленная задача решается тем, что в умножитель частоты следования импульсов, содержащий первый и второй блоки умножения, коммутатор, первый и второй выходы которого подключены к первым входам первого и второго блоков умножения соответственно, а также входную и выходную шины, введены блок синхронизации, блок управления, первый и второй блоки анализа, счетчик импульсов, первый и второй индикаторы, элемент задержки, первый и второй элементы И, элемент И-НЕ, первый и второй элементы ИЛИ, элемент ИЛИ-НЕ, генератор импульсов, выход которого подключен к первым входам блока синхронизации и коммутатора, второй, третий и четвертый входы которого подключены к первому, второму и третьему выходам блока синхронизации соответственно, причем третий выход блока синхронизации подключен к входам элемента задержки и блока управления, первый выход которого подключен к второму входу блока синхронизации, а второй выход - к первому входу первого элемента И, второй вход которого подключен к выходу первого элемента ИЛИ, первый вход которого подключен к выходу элемента задержки и управляющему входу счетчика импульсов, выход которого подключен к первому входу второго элемента И, выход которого подключен к второму входу первого элемента ИЛИ, а второй вход - к счетному входу счетчика импульсов и выходу второго элемента ИЛИ, первый и второй входы которого подключены к первым выходам первого и второго блоков умножения соответственно, группа информационных выходов первого и второго блоков умножения подключена к группе информационных входов первого и второго блоков анализа соответственно, а вторые выходы первого и второго блоков умножения подключены к пеpвым входам первого и второго блоков анализа соответственно, первые выходы которых подключены к пятому и шестому входам коммутатора соответственно, первый выход которого подключен к второму входу второго блока умножения, второй выход - к второму входу первого блока умножения, третий выход - к третьим входам первого и второго блоков умножения и второму входу второго блока анализа, а четвертый выход - к четвертым входам первого и второго блоков умножения и второму входу первого блока анализа, второй выход которого подключен к первому входу элемента ИЛИ-НЕ, второй вход которого подключен к второму выходу второго блока анализа, первый выход которого подключен к первому входу элемента И-НЕ, второй вход которого подключен к первому выходу первого блока анализа, входы первого и второго индикаторов подключены к выходам элементов ИЛИ-НЕ и И-НЕ соответственно, входная шина подключена к третьему входу блока синхронизации, а выходная - к выходу первого элемента И. The problem is solved in that in the pulse repetition rate multiplier containing the first and second multiplication units, a switch, the first and second outputs of which are connected to the first inputs of the first and second multiplication units, respectively, as well as the input and output buses, a synchronization unit, a control unit are introduced , first and second analysis blocks, pulse counter, first and second indicators, delay element, first and second AND elements, AND-NOT element, first and second OR elements, OR-NOT element, pulse generator, the output of which connected to the first inputs of the synchronization unit and the switch, the second, third and fourth inputs of which are connected to the first, second and third outputs of the synchronization unit, respectively, the third output of the synchronization unit connected to the inputs of the delay element and the control unit, the first output of which is connected to the second input of the block synchronization, and the second output is to the first input of the first AND element, the second input of which is connected to the output of the first OR element, the first input of which is connected to the output of the delay element and the control ode to a pulse counter, the output of which is connected to the first input of the second AND element, whose output is connected to the second input of the first OR element, and the second input - to the counting input of the pulse counter and the output of the second OR element, the first and second inputs of which are connected to the first outputs of the first and the second blocks of multiplication, respectively, the group of information outputs of the first and second blocks of multiplication is connected to the group of information inputs of the first and second blocks of analysis, respectively, and the second outputs of the first and second blocks are smart The outputs are connected to the first inputs of the first and second analysis units, respectively, the first outputs of which are connected to the fifth and sixth inputs of the switch, respectively, the first output of which is connected to the second input of the second multiplication unit, the second output to the second input of the first multiplication unit, and the third output to the third the inputs of the first and second multiplication blocks and the second input of the second analysis block, and the fourth output to the fourth inputs of the first and second multiplication blocks and the second input of the first analysis block, the second output of which it is connected to the first input of the OR-NOT element, the second input of which is connected to the second output of the second analysis unit, the first output of which is connected to the first input of the AND-NOT element, the second input of which is connected to the first output of the first analysis unit, the inputs of the first and second indicators are connected to the outputs of the elements OR-NOT and AND-NOT, respectively, the input bus is connected to the third input of the synchronization unit, and the output to the output of the first element I.

Сущность умножителя поясняется электрическими функциональными схемами (фиг.1-6) и временными диаграммами (фиг.7-9), иллюстрирующими его работу. The essence of the multiplier is illustrated by electrical functional circuits (Fig.1-6) and timing diagrams (Fig.7-9), illustrating its operation.

Умножитель (фиг. 1) содержит первый и второй блоки 1 и 2 умножения, коммутатор 3, первый и второй выходы которого подключены к первым входам и второго блоков 1 и 2 умножения соответственно, а также входную и выходную шины 4 и 5, блок 6 синхронизации, блок 7 управления, первый и второй блоки 8 и 9 анализа, счетчик 10 импульсов, первый и второй индикаторы 11 и 12, элемент 13 задержки, первый и второй элементы И 14 и 15, элемент И-НЕ 16, первый и второй элементы ИЛИ 17 и 18, элемент ИЛИ-НЕ 19, генератор 20 импульсов, выход которого подключен к первым входам блока 6 синхронизации и коммутатора 3. Второй, третий и четвертый входы последнего подключены к первому, второму и третьему выходам блока 6 синхронизации соответственно, третий выход блока 6 синхронизации подключен к входам элемента 13 задержки и блока 7 управления, первый выход которого подключен к второму входу блока 6 синхронизации, а второй выход - к первому входу первого элемента И 14. Второй вход элемента И 14 подключен к выходу первого элемента ИЛИ 17, первый вход которого подключен к выходу элемента 13 задержки и управляющему входу счетчика 10 импульсов. Выход счетчика 10 подключен к первому входу второго элемента И 15, выход которого подключен к второму входу первого элемента ИЛИ 17, а второй вход - к счетному входу счетчика 10 импульсов и выходу второго элемента ИЛИ 18, первый и второй входы которого подключены к первым выходам первого и второго блоков 1 и 2 умножения соответственно. Группа информационных выходов первого и второго блоков 1 и 2 умножения подключена к группе информационных входов первого и второго блоков 8 и 9 анализа соответственно, а вторые выходы первого и второго блоков 1 и 2 умножения подключены к первым входам первого и второго блоков 8 и 9 анализа соответственно, первые выходы которых подключены к пятому и шестому входам коммутатора 3 соответственно. Первый выход коммутатора 3 подключен к второму входу второго блока 2 умножения, второй выход - к второму входу первого блока 1 умножения, третий выход - к третьим входам первого и второго блоков 1 и 2 умножения и второму входу второго блока 9 анализа, а четвертый выход - к четвертым входам первого и второго блоков 1 и 2 умножения и второму входу первого блока 8 анализа, второй выход которого подключен к первому входу элемента ИЛИ-НЕ 19. Второй вход элемента ИЛИ-НЕ 19 подключен к второму выходу второго блока 9 анализа, первый выход которого подключен к первому входу элемента И-НЕ 16, второй вход которого подключен к первому выходу первого блока 8 анализа. Входы первого и второго индикаторов 11 и 12 подключены к выходам элементов ИЛИ-НЕ 19 и И-НЕ 16 соответственно. Входная шина 4 подключена к третьему входу блока 6 синхронизации, а выходная шина 5 - к выходу первого элемента И 14. The multiplier (Fig. 1) contains the first and second multiplication blocks 1 and 2, the switch 3, the first and second outputs of which are connected to the first inputs and the second multiplication blocks 1 and 2, respectively, as well as the input and output buses 4 and 5, synchronization block 6 , control unit 7, first and second analysis units 8 and 9, pulse counter 10, first and second indicators 11 and 12, delay element 13, first and second elements AND 14 and 15, AND-NOT element 16, first and second OR elements 17 and 18, the element OR NOT 19, the pulse generator 20, the output of which is connected to the first inputs of the synchronization unit 6 of the station and switch 3. The second, third and fourth inputs of the latter are connected to the first, second and third outputs of the synchronization unit 6, respectively, the third output of the synchronization unit 6 is connected to the inputs of the delay element 13 and the control unit 7, the first output of which is connected to the second input of the unit 6 synchronization, and the second output to the first input of the first AND element 14. The second input of the AND element 14 is connected to the output of the first OR element 17, the first input of which is connected to the output of the delay element 13 and the control input of the pulse counter 10. The output of the counter 10 is connected to the first input of the second element And 15, the output of which is connected to the second input of the first element OR 17, and the second input to the counting input of the counter 10 pulses and the output of the second element OR 18, the first and second inputs of which are connected to the first outputs of the first and second multiplication blocks 1 and 2, respectively. The group of information outputs of the first and second multiplication blocks 1 and 2 is connected to the group of information inputs of the first and second blocks 8 and 9 of the analysis, respectively, and the second outputs of the first and second blocks 1 and 2 of multiplication are connected to the first inputs of the first and second blocks 8 and 9 of the analysis, respectively , the first outputs of which are connected to the fifth and sixth inputs of the switch 3, respectively. The first output of switch 3 is connected to the second input of the second multiplication unit 2, the second output is to the second input of the first multiplication unit 1, the third output is to the third inputs of the first and second multiplication blocks 1 and 2 and the second input of the second analysis unit 9, and the fourth output is to the fourth inputs of the first and second blocks 1 and 2 of multiplication and the second input of the first analysis unit 8, the second output of which is connected to the first input of the OR-NOT 19. The second input of the OR-NOT 19 element is connected to the second output of the second analysis unit 9, the first output which is connected to the first input of the AND-NOT 16 element, the second input of which is connected to the first output of the first analysis unit 8. The inputs of the first and second indicators 11 and 12 are connected to the outputs of the elements OR NOT 19 and NOT 16, respectively. The input bus 4 is connected to the third input of the synchronization unit 6, and the output bus 5 is connected to the output of the first AND element 14.

Каждый из блоков 1 (2) умножения (фиг.2) содержит первый, второй и третий счетчики 21, 22 и 23 импульсов, схему 24 сравнения, делитель 25 частоты, первый и второй элементы 26 и 27 задержки, первый, второй и третий элементы ИЛИ 28, 29 и 30. Первый вход первого элемента ИЛИ 28 подключен к четвертому входу блока 1 (2) умножения, а выход - к управляющему входу первого счетчика 21 импульсов, счетный вход которого подключен к второму входу блока 1 (2) умножения, а выход переполнения - к второму входу первого элемента ИЛИ 28 и первому входу второго элемента ИЛИ 29. Выход последнего подключен к счетному входу второго счетчика 22 импульсов, вход сброса которого подключен к первому входу первого элемента ИЛИ 28. Информационные выходы первого счетчика 21 импульсов подключены к первой группе информационных входов схемы 24 сравнения, вторая группа информационных входов которой подключена к информационным выходам третьего счетчика 23 импульсов. Управляющий вход счетчика 23 подключен к третьему входу блока 1 (2) умножения и входу первого элемента 26 задержки, выход которого подключен к первому входу третьего элемента ИЛИ 30. Второй вход элемента ИЛИ 30 подключен к счетному входу третьего счетчика 23 импульсов, выходу делителя 25 частоты и входу второго элемента 27 задержки, выход которого подключен к управляющему входу схемы 24 сравнения, выход которой подключен к второму входу второго элемента ИЛИ 29. Выход третьего элемента ИЛИ 30 подключен к управляющему входу делителя 25 частоты, информационные входы которого подключены к информационным выходам второго счетчика 22 импульсов и группе информационных выходов блока 1 (2) умножения, счетный вход - к первому входу блока 1 (2) умножения, а выход - к первому выходу блока 1 (2) умножения, второй выход которого подключен к входу переполнения второго счетчика 22 импульсов. Each of the blocks 1 (2) of the multiplication (figure 2) contains the first, second and third counters 21, 22 and 23 pulses, a comparison circuit 24, a frequency divider 25, the first and second delay elements 26 and 27, the first, second and third elements OR 28, 29 and 30. The first input of the first element OR 28 is connected to the fourth input of the block 1 (2) of multiplication, and the output to the control input of the first counter 21 pulses, the counting input of which is connected to the second input of the block 1 (2) of multiplication, and overflow output - to the second input of the first element OR 28 and the first input of the second element OR 29. Output last it is connected to the counting input of the second counter 22 pulses, the reset input of which is connected to the first input of the first OR element 28. The information outputs of the first counter 21 pulses are connected to the first group of information inputs of the comparison circuit 24, the second group of information inputs of which are connected to the information outputs of the third counter 23 pulses. The control input of the counter 23 is connected to the third input of the multiplication unit 1 (2) and the input of the first delay element 26, the output of which is connected to the first input of the third OR element 30. The second input of the OR element 30 is connected to the counting input of the third pulse counter 23, the output of the frequency divider 25 and the input of the second delay element 27, the output of which is connected to the control input of the comparison circuit 24, the output of which is connected to the second input of the second OR element 29. The output of the third OR element 30 is connected to the control input of the frequency divider 25, information whose inputs are connected to the information outputs of the second counter 22 pulses and the group of information outputs of the unit 1 (2) multiplication, the counting input to the first input of the unit 1 (2) multiplication, and the output to the first output of the unit 1 (2) multiplication, the second output which is connected to the overflow input of the second counter 22 pulses.

Каждый из блоков 8 (9) анализа (фиг.3) содержит первый и второй D-триггеры 31 и 32, дешифратор 33, группа информационных входов которого подключена к группе информационных входов блока 8 (9) анализа, а выход - к С-входу первого D-триггера 31, выход которого подключен к второму выходу блока 8 (9) анализа. С-вход второго D-триггера 32 подключен к первому входу блока 8 (9) анализа, первый выход которого подключен к выходу второго D-триггера 32, S-вход которого подключен к S-входу первого D-триггера 31 и второму входу блока 8 (9) анализа. D-входы первого и второго D-триггеров 31 и 32 подключены к нулевой шине. Each of the blocks 8 (9) of the analysis (Fig. 3) contains the first and second D-flip-flops 31 and 32, a decoder 33, the group of information inputs of which is connected to the group of information inputs of the block 8 (9) of analysis, and the output to the C-input the first D-trigger 31, the output of which is connected to the second output of block 8 (9) analysis. The C-input of the second D-trigger 32 is connected to the first input of the analysis unit 8 (9), the first output of which is connected to the output of the second D-trigger 32, the S-input of which is connected to the S-input of the first D-trigger 31 and the second input of block 8 (9) analysis. D-inputs of the first and second D-flip-flops 31 and 32 are connected to the zero bus.

Коммутатор 3 (фиг.4) содержит первый, второй, третий и четвертый элементы И 34, 35, 36 и 37, выходы которых подключены соответственно к первому, второму, третьему и четвертому выходам коммутатора 3. Первый вход коммутатора подключен к первому входу первого элемента И 34 и первому входу второго элемента И 35, второй вход которого подключен к пятому входу коммутатора 3, а третий вход - к третьему входу коммутатора 3 и первому входу третьего элемента И 36. Второй вход элемента И 36 подключен к четвертому входу коммутатора 3 и первому входу четвертого элемента И 37, второй вход которого подключен к второму входу коммутатора 3 и второму входу первого элемента И 34, третий вход которого подключен к шестому входу коммутатора 3. The switch 3 (figure 4) contains the first, second, third and fourth elements And 34, 35, 36 and 37, the outputs of which are connected respectively to the first, second, third and fourth outputs of the switch 3. The first input of the switch is connected to the first input of the first element And 34 and the first input of the second element And 35, the second input of which is connected to the fifth input of the switch 3, and the third input - to the third input of the switch 3 and the first input of the third element And 36. The second input of the element And 36 is connected to the fourth input of the switch 3 and the first fourth element input And 37, the second input of which is connected to the second input of the switch 3 and the second input of the first element And 34, the third input of which is connected to the sixth input of the switch 3.

Блок 6 синхронизации (фиг.5) содержит первый и второй триггеры 38 и 39, регистр 40 сдвига, элемент ИЛИ 41, элемент И 42, первый вход которого подключен к первому входу блока 6 синхронизации и входу синхронизации регистра 40 сдвига, а второй вход - к третьему входу блока 6 синхронизации и С-входу первого триггера 38, R-вход триггера 38 подключен к выходу элемента ИЛИ 41, а выход - к информационному входу регистра 40 сдвига, первый выход которого подключен к первому входу элемента ИЛИ 41, второй вход которого подключен к второму входу блока 6 синхронизации. Второй выход регистра 40 сдвига подключен к третьему входу элемента И 42, выход которого подключен к С-входу второго триггера 39. Первый и второй выходы триггера 39 подключены соответственно к первому и второму выходам блока 6 синхронизации, третий выход которого подключен к выходу элемента И 42. Block 6 synchronization (Fig. 5) contains the first and second triggers 38 and 39, shift register 40, OR element 41, element AND 42, the first input of which is connected to the first input of synchronization unit 6 and the synchronization input of shift register 40, and the second input to the third input of synchronization unit 6 and the C-input of the first trigger 38, the R-input of trigger 38 is connected to the output of the OR element 41, and the output is connected to the information input of the shift register 40, the first output of which is connected to the first input of the OR element 41, the second input of which connected to the second input of block 6 synchronization. The second output of the shift register 40 is connected to the third input of the And 42 element, the output of which is connected to the C-input of the second trigger 39. The first and second outputs of the trigger 39 are connected respectively to the first and second outputs of the synchronization unit 6, the third output of which is connected to the output of the And 42 element .

Блок 7 управления (фиг.6) содержит первый и второй триггеры 43 и 44, элемент И 45, элемент 46 начальной установки, выход которого подключен к R-входам первого и второго триггеров 43 и 44 и первому выходу блока 7 управления. Второй выход последнего подключен к первому выходу триггера 43, второй выход которого подключен к первому входу элемента И 45. Выход элемента И 45 подключен к С-входу триггера 44, выход которого подключен к С-входу триггера 43, а вход блока 7 управления подключен к второму входу элемента И 45. The control unit 7 (Fig.6) contains the first and second triggers 43 and 44, the element And 45, the element 46 of the initial installation, the output of which is connected to the R-inputs of the first and second triggers 43 and 44 and the first output of the control unit 7. The second output of the latter is connected to the first output of the trigger 43, the second output of which is connected to the first input of the And 45 element. The output of the And 45 element is connected to the C-input of the trigger 44, the output of which is connected to the C-input of the trigger 43, and the input of the control unit 7 is connected to the second input of the element And 45.

Умножитель частоты следования импульсов работает следующим образом. The pulse repetition rate multiplier operates as follows.

Входные импульсы (фиг.7а), период следования которых Т_вх, поступают с входной шины 4 на триггер 38, переводя его по переднему фронту в единичное состояние из исходного нулевого (фиг.7б). Первым импульсом с генератора 20 (фиг. 7в) единичное состояние переносится на первый выход регистра 40, и одновременно триггер 38 устанавливается в нулевое состояние. Таким образом, длительность импульсов на выходе регистра 40 (фиг.7г) равна периоду импульсов с генератора 20.The input pulses (figa), the period of which T _I , come from the input bus 4 to the trigger 38, translating it on the leading edge to a single state from the initial zero (figb). The first pulse from the generator 20 (Fig. 7B), a single state is transferred to the first output of the register 40, and at the same time, the trigger 38 is set to zero. Thus, the pulse duration at the output of the register 40 (Fig.7g) is equal to the period of the pulses from the generator 20.

Для устранения коротких импульсных помех во входном сигнале используется элемент И 42, на выходе которого выделяются импульсы (фиг.7д) длительностью в полпериода сигнала с генератора 20, соответствующие истинным импульсам входного сигнала и синфазные с импульсами генератора 20. To eliminate short impulse noise in the input signal, an And 42 element is used, at the output of which pulses (Fig. 7d) are allocated for a half-period of the signal from the generator 20, corresponding to the true pulses of the input signal and in phase with the pulses of the generator 20.

За первый (после включения умножителя) период входного сигнала осуществляется автоматическая подготовка умножителя к работе. В этот период времени выходные импульсы умножителя не отражают достоверно требуемую зависимость F_вых = K ˙F_вх. Блокировку этих импульсов осуществляют элемент И 14 и блок 7.For the first (after switching on the multiplier) period of the input signal, the multiplier is automatically prepared for operation. During this time, the output pulses of the multiplier does not present fairly the required dependencies F _O = K ˙F _Rin. The blocking of these pulses is carried out by the element And 14 and block 7.

Блок 7 управления работает следующим образом. При включении питания элемент 46 вырабатывает сигнал, который устанавливает триггеры 43 и 44, а также триггер 38 в нулевое состояние. Элемент И 14 закрыт. Первый после включения питания импульс с выхода элемента И 42 проходит через открытый элемент И 45 на счетный вход триггера 44 и перебрасывает его в противоположное (единичное) состояние. Следующий импульс с элемента И 42 опять перебрасывает триггер 44, по положительному фронту выходного сигнала которого перебрасывается в единичное состояние триггер 43, открывая элемент И 14 и закрывая элемент И 45. Следовательно, до окончания первого периода входного сигнала после включения в работу умножителя на его выходе не появляются импульсы, частота которых не отражает требуемой зависимости
Т_вых = Т_вх/К.The control unit 7 operates as follows. When the power is turned on, the element 46 generates a signal that sets the triggers 43 and 44, as well as the trigger 38 to zero. Element And 14 is closed. The first pulse after turning on the power from the output of the And 42 element passes through the open And 45 element to the counting input of the trigger 44 and transfers it to the opposite (single) state. The next impulse from the And 42 element again flips the trigger 44, on the positive edge of the output signal of which it flips to the single state, the trigger 43 opens the And 14 element and closes the And 45 element. Therefore, until the end of the first period of the input signal after the multiplier is turned on at its output no pulses appear, the frequency of which does not reflect the required dependence
T _o = T _I / K.

Импульсная последовательность с элемента И 42 преобразуется триггером 39 в прямую (фиг.7е) и инверсную стробирующие последовательности. В дальнейшем первый блок 1 умножения при положительных значениях прямой стробирующей последовательности измеряет входные периоды, при нулевых значениях идет их ускоренный пересчет, т.е. происходит умножение частоты импульсной последовательности. Второй блок 2 умножения работает аналогично при использовании инверсной стробирующей последовательности. Для работы блоков 1 и 2 на выходах элементов И 35, 34, 37, 36 формируются сигналы (фиг.7ж, з, и, к соответственно). The pulse sequence from the And element 42 is converted by the trigger 39 into a direct (Fig. 7f) and inverse gating sequences. Subsequently, the first multiplication unit 1, with positive values of the direct gating sequence, measures the input periods; at zero values, their accelerated conversion takes place, i.e. the frequency of the pulse sequence is multiplied. The second block 2 multiplication works similarly when using an inverse gating sequence. For the operation of blocks 1 and 2 at the outputs of the elements And 35, 34, 37, 36, signals are generated (Fig.7g, s, and, respectively).

Рассмотрим работу первого блока 1 умножения. В первый входной период идет измерение периода: первый импульс (фиг.7к) поступает на установочные входы счетчиков 22 и 21 и записывает в них соответственно коды М - α + 1 и N-K, где М и N - емкости счетчиков 22 и 21; К - коэффициент умножения;

α =

,

...

- целая часть;
τ₂₅ и τ₃₀ - времена задержек делителя 25 частоты и элемента ИЛИ 30; Т_о - период импульсов с генератора 20. На суммирующий вход счетчика 21 поступает пачка импульсов с генератора 20 (фиг.7ж), за счет обратной связи счетчика 21 через элемент ИЛИ 28 (фиг.7л) на суммирующий вход счетчика 22 поступает серия импульсов (фиг. 7м) с периодом Т_о˙K. Таким образом, к концу первого входного периода в счетчике 22 записан (фиг.7н) код

, , а код δ остатка этого периода (0 ≅ δ < К) записан в счетчике 21 (фиг.7о). Вторым входным импульсом (фиг.7п) с элемента И 37 код счетчика 22 переносится в делитель 25, а счетчик 23 устанавливается в состояние N. Задержка сигнала в элементе 26 равна τ₂₈ + τ ₂₁ + + τ ₂₉ + τ₂₂, т.е. сумма времен задержек в элементах ИЛИ 28 и 29 и счетчиках 21 и 22. На вычитающий вход делителя 25 частоты поступает пачка импульсов (фиг.7з с элемента И 34. Когда делитель 25 частоты обнуляется, на его выходе появляется импульс умноженной частоты (фиг. 7п), который вновь записывает в делитель 25 частоты код счетчика 22 и задним фронтом вычитает из состояния счетчика 23 одну единицу (фиг.7р). Задержка элемента 27 немного больше времени задержки счетчика 23. Если коды счетчиков 21 и 23 равны, то в счетчик 22 добавляется одна единица (фиг.7с). Если, по-прежнему, код счетчика 21 меньше кода счетчика 23, то состояние счетчика 22 не изменяется, так как импульс с выхода элемента 27 не проходит через схему 24 и элемент ИЛИ 29. На выходе делителя 25 появляются импульсы умноженной частоты, причем после добавления единицы в счетчик 22 происходит корректировка временного положения этих импульсов. Так как коэффициент деления делителя 25 выбран кодом счетчика 22 и равен

, а в процессе умножения идет коррекция этого коэффициента, то на выходе делителя 25 получается зависимость F_вых = K ˙F_вх с точностью ±Т_о/2.Consider the work of the first block 1 of the multiplication. In the first input period, the period is measured: the first pulse (Fig.7k) arrives at the installation inputs of the

counters

22 and 21 and writes codes M - α + 1 and NK, respectively, where M and N are the capacities of the

counters

22 and 21; K is the multiplication factor;

α =

,

...

- the whole part;
τ ₂₅ and τ ₃₀ - the delay times of the frequency divider 25 and the element OR 30; T _about - the period of the pulses from the generator 20. A packet of pulses from the generator 20 (Fig. 7g) is received at the summing input of the counter 21 (due to the feedback of the counter 21 through the OR element 28 (Fig. 7l), a series of pulses ( Fig. 7m) with a period T _o ˙K. Thus, by the end of the first input period in the counter 22 is recorded (Fig.7n) code

,, and the code δ of the remainder of this period (0 ≅ δ <K) is recorded in the counter 21 (Fig.7o). The second input pulse (Fig.7p) from the And element 37 the code of the counter 22 is transferred to the divider 25, and the counter 23 is set to the state N. The signal delay in the element 26 is equal to τ ₂₈ + τ ₂₁ + + τ ₂₉ + τ ₂₂ , i.e. . the sum of the delay times in the OR

elements

28 and 29 and the

counters

21 and 22. A packet of pulses arrives at the subtracting input of the frequency divider 25 (Fig. 7h from the And 34 element. When the frequency divider 25 is reset, the pulse of the multiplied frequency appears at its output (Fig. 7p ), which again writes the code of the counter 22 to the frequency divider 25 and subtracts one unit from the state of the counter 23 (Fig. 7p). The delay of the element 27 is slightly longer than the delay time of the counter 23. If the codes of the

counters

21 and 23 are equal, then the counter 22 one unit is added (Fig. 7c). If, as before, the code is counted 21 is less than the code of counter 23, the state of counter 22 does not change, since the pulse from the output of element 27 does not pass through circuit 24 and element OR 29. At the output of divider 25, pulses of a multiplied frequency appear, and after adding a unit to counter 22, the time positions of these pulses. Since the division ratio of the divider 25 is selected by the counter code 22 and is equal to

And is in the process of multiplication of the correction coefficient, the output of divider 25 is obtained dependence F _O = K ˙F _Rin to an accuracy _of ± T / 2.

Выходные сигналы с делителей 25 обоих блоков 1 и 2 умножения объединяются на элементе ИЛИ 18 (фиг.7т). Сбойные ситуации из-за совпадения импульсов входных и с генератора 20, в результате которых на выходе умножителя может появиться ложный импульс, принципиально устранены, так как все сигналы, поступающие на рабочую часть умножителя, синхронны и длительности сигналов установки нормируются периодом импульсов с генератора 20. The output signals from the dividers 25 of both blocks 1 and 2 of the multiplication are combined on the element OR 18 (Fig.7t). Failure situations due to the coincidence of the input and generator pulses 20, as a result of which a false pulse may appear at the output of the multiplier, are fundamentally eliminated, since all the signals arriving at the working part of the multiplier are synchronous and the duration of the installation signals is normalized by the pulse period from the generator 20.

На установочный вход счетчика 10 поступает импульс, задержанный на время задержки одного блока 1 (2) умножения. В счетчик 10 записывается код L-K+1, где L - емкость счетчика 10. На суммирующий вход счетчика 10 поступают импульсы с элемента ИЛИ 18 - состояние счетчика 10 изменяется по заднему фронту этих импульсов. Выходной сигнал со счетчика 10 (фиг.7у) запрещает прохождение через элемент И 15 последнего импульса умноженной частоты, на место которого подставляется на элементе ИЛИ 17 синхронный входной импульс (фиг. 7ф). За счет этого при неодинаковых входных периодах устраняется ошибка, которая была бы, если последний импульс не успел сформироваться на выходе делителей 25 частоты, т.е. в случае (Т_вх)_i+1 < (Т_вх)_i. Кроме того, это позволяет производить умножение входной частоты с девиацией до ± 100/К (%).At the installation input of the counter 10 receives a pulse delayed by the delay time of one block 1 (2) multiplication. The code L-K + 1 is written to the counter 10, where L is the capacity of the counter 10. Pulses from the OR element 18 arrive at the summing input of the counter 10 - the state of the counter 10 changes along the trailing edge of these pulses. The output signal from the counter 10 (Fig.7u) prevents the passage through the And 15 element of the last pulse of the multiplied frequency, in place of which is substituted on the element OR 17 synchronous input pulse (Fig. 7f). Due to this, with unequal input periods, an error is eliminated, which would be if the last pulse did not have time to form at the output of the frequency dividers 25, i.e. in the case of (T _in ) _{i + 1} <(T _in ) _i. In addition, this allows the input frequency to be multiplied with a deviation of up to ± 100 / K (%).

Емкость счетчика 22 определяет минимальную частоту входного сигнала, а заданная точность умножения ограничивает сверху частоту входного сигнала. The capacity of the counter 22 determines the minimum frequency of the input signal, and the specified accuracy of the multiplication limits the frequency of the input signal from above.

Рассмотрим работу устройства в области минимальных входных частот. Consider the operation of the device in the field of minimum input frequencies.

На четвертый и третий входы блока 1 умножения поступают разделенные коммутатором 3 отформированные входные импульсы (соответственно фиг.8а и фиг. 8б), а на второй и первый входы блока 1 - пачки импульсов с генератора 20 (соответственно фиг. 8ж и фиг.8з). Если входной период больше критического значения (F_вх < F_вх.мин), то на вторых выходах блоков 1 и 2 появляются импульсы переполнения со счетчика 22 (соответственно фиг.8в и фиг.8г). Эти импульсы и разделенные входные импульсы поступают на триггер 32, и на вторых выходах блоков 8 и 9 анализа формируются импульсы запрета (соответственно фиг.8д и фиг.8е), которые поступают на пятый и шестой входы коммутатора 3, запрещая прохождение импульсов высокой частоты с генератора 20 на счетчики 22. Таким образом, в них записано максимальное число, равное объему памяти счетчиков 22, а не начинается счет снова оставшихся импульсов в пачке. На выходе умножителя формируется минимально возможное значение умноженной частоты F_вых. Импульсы запрета с блоков 8 и 9 анализа суммируются элементом И-НЕ 16 (фиг.8и), индикатор 12 сигнализирует о выходе за границу частотного диапазона.The fourth and third inputs of the multiplication block 1 receive the mapped input pulses separated by the switch 3 (Fig. 8a and Fig. 8b, respectively), and the second and first inputs of the block 1 receive pulse packets from the generator 20 (Fig. 8g and Fig. 8h, respectively) . If the input period is greater than the critical value (F _in <F _in.min ), then overflow pulses from the counter 22 appear on the second outputs of blocks 1 and 2 (Figs. 8c and 8d, respectively). These pulses and separated input pulses are supplied to the trigger 32, and at the second outputs of the analysis blocks 8 and 9, inhibit pulses are generated (Figs. 8e and 8e, respectively), which are fed to the fifth and sixth inputs of the switch 3, prohibiting the passage of high-frequency pulses with the generator 20 to the counters 22. Thus, the maximum number equal to the memory size of the counters 22 is recorded in them, and the count of the remaining pulses in the packet does not begin again. At the output of the multiplier is formed the minimum possible value of the multiplied frequency F _o . The prohibition pulses from blocks 8 and 9 of the analysis are summed up by the NAND 16 element (Fig. 8i), indicator 12 signals that the frequency range has been exceeded.

При работе в области максимальных входных частот на четвертый и третий входы блока 1 умножения поступают разделенные коммутатором 3 нормированные входные импульсы (соответственно фиг.9а и фиг.9б), они же поступают на первые входы блоков 8 и 9 анализа соответственно. Дешифратором 33 выбирается заданная точность умножения, и выходные импульсы с него у каждого блока 8 (фиг. 9в) и 9 (фиг.9г) анализа поступают на триггер 31. Если F_вх становится больше критического значения, то на выходе дешифратора 33 не формируются импульсы. Триггер 31 формирует контрольные импульсы на первом выходе блоков 8 (фиг.9д) и 9 (фиг.9е) анализа. Эти импульсы суммируются элементом ИЛИ-НЕ 19 (фиг.9ж), и индикатор 11 сигнализирует о понижении точности умножения.When working in the field of maximum input frequencies, the fourth and third inputs of the multiplication unit 1 receive the normalized input pulses separated by the switch 3 (Figs. 9a and 9b, respectively), they also arrive at the first inputs of the analysis blocks 8 and 9, respectively. The decoder 33 selects the specified multiplication accuracy, and the output pulses from it for each analysis unit 8 (Fig. 9c) and 9 (Fig. 9g) are sent to the trigger 31. If F _I becomes larger than the critical value, then pulses are not generated at the output of the decoder 33 . The trigger 31 generates control pulses at the first output of blocks 8 (fig.9d) and 9 (fig.9e) analysis. These pulses are summed by the element OR-NOT 19 (Fig.9g), and the indicator 11 signals a decrease in the accuracy of the multiplication.

Claims

1. A PULSE FREQUENCY FREQUENCY MULTIPLIER, comprising the first and second multiplication units, a switch whose first and second outputs are connected to the first inputs of the first and second multiplication units, respectively, as well as an input and output bus, characterized in that a synchronization unit, a unit controls, first and second analysis units, pulse counter, first and second indicators, delay element, first and second elements AND, element AND - NOT, first and second elements OR, element OR - NOT, pulse generator, the output of which is connected to the first inputs of the synchronization unit and the switch, the second, third and fourth inputs of which are connected to the first, second and third outputs of the synchronization unit, respectively, the third output of the synchronization unit is connected to the inputs of the delay element and the control unit, the first output of which is connected to the second input of the synchronization unit, and the second output is to the first input of the first AND element, the second input of which is connected to the output of the first OR element, the first input of which is connected to the output of the delay element and the control input of the counter and pulses, the output of which is connected to the first input of the second AND element, the output of which is connected to the second input of the first OR element, and the second input - to the counting input of the pulse counter and the output of the second OR element, the first and second inputs of which are connected to the first outputs of the first and second blocks multiplication, respectively, the group of information outputs of the first and second blocks of multiplication is connected to the group of information inputs of the first and second blocks of analysis, respectively, and the second outputs of the first and second blocks of multiplication are connected are connected to the first inputs of the first and second analysis units, respectively, the first outputs of which are connected to the fifth and sixth inputs of the switch, respectively, the first output of which is connected to the second input of the second multiplication unit, the second output to the second input of the first multiplication unit, the third output to the third the inputs of the first and second multiplication units and the second input of the second analysis unit, and the fourth output to the fourth inputs of the first and second multiplication units and the second input of the first analysis unit, the second output of which is connected to the first at the input of the OR element is NOT, the second input of which is connected to the second output of the second analysis unit, the first output of which is connected to the first input of the element AND is NOT, the second input of which is connected to the first output of the first analysis unit, the inputs of the first and second indicators are connected to the outputs of the element OR - NOT and AND - NOT, respectively, the input bus is connected to the third input of the synchronization unit, and the output bus is connected to the output of the first element I.

2. The multiplier according to claim 1, characterized in that each of the multiplication units contains a first, second and third pulse counters, a comparison circuit, a frequency divider, the first and second delay elements, the first, second and third OR elements, the first input of the first element OR is connected to the fourth input of the multiplication unit, and the output is to the control input of the first pulse counter, the counting input of which is connected to the second input of the multiplication unit, and the overflow output is connected to the second input of the first OR element and to the first input of the second OR element, output to connected to the counting input of the second pulse counter, the reset input of which is connected to the first input of the first OR element, the information outputs of the first pulse counter are connected to the first group of information inputs of the comparison circuit, the second group of information inputs of which are connected to the information outputs of the third pulse counter, the control input of which connected to the third input of the multiplication unit and the input of the first delay element, the output of which is connected to the first input of the third OR element, the second input to which is connected to the counting input of the third pulse counter, the output of the frequency divider and the input of the second delay element, the output of which is connected to the control input of the comparison circuit, the output of which is connected to the second input of the second OR element, the output of the third OR element is connected to the control input of the frequency divider, information inputs which is connected to the information outputs of the second pulse counter and the group of information outputs of the multiplication unit, the counting input to the first input of the multiplication unit, and the output to the first output b multiplication lock, the second output of which is connected to the overflow output of the second pulse counter.

3. The multiplier according to claim 1, characterized in that the analysis unit contains the first and second D-triggers, a decoder, the group of information inputs of which are connected to the group of information inputs of the analysis unit, and the output is to the C-input of the first D-trigger, the output of which connected to the second output of the analysis unit, the C-input of the second D-trigger is connected to the first input of the analysis unit, the first output of which is connected to the output of the second D-trigger, the S-input of which is connected to the S-input of the first D-trigger, and the second input of the unit analysis, D-inputs of the first and second D-triggers cheny to the zero bus.

4. The multiplier according to claim 1, characterized in that the switch contains the first to fourth AND elements, the outputs of which are connected respectively to the first and fourth outputs of the switch, the first input of which is connected to the first inputs of the first and second AND elements, the second input of the last connected to the fifth the input of the switch, and the third input to the third input of the switch and the first input of the third element And, the second input of which is connected to the fourth input of the switch and the first input of the fourth element And, the second input of which is connected to the second input m switch and the first AND gate, the third input of the third AND element is connected to the sixth input of the switch.

5. The multiplier according to claim 1, characterized in that the synchronization unit comprises first and second triggers, a shift register, an OR element, an AND element, the first input of which is connected to the first input of the synchronization block to the synchronization input of the shift register, and the second input to the third the input of the synchronization unit and the C-input of the first trigger, the R-input of which is connected to the output of the OR element, and the output is to the information input of the shift register, the first output of which is connected to the first input of the OR element, the second input of which is connected to the second input of the synchronization unit tion, and the second shift register output to the third input of the And element, the output of which is connected to the C-input of the second trigger, the first and second outputs of which are connected respectively to the first and second outputs of the synchronization block, the third output of which is connected to the output of the And element.

6. The multiplier according to claim 1, characterized in that the control unit comprises first and second triggers, an element And, an initial installation element, the output of which is connected to the R-inputs of the first and second triggers and the first output of the control unit, the second output of which is connected to the first the output of the second trigger, the second output of which is connected to the first input of the And element, the output of which is connected to the C-input of the first trigger, the output of which is connected to the C-input of the second trigger, and the input of the control unit to the second input of the element I.