RU2024108C1

RU2024108C1 - Dielectric-isolated integrated circuit manufacturing process

Info

Publication number: RU2024108C1
Authority: RU
Inventors: Н.А. Брюхно; Б.А. Гарбуз; В.И. Громов; Ю.В. Ким; Г.М. Ковалев; В.А. Смирнов
Original assignee: Акционерное общество "Кремний"
Priority date: 1991-06-13
Filing date: 1991-06-13
Publication date: 1994-11-30

Abstract

FIELD: microelectronics. SUBSTANCE: in manufacturing dielectric-isolated integrated circuit, isolating grooves are etched on plain-parallel single-crystal low-alloyed silicon chip, high-alloyed buried layer of same polarity of conductivity as chip is formed, insulating oxide and single-crystal silicon substrate are formed, single-crystal silicon is removed to shape isolated pockets, transistor structures are formed in isolated pockets, ports are opened for high-alloyed regions joined with buried layer; in the process, measures are taken to prevent their boundaries from emerging beyond isolated pockets at point where pocket boundary is crossed by deposited bus; high-alloyed regions are formed, dielectric is deposited on surfaces of high-alloyed regions, ports are opened for contacts to single-crystal silicon, metallization buses are formed. EFFECT: facilitated manufacture of dielectric-isolated high-voltage power integrated circuits. 2 dwg, 1 tbl

Description

Изобретение относится к технологии изготовления кремниевых высоковольтных мощных микросхем с диэлектрической изоляцией. The invention relates to the technology of manufacturing silicon high-voltage high-power circuits with dielectric insulation.

Известен способ изготовления высоковольтных кремниевых микросхем с диэлектрической изоляцией, включающий травление разделительных канавок на плоскопараллельной монокристаллической слаболегированной кремниевой пластине, формирование сильнолегированного скрытого слоя того же типа проводимости, что и пластина, на поверхности вытравленного рельефа, покрытие поверхности рельефа изолирующим окислом и поликремнием-подложкой, удаление монокристаллического кремния для формирования изолированных областей-карманов, формирование в карманах транзисторных структур методом планарной технологии, вскрытие окон, не выходящих за пределы карманов, для сильнолегированных областей, смыкающихся со скрытым слоем, формирование сильнолегированных областей, формирование диэлектрика на поверхности сильнолегированных областей, вскрытие окон в диэлектрике под контакты к монокристаллическому кремнию, формирование шин металлизации к элементам микросхем и скрытому слою [1]. Сильнолегированную область, смыкающуюся со скрытым слоем, создают для снижения сопротивления между скрытым слоем и металлическим контактом. Это особенно важно для высоковольтных мощных микросхем, так как для их изготовления используется монокристаллический кремний с высоким удельным сопротивлением. A known method of manufacturing high-voltage silicon microcircuits with dielectric insulation, including etching of the separation grooves on a plane parallel monocrystalline low-alloy silicon wafer, forming a heavily doped hidden layer of the same conductivity type as the wafer, on the surface of the etched relief, coating the surface of the relief with insulating oxide and polysilicon substrate, removal single-crystal silicon for the formation of isolated pockets, the formation in karma of transistor structures by the planar technology method, opening windows that do not extend beyond the pockets for heavily doped areas that are adjacent to the hidden layer, forming highly doped areas, forming a dielectric on the surface of heavily doped areas, opening windows in the dielectric to contacts single-crystal silicon, forming metallization buses to chip elements and a hidden layer [1]. A heavily doped region interlocking with the hidden layer is created to reduce the resistance between the hidden layer and the metal contact. This is especially important for high-voltage powerful microcircuits, since monocrystalline silicon with high resistivity is used for their manufacture.

Между сильнолегированным скрытым слоем и металлом контакта остается область нелегированного монокристаллического кремния с высоким удельным сопротивлением, приводящая к увеличению остаточных напряжений на транзисторах, что зачастую бывает крайне нежелательно. Наличие области нелегированного монокристаллического кремния обусловлено тем, что между внешней границей сильнолегированной области, которая фиксирована, и внутренней границей скрытого слоя, которая изменяется из-за изменения толщины монокристаллического кремния кармана, так как при формировании поликремниевой подложки возникают механические напряжения и вся структура испытывает изгиб, возможен зазор от нуля (при минимальной толщине монокристаллического кремния) до 8 мкм (при максимальной толщине монокристаллического кремния). Именно эта нелегированная область и увеличивает сопротивление между металлическим контактом и скрытым слоем. Between the heavily doped hidden layer and the contact metal, there remains a region of undoped monocrystalline silicon with a high resistivity, which leads to an increase in the residual stresses on the transistors, which is often extremely undesirable. The presence of an undoped monocrystalline silicon region is due to the fact that between the outer boundary of the highly doped region, which is fixed, and the inner boundary of the hidden layer, which changes due to changes in the thickness of the single-crystal silicon pocket, since mechanical stress arises during the formation of the polysilicon substrate and the entire structure experiences bending, a gap from zero (with a minimum thickness of single-crystal silicon) to 8 μm (with a maximum thickness of single-crystal silicon) is possible. It is this unalloyed region that increases the resistance between the metal contact and the hidden layer.

Наиболее близким к предлагаемому способу изготовления микросхем с диэлектрической изоляцией является способ, включающий травление разделительных канавок на плоскопараллельной монокристаллической слаболегированной кремниевой пластине, формирование сильнолегированного скрытого слоя того же типа проводимости, что и пластина, на поверхности вытравливаемого рельефа, покрытие поверхности рельефа изолирующим окислом и поликремнием-подложкой, удаление монокристаллического кремния для формирования изолированных областей-карманов, формирование в изолированных областях-карманах транзисторных структур методом планарной технологии, вскрытие окон, выходящих за пределы карманов, для сильнолегированных областей, смыкающихся со скрытым слоем, формирование сильнолегированных областей, формирование диэлектрика на поверхности сильнолегированных областей, вскрытие окон в диэлектрике под контакты к монокристаллическому кремнию, формирование шин металлизации к элементам микросхем и скрытому слою [2]. Closest to the proposed method for the manufacture of microcircuits with dielectric insulation is a method that includes etching the separation grooves on a plane parallel monocrystalline lightly doped silicon wafer, forming a heavily doped hidden layer of the same conductivity type as the wafer on the surface of the etched relief, coating the surface of the relief with insulating oxide and polysilicon- substrate, removal of single-crystal silicon to form isolated pockets, maneuvering in transistor structures in isolated pocket regions by the planar technology method, opening windows extending beyond the pockets for heavily doped areas that are adjacent to the hidden layer, forming highly doped areas, forming a dielectric on the surface of heavily doped areas, opening windows in the dielectric under contacts to monocrystalline silicon, the formation of metallization tires to the elements of microcircuits and a hidden layer [2].

Однако данный способ не применим для высоковольтных схем. Диэлектрик над сильнолегированной областью, лежащей на поликремнии, пробивается при напряжениях порядка 60-105 В. However, this method is not applicable for high voltage circuits. A dielectric over a heavily doped region lying on polysilicon breaks through at voltages of the order of 60-105 V.

Целью изобретения является повышение надежности высоковольтных мощных микросхем за счет устранения пробоя тонкого диэлектрика между металлизированной шиной и подложкой и повышение выхода годных за счет исключения обрывов на ступеньке, образованной вытравливанием изолирующего окисла. The aim of the invention is to increase the reliability of high-voltage high-power circuits by eliminating the breakdown of a thin dielectric between a metallized busbar and the substrate and increasing the yield due to the exclusion of breaks on the step formed by etching of the insulating oxide.

Цель достигается тем, что по предлагаемому способу в отличие от известных способов изготовления микросхем с диэлектрической изоляцией, включающему травление разделительных канавок на плоскопараллельной монокристаллической слаболегированной кремниевой пластине, формирование сильнолегированного скрытого слоя того же типа проводимости, что и пластина, на поверхности вытравленного рельефа, покрытие поверхности рельефа изолирующим окислом и поликремнием-подложкой, удаление монокристаллического кремния для формирования изолированных областей-карманов, формирование в изолированных областях- карманах транзисторных структур методом планарной технологии, вскрытие окон, выходящих за пределы карманов, для сильнолегированных областей, смыкающихся со скрытым слоем, формирование сильнолегированных областей, формирование диэлектрика на поверхности сильнолегированных областей, вскрытие окон в диэлектрике под контакты к монокристаллическому кремнию, формирование шин металлизации к элементам микросхем и скрытому слою, вскрытие окон в диэлектрике для сильнолегированных областей, смыкающихся со скрытым слоем, и контактных окон к этим областям проводят так, чтобы их границы не выходили за пределы изолированных областей-карманов в месте пересечения границы кармана металлизированной шиной. Если сильнолегированная область, смыкающаяся со скрытым слоем, выходит за пределы кармана в месте пересечения его металлизированной шиной с высоким потенциалом, то происходит пробой окисла над сильнолегированной областью. Возможен также обрыв металлизированной шины в месте пересечения изолирующего окисла кармана, выходящего на поверхность, так как при формировании окон под сильнолегированные области возможен растрав изолирующего окисла, что приводит к образованию ступеньки окисла. The goal is achieved by the fact that according to the proposed method, in contrast to the known methods for manufacturing microcircuits with dielectric insulation, including etching of the separation grooves on a plane-parallel single-crystal lightly doped silicon wafer, the formation of a heavily doped hidden layer of the same conductivity type as the wafer, on the surface of the etched relief, surface coating relief by insulating oxide and polysilicon substrate, removal of single-crystal silicon to form isolated x pockets, the formation of transistor structures in isolated pockets, using the planar technology, opening windows that extend beyond the pockets, for heavily doped areas that come into contact with the hidden layer, forming highly doped areas, forming a dielectric on the surface of heavily doped areas, opening windows in the dielectric under contacts to single-crystal silicon, the formation of metallization buses to the elements of microcircuits and a hidden layer, opening windows in the dielectric for heavily doped areas adjacent to the hidden layer, and contact windows to these areas are carried out so that their borders do not go beyond the isolated areas of the pockets at the intersection of the border of the pocket with a metallized tire. If a heavily doped region that joins a hidden layer extends beyond the pocket at the intersection of its metallized tire with a high potential, then an oxide breakdown occurs over the heavily doped region. It is also possible to break off a metallized tire at the intersection of the insulating oxide of the pocket that exits to the surface, since during the formation of windows under heavily doped regions, it is possible to grind the insulating oxide, which leads to the formation of an oxide step.

На фиг. 1 представлена топология транзистора в ИС с диэлектрической изоляцией, в котором реализован предлагаемый способ; на фиг.2 представлен разрез этого транзистора. In FIG. 1 shows the topology of a transistor in a dielectric-insulated IC, in which the proposed method is implemented; figure 2 presents a section of this transistor.

П р и м е р. Предлагаемый способ был опробован при изготовлении ИС в ходе ОКР Полюс-4. В подложке-поликремний 1, которая впоследствии подключается к потенциалу земли, сформированы карманы монокристаллического кремния n-типа проводимости с удельным сопротивлением 200 м см с изолирующим окислом 3 и скрытым слоем 4, выходящим на поверхность. В кармане 2 методом планарной технологии сформирована база 5. Затем методом фотолитографии вскрываются окна в окисле под область эмиттера 6 и сильнолегированную область 7, при этом должно выполняться условие
(D-d)-(3h-2,2 Δ-a) ≥ 0, где h - толщина металлизации;
Δ- - толщина окисла;
а - величина рассовмещения фотошаблонов между собой при изготовлении слоев областей 7 и 8.PRI me R. The proposed method was tested in the manufacture of IC in the course of the ROC Polyus-4. In the polysilicon substrate 1, which is subsequently connected to the earth potential, pockets of n-type monocrystalline silicon with a specific resistance of 200 m cm with insulating oxide 3 and a hidden layer 4 emerging on the surface are formed. Base 5 is formed in pocket 2 by the planar technology method. Then, windows in oxide are opened by photolithography under the emitter region 6 and heavily doped region 7, while the condition
(Dd) - (3h-2.2 Δ-a) ≥ 0, where h is the metallization thickness;
Δ- is the thickness of the oxide;
a - the amount of misregistration of photo masks among themselves in the manufacture of layers of regions 7 and 8.

Далее проводится формирование эмиттера 6 и сильнолегированной области 7 методом диффузии фосфора при Т=1060± 1^оС. При этом параметры R_s=2,5-3,5 Ом/ , h_21E=50-100. Во время диффузии фосфора проводится одновременно окисление. Затем проводится вскрытие окон под контакты также методом фотолитографии. Формируется металл толщиной 2 мкм с последующим созданием рисунка металлизации методом фотолитографии.Next, the emitter 6 and the heavily doped region 7 are formed by phosphorus diffusion at Т = 1060 ± 1 ^о С. The parameters R _s = 2.5-3.5 Ohm /, h _21E = 50-100. During diffusion of phosphorus, oxidation is simultaneously carried out. Then, the opening of windows for contacts is also carried out by the method of photolithography. A metal 2 μm thick is formed with the subsequent creation of a metallization pattern by photolithography.

Таким образом, на фиг.1, 2 представлены структура и топология транзистора, у которого высоковольтная шина металлизации проходит над наиболее толстым окислом, обеспечивающим пробивные напряжения более 200 В, и в то же время за счет конфигурации сильнолегированной области 7 обеспечиваются низкие остаточные напряжения. Thus, Figs. 1, 2 show the structure and topology of a transistor, in which a high-voltage metallization bus passes over the thickest oxide, providing breakdown voltages of more than 200 V, and at the same time, low residual voltages are provided due to the configuration of the heavily doped region 7.

В таблице представлены значения пробивного напряжения U_к-п(коллектор-подложка, во многих случаях подложка имеет потенциал земли) аналога, прототипа и прибора, изготовленного по предлагаемой технологии, а также U_к-э _нас.The table shows the values of the breakdown voltage U _to-p (collector-substrate, in many cases, the substrate has the ground potential) of an analog, prototype and device manufactured by the proposed technology, as well as U _to-e _us .

Как видно из таблицы, значение U_к-э _нас на приборе, изготовленном по предлагаемому способу, лежит в более узком диапазоне, чем на аналоге и равно U_к-э _нас прототипа. В то же время U_к-п на приборе, изготовленном по предлагаемому способу, равно U_к-п аналога и гораздо выше U_к-ппрототипа.As can be seen from the table, the value of U _{ke of} _us on the device manufactured by the proposed method lies in a narrower range than the analog and is equal to U _{ke of} _{us of the} prototype. At the same time, U _KP on a device manufactured by the proposed method is equal to U _{KP of an} analog and much higher than U _{KP of a} prototype.

Применение предлагаемого способа изготовления высоковольтных мощных микросхем с диэлектрической изоляцией на ИС Полюс-4 позволяет повысить выход годных приборов на 5% по сравнению с базовым объектом-прототипом. The application of the proposed method for the manufacture of high-voltage high-power circuits with dielectric insulation on the IP Polyus-4 allows to increase the yield of suitable devices by 5% compared with the base prototype object.

Claims

METHOD FOR MANUFACTURING MICROCircuits WITH DIELECTRIC INSULATION, including etching of separation grooves on a plane-parallel single-crystal lightly doped silicon wafer, the formation of a heavily doped hidden layer of the same conductivity type as the wafer, on the surface of the etched relief, the coating of the relief and the coating are insulated with a silicon oxide coating the formation of isolated pockets, the formation in isolated pockets of the trans structures using the planar technology method, opening windows extending beyond the pockets for heavily doped areas that merge with the hidden layer, forming highly doped areas, forming a dielectric on the surface of heavily doped areas, opening windows in the dielectric under contacts to single-crystal silicon, forming metallization buses to microcircuit elements and a hidden layer, characterized in that, in order to increase the reliability of high-voltage high-power circuits by eliminating the breakdown of a thin dielectric between the metallized tire and the substrate and increasing the yield due to the elimination of breaks on the step formed by etching of the insulating oxide, windows for heavily doped areas that are connected with the hidden layer are formed, satisfying the condition that their boundaries do not extend beyond the isolated pocket regions at the intersection border pocket metallized tire.