RU2020751C1

RU2020751C1 - Analog-to-digital conversion device

Info

Publication number: RU2020751C1
Authority: RU
Inventors: М.Н. Селуянов
Original assignee: Селуянов Михаил Николаевич
Priority date: 1991-06-26
Filing date: 1991-06-26
Publication date: 1994-09-30

Abstract

FIELD: computer engineering. SUBSTANCE: device having sequential approximation register, two-matrix code-to-voltage converter, selector switches, two comparators, OR gate, pulse generator, positive reference-voltage generator, delay element, AND gate, first flip flop is provided in addition with second and third flip-flops, two NOT gates, second OR gate, six AND gates, second delay element, resistive divider, four reference-voltage sources, electronic switch. Measured voltage-to-code conversion is effected in reduced conversion cycle. END-OF-CONVERSION signal is shaped at the moment when difference between measured and compensating voltages becomes lower than less significant bit value. Sequential approximation register shapes m-bit code. When difference between measured and compensated voltages at the last conversion step is higher than less significant bit value, compensating voltages of U_comp ± U_lsb are generated at check step. When difference between measured and compensated voltages is lower than double value of less significant bit, m-1 bit code is generated in sequential approximation register, otherwise failure signal is shaped. To compensate for error appearing in enabling more significant bit, (m+1) resistors 2R of R-2R resistive matrices in device are connected through switch and voltage divider to positive reference-voltage source. EFFECT: improved validity and speed of check, higher reliability of device. 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в системах автоматизированного контроля, сбора и обработки информации повышенной надежности. The invention relates to computer technology and can be used in automated control systems, collection and processing of information of high reliability.

Известно устройство параллельно-последовательного аналого-цифрового преобразования с самоконтролем (авт.св. СССР N 815904, кл. Н 03 К 13/00, 1978), содержащее два цифроаналоговых преобразователя, четыре нуль-органа, операционный усилитель, элементы И, ИЛИ, задержки, дешифратор, генератор импульсов, распределитель. A device for parallel-serial analog-to-digital conversion with self-control (ed. St. USSR N 815904, class N 03 K 13/00, 1978), containing two digital-to-analog converters, four zero-element, operational amplifier, elements AND, OR, delays, decoder, pulse generator, distributor.

Недостатками устройства являются низкая точность преобразования, большой объем контрольных средств, низкое быстродействие контроля. The disadvantages of the device are low conversion accuracy, a large amount of control tools, low control performance.

Известен резервированный аналого-цифрового преобразователь - АЦП (авт. св. СССР N 1510084, кл. Н 03 М 1/46, 1986), содержащий два АЦП, блок формирования выходного кода, два дифференциальных усилителя, два компаратора и элемент И-НЕ. Known redundant analog-to-digital Converter - ADC (ed. St. USSR N 1510084, class N 03 M 1/46, 1986), containing two ADCs, a unit for generating the output code, two differential amplifiers, two comparators and the element AND.

Недостатками резервированного АЦП являются низкая точность преобразования, большой объем контрольных средств, отсутствие самоконтроля каждого АЦП перед применением. The disadvantages of the redundant ADC are the low accuracy of the conversion, a large amount of control tools, the lack of self-control of each ADC before use.

Известен АЦП (авт.св.СССР N 1529454, кл. Н 03 М 1/48, 1987), содержащий три компаратора, реверсивный счетчик, преобразователь кода в напряжение, элементы И, ИСКЛЮЧАЮЩЕЕ ИЛИ, коммутатор, генератор импульсов, триггер, источники опорных напряжений. A known ADC (ed. St. USSR N 1529454, class N 03 M 1/48, 1987), containing three comparators, a reversible counter, a code-to-voltage converter, AND, EXCLUSIVE OR elements, a switch, a pulse generator, a trigger, sources of support stresses.

Недостатками АЦП являются низкие точность и быстродействие преобразования, большое количество компараторов, а также невозможность нормального функционирования при возникновении отказов его отдельных узлов. The disadvantages of the ADC are low accuracy and speed of conversion, a large number of comparators, as well as the impossibility of normal operation in the event of failure of its individual nodes.

Известно устройство аналого-цифрового преобразования (авт.св. СССР N 809554, кл. Н 03 К 13/17, 1979), содержащее два компаратора, регистр, узел разрядных переключателей, две резистивные матрицы типа R - 2R, элементы И, ИЛИ, задержки, два триггера, переключатели, генератор импульсов, распределитель тактов, логический блок. A device for analog-to-digital conversion (ed. St. USSR N 809554, class N 03 K 13/17, 1979), containing two comparators, register, node bit switches, two resistive matrix type R - 2R, elements AND, OR, delays, two triggers, switches, pulse generator, clock distributor, logic block.

Недостатками устройства являются низкая точность преобразования, большой объем контрольных средств, низкое быстродействие контроля, а также невозможность нормального функционирования при возникновении отказов его отдельных узлов и элементов. The disadvantages of the device are low conversion accuracy, a large amount of control tools, low control performance, as well as the impossibility of normal operation in the event of failure of its individual nodes and elements.

Целью изобретения является повышение достоверности преобразования за счет совмещения операций контроля и рабочего преобразования и компенсации погрешностей при включении переключателя старшего разряда. The aim of the invention is to increase the reliability of the conversion by combining the operations of control and working conversion and compensation of errors when you turn on the senior switch.

Цель достигается тем, что в устройство, содержащее два блока сравнения, первые входы которых являются входной шиной, вторые входы подключены соответственно к выходам первой и второй (m+1)-разрядным резистивным матрицам типа R-2R, входы которых подключены к выходам соответствующих разрядных переключателей, управляющие входы которых, кроме переключателя последнего разряда соединены с единичными выходами регистра последовательного приближения, которые, кроме последнего, являются шиной (n-1)-разрядного выходного кода, информационные входы - с выходом источника эталонного напряжения положительной полярности и объединены с входами резистивного делителя, первый и второй переключатели, выходы которых соответственно подключены к (m+2)-м резисторам 2R первой и второй (m+1)-разрядных резистивных матриц типа R-2R, генератор импульсов, выход которого соединен с входом синхронизации регистра последовательного приближения, первый элемент ИЛИ, первый вход которого подключен к выходу первого блока сравнения, а выход - к первому входу первого элемента И, второй вход которого через первый элемент задержки подключен к (n+1)-у выходу регистра последовательного приближения, первый RS-триггер, R-вход которого является шиной "Пуск", а нулевой выход подключен к управляющему входу первого переключателя, введены второй и третий RS-триггеры, два элемента НЕ, второй элемент ИЛИ, шесть элементов И, второй элемент задержки, источники удвоенного и учетверенного эталонных напряжений отрицательной и положительной полярностей, выходы последних из которых соединены соответственно с первым и вторым информационными входами первого переключателя, при этом первый и второй информационные входы второго переключателя соединены соответственно с выходами источников удвоенного и учетверенного эталонных напряжений отрицательной полярности, управляющий вход второго переключателя соединен с нулевым выходом первого RS-триггера и объединен с входом второго элемента И, второй вход которого подключен к выходу первого элемента ИЛИ, третий вход - к выходу второго блока сравнения и объединен с входом первого элемента НЕ, выход второго элемента И подключен к информационному входу регистра последовательного приближения, выход первого элемента НЕ подключен к второму входу первого элемента ИЛИ, выход которого подключен к первому входу третьего элемента И, второй вход которого через второй элемент задержки подключен к n-у выходу регистра последовательного приближения, выходы третьего и первого элементов И подключены соответственно к S-входам первого и второго триггеров, нулевые выходы которых подключены соответственно к первому и второму входам четвертого элемента И, последний из которых объединен с первым входом пятого элемента И, второй вход которого подключен к единичному выходу первого триггера и объединен с первым входом шестого элемента И, второй вход которого соединен с единичным выходом второго триггера, третьи входы четвертого, пятого и шестого элементов И подключены к нулевому выходу третьего триггера, R-вход которого подключен к выходу второго элемента ИЛИ, первый вход которого через второй элемент НЕ соединен с выходом первого элемента ИЛИ, второй вход второго элемента ИЛИ подключен к выходу "Конец преобразования" регистра последовательного приближения, вход запуска которого соединен с нулевым выходом третьего триггера, выход резистивного делителя подключен к информационному входу переключателя последнего разряда, управляющий вход которого соединен с первым выходом регистра последовательного приближения, выход четвертого элемента И соединен с первым входом седьмого элемента И, второй вход которого подключен к n-у выходу регистра последовательного приближения, выход седьмого элемента И является шиной n-го разряда выходного кода, выходы четвертого, пятого и шестого элементов И являются соответственно первой, второй и третьей шинами индикации, R-вход второго RS-триггера и S-вход третьего RS-триггера объединены и соединены с шиной "Пуск". The goal is achieved by the fact that in a device containing two comparison blocks, the first inputs of which are the input bus, the second inputs are connected respectively to the outputs of the first and second (m + 1) -bit resistive matrices of type R-2R, the inputs of which are connected to the outputs of the corresponding bit switches, the control inputs of which, in addition to the switch of the last bit, are connected to the single outputs of the sequential approximation register, which, in addition to the last, are the bus of the (n-1) -bit output code, the information inputs are from the output of the reference voltage source of positive polarity and combined with the inputs of the resistive divider, the first and second switches, the outputs of which are respectively connected to the (m + 2) -m resistors 2R of the first and second (m + 1) -bit resistive matrices of type R-2R, generator pulses, the output of which is connected to the synchronization input of the sequential approximation register, the first OR element, the first input of which is connected to the output of the first comparison unit, and the output to the first input of the first AND element, the second input of which is through the first element the delay is connected to the (n + 1) -th output of the sequential approximation register, the first RS-trigger, the R-input of which is the "Start" bus, and the zero output is connected to the control input of the first switch, the second and third RS-triggers, two elements are introduced NOT, the second OR element, six AND elements, the second delay element, double and quadruple reference voltages of negative and positive polarities, the outputs of the latter of which are connected respectively to the first and second information inputs of the first switch, when the first and second information inputs of the second switch are connected respectively to the outputs of the sources of double and quadruple reference voltages of negative polarity, the control input of the second switch is connected to the zero output of the first RS-trigger and is combined with the input of the second AND element, the second input of which is connected to the output of the first OR element , the third input is to the output of the second comparison unit and is combined with the input of the first element NOT, the output of the second element AND is connected to the information input of the register approximation, the output of the first element is NOT connected to the second input of the first OR element, the output of which is connected to the first input of the third AND element, the second input of which through the second delay element is connected to the n-th output of the sequential approximation register, the outputs of the third and first elements AND are connected respectively to the S-inputs of the first and second triggers, the zero outputs of which are connected respectively to the first and second inputs of the fourth element And, the last of which is combined with the first input of the fifth element And, the second input of which is connected to the single output of the first trigger and combined with the first input of the sixth AND element, the second input of which is connected to the single output of the second trigger, the third inputs of the fourth, fifth and sixth AND elements are connected to the zero output of the third trigger, the R-input of which is connected to the output of the second OR element, the first input of which through the second element is NOT connected to the output of the first OR element, the second input of the second OR element is connected to the "End of conversion" output of the sequential approximation register, the trigger input of which is connected to the zero output of the third trigger, the output of the resistive divider is connected to the information input of the last digit switch, the control input of which is connected to the first output of the sequential approximation register, the output of the fourth element And is connected to the first input of the seventh element And, the second input of which is connected to n -th output of the sequential approximation register, the output of the seventh element And is the bus of the n-th category of the output code, the outputs of the fourth, fifth and sixth elements And are I, respectively first, second and third buses indication, R-input of the second RS-trigger and S-input of the third RS-flip-flop are combined and connected to a bus "Start".

На чертеже представлена блок-схема устройства аналого-цифрового преобразования. The drawing shows a block diagram of an analog-to-digital conversion device.

Устройство содержит блоки 1, 2 сравнения, (m+1)-разрядную резистивную матрицу 3 типа R-2R, источник 4 эталонного напряжения положительной полярности, источник 5 удвоенного эталонного напряжения положительной полярности, переключатель 6, источник 7 учетверенного эталонного напряжения положительной полярности, (m+1)-разрядную резистивную матрицу 8 типа R-2R, источник 9 удвоенного эталонного напряжения отрицательной полярности, переключатель 10, источник 11 учетверенного эталонного напряжения отрицательной поляpности, разрядные двухпозиционные переключатели 12-15, элемент И 16, генератор 17 импульсов, регистр 18 последовательного приближения, элементы И 19, 20, элемент НЕ 21, резистивный делитель 22, элемент И 23, элемент ИЛИ 24, элемент И 25, элемент 26 задержки, элемент И 27, RS-триггеры 28, 29, элемент И 30, элемент 31 задержки, RS-триггер 32, элемент НЕ 33, элемент ИЛИ 34. The device contains comparison blocks 1, 2, (m + 1) -digit resistive matrix 3 of the R-2R type, source 4 of the positive voltage reference voltage, source 5 of the doubled voltage of positive polarity, switch 6, source 7 of the quadruple reference voltage of positive polarity, ( m + 1) -digit resistive matrix 8 of type R-2R, source 9 of a double reference voltage of negative polarity, switch 10, source 11 of a quadruple reference voltage of negative polarity, bit on-off relays switches 12-15, element And 16, pulse generator 17, register 18 consecutive approximation, elements And 19, 20, element NOT 21, resistive divider 22, element And 23, element OR 24, element And 25, element 26 delay element And 27, RS flip-flops 28, 29, AND element 30, delay element 31, RS flip-flop 32, element NOT 33, OR element 34.

Устройство работает следующим образом. The device operates as follows.

Процесс преобразования напряжения постоянного тока в код происходит с сокращенным циклом кодирования, но не более, чем за n тактов. В случае дефектов или случайных погрешностей производится реконфигурация устройства, при этом работоспособность сохраняется, но разрядность выходного кода уменьшается на один разряд. The process of converting DC voltage to code takes place with a shorter coding cycle, but no more than n cycles. In the case of defects or accidental errors, the device is reconfigured, while operability is maintained, but the capacity of the output code is reduced by one bit.

Устройство вырабатывает сигнал "Конец преобразования" как только разность между компенсирующими и измеряемым напряжениями становится меньше величины напряжения младшего разряда. Для формирования напряжения U_комп + U _мл.р используется резистивная матрица 3 типа R-2R, у которой оконечный (m+2) резистор 2R через переключатель 6 подключен к источнику 5 удвоенного эталонного напряжения положительной полярности, Для формирования напряжения U_комп - U _мл.р используется резистивная матрица 8 типа R-2R, у которой оконечный (m+2) резистор 2R через переключатель 10 подсоединен к источнику 9 удвоенного эталонного напряжения отрицательной полярности. Для управления работой регистра 18 используются два блока 1 и 2 сравнения. На выходе блока 1 сравнения разрешающий уровень "1" формируется при U_изм > U_комп + +U_мл.р, а запрещающий уровень "0" - при U_изм < U_комп + U _мл.р. На выходе блока 2 сравнения разрешающий уровень "1" формируется при U_изм > U _комп - U _мл.р, а запрещающий уровень; "0" - при U_изм < U_комп - U _мл.р. Если в процессе преобразования выполняются одновременно неравенства U_изм < <U_комп + U_мл.р и U_изм > U_комп - U_мл.р, то на выходе элемента ИЛИ 24 формируется запрещающий уровень "0", который через элемент НЕ 33 и элемент ИЛИ 34 устанавливает RS-триггер 32 в нулевое состояние, и на входе запуска

регистра 18 устанавливается уровень "1", прерывающий процесс преобразования.The device generates a signal "End of conversion" as soon as the difference between the compensating and measured voltages becomes less than the value of the voltage of the least significant bit. To generate voltage U _comp + U _ml.r , an R-2R type 3 resistive matrix is used, in which the terminal (m + 2) resistor 2R is connected via switch 6 to source 5 of a double reference voltage of positive polarity. To generate voltage U _comp - U _{ml .p} a resistive matrix 8 of the type R-2R is used, in which the terminal (m + 2) resistor 2R is connected via a switch 10 to a source 9 of a double reference voltage of negative polarity. To control the operation of the register 18, two

comparison blocks

1 and 2 are used. At the output of the comparison unit 1, the resolving level "1" is formed at U _rev > U _comp + U _ml.r , and the prohibiting level "0" - at U _rev U _comp - U _ml.r , and the prohibiting level; "0" - with U _ISM U _comp - U _ml.r, the output of the OR gate 24 is formed prohibiting the level "0", which, via NOT element 33 and the element OR 34 sets the RS flip-flop 32 to the zero state, and at the start input

register 18 is set to level "1", interrupting the conversion process.

Рассмотрим управление работой устройства аналого-цифрового преобразования от регистра 18, который преобразует последовательный код, поступающий на информационный вход D, в параллельный код. При поступлении сигнала "Пуск" RS-триггеры 28, 29 устанавливаются в нулевое состояние, а RS-триггер 32 - в единичное состояние. В результате на входе запуска

регистра 18 устанавливается уровень "0". Первый тактовый импульс от генератора 17 импульсов устанавливает регистр 18 в исходное состояние, и на входы разрядных переключателей 12-14 поступает код 011...1. При этом на выходе резистивной матрицы 3 типа R-2R формируется напряжение 0,5 U_эт, а на выходе резистивной матрицы 8 типа R-2R формируется напряжение 0,5 U_эт - 2U _мл.р. Блоки1 и 2 сравнения сравнивают эти напряжения с измеряемым напряжением, Если выполняются одновременно неравенства U_изм <0,5U_эт и U_изм > 0,5U_эт - -2U_мл.р, то на выходе элемента ИЛИ 24 формируется запрещающий уровень "0", который через элемент НЕ 33 и элемент ИЛИ 34 устанавливает RS-триггер 32 в нулевое состояние, на входе запуска

регистра 18 устанавливается уровень "1" и процесс преобразования заканчивается. Если вышеупомянутые неравенства одновременно не выполняются, то на выходе блока 2 сравнения будет уровень "1" (при U _изм > 0,5 U_эт - 2 U _лм.р) или уровень "0" (при U_изм< 0,5 U_эт - 2 U _мл.р). Если на выходе блока 2 сравнения уровень "1", то вторым тактовым импульсом он записывается в триггер первого с выхода регистра 18 и сохраняется до конца преобразования (при уровне "0" на выходе блока 2 сравнения в этом триггере регистра 18 сохраняется уровень "0").Consider the operation of the analog-to-digital conversion device from register 18, which converts the serial code received at the information input D into a parallel code. When the start signal arrives, the RS-flip-flops 28, 29 are set to zero, and the RS-flip-flop 32 - in a single state. As a result, at the start input

register 18 is set to level "0". The first clock pulse from the pulse generator 17 sets the register 18 to its initial state, and the code 011 ... 1 arrives at the inputs of the bit switches 12-14. At the same time, a voltage of 0.5 U _et is formed at the output of the resistive matrix 3 of type R-2R, and a voltage of 0.5 U _et - 2U _ml.r. is formed at the output of the resistive matrix of type 8 R-2R. Bloki1 and 2 comparisons compare the voltage with the measured voltage, if performed simultaneously _edited inequality U <0.5 U _fl U and _edited> 0,5U _floor - -2U _ml.r, the output of the OR gate 24 is formed by banning the level "0" which through the element NOT 33 and the element OR 34 sets the RS-trigger 32 to the zero state, at the start input

register 18 is set to level "1" and the conversion process ends. If the above inequalities are not simultaneously satisfied, then at the output of block 2 of comparison there will be a level of "1" (for U _meas > 0.5 U _et - 2 U _lm.r ) or a level of "0" (for U _meas <0.5 U _et - 2 U _ml.r. ). If at the output of the comparison unit 2 the level is “1”, then the second clock pulse writes it to the trigger of the first from the output of the register 18 and remains until the end of the conversion (at the level “0”, at the output of the unit 2 of the comparison in this trigger of the register 18 the level is “0” )

По окончании второго тактового импульса в регистре 18 появляется уровень "0" и на входы разрядных переключателей 12-14 поступает код 1011...1, далее производится сравнение измеряемого напряжения с компенсирующими при помощи блоков 1 и 2 сравнения и т.д. Если на n-м импульсе одновременно выполнялись неравенства U_изм U_комп - U_мл.р, то единичный уровень на выходе RS-триггера 32 и входе запуска

регистра 18 заканчивает процесс преобразования. Если после n-го импульса не были одновременно выполнены неравенства U_изм < U_комп + U _мл.р и U_изм > U_комп - U _мл.р, то с задержкой, определяемой элементом 31 задержки ( τ<τ_т, где τ_т - длительность такта), через элемент И 30 RS-триггер 28 устанавливается в единичное состояние и переключатели 6 и 10 подключают оконечные резисторы 2R резистивных матриц 3 и 8 типа R-2R соответственно к источникам 7 и 11 учетверенного эталонного напряжения положительной и отрицательной полярности. На выходах резистивных матриц 3 и 8 типа R-2R устанавливаются соответственно напряжения U_комп + 2 U_мл.р и U_комп - 2U_мл.р. Блоки 1 и 2 сравнения сравнивают измеряемое напряжение с компенсирующими напряжениями. Если одновременно выполняются неравенства U_изм < U_комп + 2U_мл.р и U_изм > U_комп - 2 U _мл.р, то на выходе элемента И 19 формируется уровень "0", который запрещает выдачу кода младшего разряда во внешнее устройство через элемент И 16. Кроме того, при помощи элемента И 23 формируется уровень "1" на шине m-1, который может быть использовано для индикации. Если одновременно не выполняются вышеприведенные неравенства, то после (n+1)-го такта на выходе элемента И 25 будет уровень "1" , который устанавливает триггер 29 в единичное состояние, а на выходе RS - триггера 29 устанавливается разрешающий уровень "1" для элемента И 27, на выходе которого формируется сигнал "Отказ". После (n+1)-го такта на выходе "Конец преобразования" Р регистра 18 устанавливается уровень "1", который устанавливает на входе запуска S регистра 18 уровень "1" и процесс преобразования заканчивается. При этом сигнал "Отказ" не позволит записать код из регистра 18 во внешнее устройство.At the end of the second clock pulse, the level “0” appears in the register 18 and the code 1011 ... 1 arrives at the inputs of the bit switches 12-14, then the measured voltage is compared with compensating ones using

comparison blocks

1 and 2, etc. If the n-th pulse at the same time the inequalities U _rev U _comp - U _ml.r, the unit output level RS-trigger 32 and trigger input

register 18 completes the conversion process. If the n-th pulse were not simultaneously _edited inequalities U U _comp - U _ml.r then a delay determined by delay element 31 (τ <τ _r, where τ _r - the duration of the cycle), through the And 30 element, the RS flip-flop 28 is set to a single state and the switches 6 and 10 connect the terminal resistors 2R of the resistive matrices 3 and 8 of the R-2R type to the sources 7 and 11 of the quadruple reference voltage of positive and negative polarity. At the outputs of resistive matrices 3 and 8 of type R-2R, the voltages U _comp + 2 U _ml.r and U _comp - 2U _{ml.r are set respectively} .

Blocks

1 and 2 of the comparison compare the measured voltage with compensating voltages. If simultaneously the inequalities _edited U U _comp - 2 U _ml.r, the output of AND 19 is formed level "0", which disables the code issuing LSB to the external apparatus through the element And 16. In addition, using the And 23 element, the level "1" is formed on the m-1 bus, which can be used for indication. If the above inequalities are not satisfied at the same time, then after the (n + 1) -th clock cycle, the output of the AND 25 element will be level “1”, which sets the trigger 29 to a single state, and the output level of the RS-trigger 29 sets the enable level “1” for element And 27, the output of which is formed by the signal "Failure". After the (n + 1) -th clock cycle at the end of conversion P register 18, level “1” is set, which sets level “1” at the start input of S register 18, and the conversion process ends. In this case, the “Failure” signal will not allow writing the code from register 18 to the external device.

В качестве примера рассмотрим кодирование данным устройством напряжения постоянного тока U_изм = 7,49 В при числе разрядов n = 10. При поступлении сигнала "Пуск" первый тактовый импульс с выхода генератора 17 импульсов устанавливает регистр 18 в исходное состояние и на входах разрядных переключателей 12-14 устанавливается код 011. . .1. На выходе резистивной матрицы 3 типа R-2R формируется напряжение 5,00 В, а на выходе резистивной матpицы 8 типа R-2R формируется напряжение 4,98 В. Так как 7,49 В > 4,98 В, то на выходе блока 2 сравнения формируется уровень "1" и на первом выходе регистра 18 устанавливается уровень "1". По окончании второго тактового импульса на втором выходе регистра 18 устанавливается уровень "0" и на входе разрядных переключателей формируется код 1011...1. На выходе резистивной матрицы 3 типа R-2R формируется напряжение 7,50 В, а на выходе резистивной матрицы 8 типа R-2R формируется напряжение 7,48 В. Так как 7,49 В > 7,48 В и 7,49 В < 7,50 В, то на выходе блока 32 сравнения формируется уровень "0", который через элемент НЕ 21, элемент ИЛИ 24, элемент НЕ 33 им элемент ИЛИ 34 устанавливается уровень "1" и процесс преобразования заканчивается за два такта. Кроме того, при установке уровня "1" на первом выходе регистра 18 переключатель 15 коммутирует дополнительное напряжение к входам (m+1)-х резисторов 2R резистивных матриц 3 и 8 типа R - 2R. Как правило, погрешность в старшем разряде устройства в основном определяется сопротивлением замкнутого ключа переключателя и не превышает величины, равной половине напряжения младшего разряда. Для этой цели напряжение от источника 4 эталонного напряжения через резистивный делитель 22 поступает на информационный вход переключателя 15.As an example, consider the encoding of a DC voltage by this device U _ISM = 7.49 V with the number of bits n = 10. When the Start signal is received, the first clock pulse from the output of the pulse generator 17 sets the register 18 to the initial state and at the inputs of the discharge switches 12 -14 sets the code 011.. .1. A voltage of 5.00 V is formed at the output of the resistive matrix 3 of type R-2R, and a voltage of 4.98 V is formed at the output of the resistive matrix of type 8 R-2R. Since 7.49 V> 4.98 V, then at the output of block 2 comparison level is formed "1" and at the first output of the register 18 is set to level "1". At the end of the second clock pulse, the level “0” is set at the second output of the register 18 and a code 1011 ... 1 is generated at the input of the bit switches. A voltage of 7.50 V is formed at the output of the resistive matrix 3 of type R-2R, and a voltage of 7.48 V is formed at the output of the resistive matrix of type 8 R-2R. Since 7.49 V> 7.48 V and 7.49 V < 7.50 V, then at the output of the comparison unit 32, a level of "0" is formed, which, through the element NOT 21, the element OR 24, the element NOT 33, the element OR 34 sets the level to "1" and the conversion process ends in two clock cycles. In addition, when setting the level "1" at the first output of the register 18, the switch 15 switches the additional voltage to the inputs of the (m + 1) -th resistors 2R of the resistive matrices 3 and 8 of the type R - 2R. As a rule, the error in the high order of the device is mainly determined by the resistance of the closed switch key and does not exceed a value equal to half the voltage of the low order. For this purpose, the voltage from the source 4 of the reference voltage through the resistive divider 22 is supplied to the information input of the switch 15.

Таким образом, при возникновении в устройстве неисправностей в младшем разряде отказ не формируется, а производится реконфигурация схемы, при которой выходной код снимается с регистра устройства с разрядностью, меньшей на один разряд, и только в том случае, если устройство работоспособно после проведенной реконфигурации, т.е. измеряемое напряжение не выходит за пределы допуска U_комп ±2U_мл.р. Применение дополнительного переключателя позволяет скомпенсировать погрешность при включенном старшем разряде, а использование минимального количества дополнительных аппаратных средств - повысить уровень отказоустойчивости устройства.Thus, when malfunctions occur in the device in the low order, a failure is not generated, and the circuit is reconfigured, in which the output code is removed from the device register with a capacity of one bit less, and only if the device is operable after the reconfiguration, t .e. the measured voltage does not exceed the tolerance U _comp ± 2U _ml.r. The use of an additional switch allows you to compensate for the error when the high order is turned on, and the use of a minimum number of additional hardware means to increase the level of fault tolerance of the device.

Claims

ANALOG-DIGITAL CONVERSION DEVICE, containing two comparison units, the first inputs of which are the input bus, the second inputs are connected respectively to the outputs of the first and second (m + 1) -bit resistive matrices of type R - 2R, the inputs of which are connected to the outputs of the corresponding bit switches , the control inputs of which, in addition to the switch of the last bit, are connected to the single outputs of the sequential approximation register, which, in addition to the last, are the bus of the (n - 1) -bit output code, information e inputs - with the output of the reference voltage source of positive polarity and combined with the inputs of the resistive divider, the first and second switches, the outputs of which are respectively connected to the (m + 2) -m resistors 2R of the first and second (m + 1) -bit resistive matrices of type R - 2R, a pulse generator whose output is connected to the synchronization input of the sequential approximation register, the first OR element, the first input of which is connected to the output of the first comparison unit, and the output to the first input of the first AND element, the second input of which The first delay element is connected to the (n + 1) -th output of the sequential approximation register, the first RS-trigger, whose R-input is the Start bus, and the zero output - to the control input of the first switch, characterized in that, in order to increase the conversion reliability, the second, third RS-flip-flops, two NOT elements, the second OR element, six AND elements, the second delay element, sources of double and quadruple reference voltages of negative and positive polarities, respectively, the outputs of the latter are introduced into it s are connected respectively to the first and second information inputs of the first switch, the first and second information inputs of the second switch are connected respectively to the outputs of the sources of double and quadruple reference voltage of negative polarity, the control input of the second switch is connected to the zero output of the first RS-trigger and combined with the first input of the second AND element, the second input of which is connected to the output of the first OR element, the third input is connected to the output of the second comparison unit and combined with the input of the first element is NOT, the output of the second element AND is connected to the information input of the sequential approximation register, the output of the first element is NOT connected to the second input of the first OR element, the output of which is connected to the first input of the third element AND, the second input of which is connected to n- through the second delay element mu output of the sequential approximation register, the outputs of the third and first elements AND are connected respectively to the S-inputs of the first and second RS-flip-flops, the zero outputs of which are connected respectively to the second and second inputs of the fourth element And, the last of which is combined with the first input of the fifth element And, the second input of which is connected to the unit output of the first trigger and combined with the first input of the sixth element And, the second input of which is connected to the unit output of the second trigger, the third inputs of the fourth , of the fifth and sixth element AND are connected to the zero output of the third trigger, the R-input of which is connected to the output of the second OR element, the first input of which through the second element is NOT connected to the output of the first OR element, second the second input OR input is connected to the “End of conversion” output of the sequential approximation register, the start input of which is connected to the zero output of the third RS-trigger, the output of the resistive divider is connected to the information input of the last digit switch, the control input of which is connected to the first output of the sequential approximation register, wherein the output of the fourth element And is connected to the first input of the seventh element And, the second input of which is connected to the nth output of the sequential approximation register, in the output of the seventh element And is the bus of the nth bit of the output code, the outputs of the fourth, fifth, and sixth elements of And are the first, second, and third display buses, respectively, the R input of the second RS trigger and the S input of the third RS trigger are combined and connected to Start bus.