RU2018144C1

RU2018144C1 - Digital spectrum analyzer

Info

Publication number: RU2018144C1
Authority: RU
Inventors: Ю.А. Ганушкин
Original assignee: Центральное конструкторское бюро "Пеленг"; Ганушкин Юрий Александрович
Priority date: 1989-07-24
Filing date: 1989-07-24
Publication date: 1994-08-15

Abstract

FIELD: computer engineering. SUBSTANCE: digital spectrum analyzer has an input, analogue low-pass filter 2, analogue-to-digital converter 3, two digital filters 4, 5 two cut-out frequency varying units 6, 7, subtracting unit 8, adder 11, multiplier 9, averaging unit 10, output 12 and synchronization unit 13. EFFECT: enhanced reliability. 3 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в информационно-измерительных системах и системах управления. The invention relates to computer technology and can be used in information-measuring systems and control systems.

Целью изобретения является повышение точности спектрального анализа. The aim of the invention is to improve the accuracy of spectral analysis.

На фиг.1 показана структурная схема предлагаемого цифрового анализатора спектра; на фиг.2 - пример реализации цифрового фильтра; на фиг.3 - пример реализации блока изменения частоты среза; на фиг..4 - блок усреднения. Figure 1 shows the structural diagram of the proposed digital spectrum analyzer; figure 2 is an example implementation of a digital filter; figure 3 is an example implementation of a block changing the cutoff frequency; figure 4 - block averaging.

Цифровой анализатор спектра включает вход аналогового сигнала 1, аналоговый фильтр 2 нижних частот (ФНЧ), аналогово-цифровой преобразователь 3 (АЦП), цифровые фильтры 4, 5 (ЦФ), блоки 6, 7 изменения частот среза, блок 8 вычитания, умножитель 9, блок 10 усреднения, сумматор 11, выход устройства 12, блок 13 синхронизации, вход синхронизации 14, блок усреднения 10 включает комбинационный К-разрядный сумматор 15 и К-разрядный регистр 16. The digital spectrum analyzer includes an analog signal input 1, an analog low-pass filter 2 (LPF), an analog-to-digital converter 3 (ADC), digital filters 4, 5 (DF), blocks 6, 7 for changing the cut-off frequencies, a subtraction block 8, a multiplier 9 , averaging block 10, adder 11, device output 12, synchronization block 13, synchronization input 14, averaging block 10 includes a combination K-bit adder 15 and K-bit register 16.

В состав ЦФ (фиг.2) входят сумматоры 17, 18, регистры 19, 20 задержки, умножители 21, 22, 23, 24, 25. Для синхронизации работы таких ЦФ нужна частота дискретизации f_s = 1/ Δ t, с которой на вход фильтра поступают отсчеты входного сигнала x(n) и происходит запись промежуточных данных в регистры 19 и 20 задержки, а на выход ЦФ поступают отсчеты отфильтрованного сигнала x₁(n). На второй информационный вход ЦФ поступает набор коэффициентов его умножителей. В состав блоков изменения частоты срезa (БИЧС) 6, 7 (фиг.3) входят счетчик 26, на вход синхронизации которого поступает частота f_s/N, выход счетчика заведен на адресные входы постоянных запоминающих устройств (ПЗУ) 27, а первая, вторая, третья, четвертая и пятая группы выходов ПЗУ задают коэффициенты цифровых фильтров 4 и 5 соответственно a₁' , a₂' , b₀' , b₁' - b₂' и a₁'' , a₂'' , b₀'' , b₁'' , b₂'' и являются выходом блока. Коэффициент пересчета счетчика равен числу подлежащих анализу участков спектра и определяет количество наборов коэффициентов ЦФ. При подаче на вход счетчика частоты f_s/N изменяется состояние счетчика и адрес ПЗУ, поэтому смена наборов коэффициентов на выходе БИЧС происходит один раз за N периодов дискретизации Δ t.The composition of the digital filter (figure 2) includes adders 17, 18, delay registers 19, 20, multipliers 21, 22, 23, 24, 25. To synchronize the operation of such digital filters, the sampling frequency f _s = 1 / Δ t, with which the filter input receives samples of the input signal x (n) and the intermediate data is recorded in the delay registers 19 and 20, and the samples of the filtered signal x ₁ (n) are received at the output of the digital filter. The second information input of the digital filter receives a set of coefficients of its multipliers. The composition of the units for changing the cutoff frequency (BCCHS) 6, 7 (Fig. 3) includes a counter 26, the synchronization input of which receives a frequency f _s / N, the counter output is connected to the address inputs of read-only memory devices (ROM) 27, and the first, second , the third, fourth and fifth groups of ROM outputs specify the coefficients of digital filters 4 and 5, respectively, a ₁ ', a ₂ ', b ₀ ', b ₁ ' - b ₂ 'and a ₁ '', a ₂ '', b ₀ '', b ₁ '', b ₂ ''and are the output of the block. The counter conversion factor is equal to the number of spectral sections to be analyzed and determines the number of sets of DF coefficients. When fed to the input of the frequency counter f _s / N, the state of the counter and the ROM address change, therefore, the change in the sets of coefficients at the output of the ICCH occurs once in N sampling periods Δ t.

Функция блока синхронизации предложенного анализатора спектра заключается в делении входной частоты дискретизации f_s на N (где N - параметр усреднения). Такой блок может быть реализован на микросхемах счетчиков, например, 133ИЕ7.The function of the synchronization block of the proposed spectrum analyzer is to divide the input sampling frequency f _s by N (where N is the averaging parameter). Such a block can be implemented on counter chips, for example, 133IE7.

Цифровой анализатор спектра работает следующим образом. Digital spectrum analyzer operates as follows.

Аналоговый сигнал с входа 1 устройства проходит через аналоговый ФНЧ 2 для ограничения высокочастотных составляющих спектра и устранения возможных ошибок наложения. На второй вход синхронизации блока 10 усреднения, который является входом установки нуля регистра 16 и на счетные входы счетчиков 26 БИЧС поступает первый импульс синхрочастоты f_s/N. При этом происходит обнуление регистра 16 блока усреднения 10 и из ПЗУ 27 блоков 6, 7 изменения частот среза значения наборов коэффициентов a₁' , a₂' , b₀' , b₁', b₂' и a₁' , a₂'' , b₀'' , b₁'' , b₂'' поступают на вторые информационные входы коэффициентов цифровых фильтров 4 и 5. Указанные наборы коэффициентов соответствуют анализируемой в данный момент полосе частот входного сигнала. Со входа синхронизации 14 устройства частота дискретизации f_s поступает на входы синхронизации АЦП 3, регистров 19, 20, ЦФ 4 и 5, первый вход синхронизации регистра 16 блока 10 усреднения. С выхода АЦП отсчеты сигнала x(n), где n - текущий номер отсчета, поступают на первые информационные входы ЦФ 4 и 5. При этом ЦФ 4 и 5 имеют частоты среза f₁ и f₂, что определяется соответствующими наборами коэффициентов. С выхода ЦФ 4 сигнал x₁(n) поступает на первый вход сумматора 11 и прямой вход блока 8 вычитания, а с выхода ЦФ 5 сигнал x₂(n) поступает на второй вход сумматора 11 и инверсный вход блока 8 вычитания. Сигналы с выходов блока 8 вычитания и сумматора 11 поступают на первый и второй входы умножителя 9, с выхода которого их произведение поступает на информационный вход блока 10 усреднения, где проходит на первый вход сумматора 15, при этом на второй вход сумматора 15 поступает значение числа, хранящегося в регистре 16, а на выходе сумматора 15 формируется сумма этих чисел. При поступлении нового синхроимпульса частоты f_s указанная сумма фиксируется в регистре 16, а с выхода АЦП поступает новый отсчет сигнала x(n+1) и алгоритм обработки одного отсчета повторяется. Через N периодов Δ t в регистре 16 накапливается сумма из N значений y₁(n), старшие К разряды которой могут быть считаны с выхода 12 анализатора спектра (отбрасывание младших log₂ N разрядов соответствует усреднению мощности сигнала по N). В итоге формируется значение средней мощности сигнала, лежащего в полосе частот Δ f₁ = f₁-f₂. Далее с приходом нового импульса частоты f_s/N с выхода блока 13 синхронизации, происходит сброс регистра 16 блока 10 усреднения, увеличение на единицу значений счетчиков 26 блоков 6, 7 изменения частот cреза, выборка новых наборов коэффициентов цифровых фильтров из ПЗУ, соответствующих новым значениям частот среза f₃ и f₄ и алгоритм работы анализатора спектра повторяется для новой полосы частот Δ f₂ = f₃ - f₄.An analog signal from input 1 of the device passes through an analog low-pass filter 2 to limit the high-frequency components of the spectrum and eliminate possible aliasing errors. The second synchronization input of the averaging unit 10, which is the zero-setting input of the register 16, and the first clock pulse f _s / N is supplied to the counting inputs of the ICCH counters 26. In this case, the register 16 of averaging block 10 is zeroed and from the ROM 27 blocks 6, 7 of the change in the cutoff frequencies of the value of the sets of coefficients a ₁ ', a ₂ ', b ₀ ', b ₁ ', b ₂ 'and a ₁ ', a ₂ '', b ₀ '', b ₁ '', b ₂ ''are fed to the second information inputs of the coefficients of the digital filters 4 and 5. These sets of coefficients correspond to the currently analyzed frequency band of the input signal. From the synchronization input 14 of the device, the sampling frequency f _{s is} supplied to the ADC 3 synchronization inputs, registers 19, 20, DF 4 and 5, the first synchronization input of register 16 of the averaging block 10. From the ADC output, the samples of the signal x (n), where n is the current reference number, are fed to the first information inputs of the DSPs 4 and 5. In this case, the DSPs 4 and 5 have cutoff frequencies f ₁ and f ₂ , which is determined by the corresponding sets of coefficients. From the output of the DSP 4, the signal x ₁ (n) is supplied to the first input of the adder 11 and the direct input of the subtraction unit 8, and from the output of the DSP 5, the signal x ₂ (n) is fed to the second input of the adder 11 and the inverse input of the subtraction unit 8. The signals from the outputs of the subtraction unit 8 and the adder 11 are fed to the first and second inputs of the multiplier 9, the output of which their product is fed to the information input of the averaging unit 10, where it passes to the first input of the adder 15, while the value of the number goes to the second input of the adder 15, stored in the register 16, and at the output of the adder 15, the sum of these numbers is formed. When a new clock pulse of frequency f _s arrives, the indicated amount is fixed in register 16, and a new sample of the signal x (n + 1) comes from the ADC output and the algorithm for processing one sample is repeated. After N periods Δ t, a sum of N values y ₁ (n) is accumulated in register 16, the highest K bits of which can be read from output 12 of the spectrum analyzer (discarding the lower log ₂ N bits corresponds to averaging the signal power over N). As a result, the value of the average power of the signal lying in the frequency band Δ f ₁ = f ₁ -f _{2 is formed} . Then, with the arrival of a new pulse of frequency f _s / N from the output of synchronization unit 13, the register 16 of averaging unit 10 is reset, the counting units of units 26, 6, 7 of the cutoff frequency increase by one, and new sets of digital filter coefficients are selected from ROM corresponding to the new values cut-off frequencies f ₃ and f ₄ and the algorithm of the spectrum analyzer is repeated for a new frequency band Δ f ₂ = f ₃ - f ₄ .

В результате последовательной настройки анализатора на различные полосы частот формируется спектр мощности сигнала с высокой точностью. As a result of sequential tuning of the analyzer to different frequency bands, a signal power spectrum with high accuracy is formed.

Claims

A DIGITAL SPECTRA ANALYZER containing a series-connected low-pass filter and an analog-to-digital converter, the output of which is connected to the inputs of the first and second digital filters, the first and second blocks for changing the cutoff frequency of the digital filters, connected in series, a subtraction unit, a multiplier and an averaging block, a synchronization block wherein the input of the analog low-pass filter is connected to the input of the device, the second information inputs of the digital filters are connected respectively to the outputs of the first and second block to change the cutoff frequency, the output of the first digital filter is connected to the direct input of the subtraction unit, the output of the second digital filter is connected to the inverse input of the subtraction unit, the output of the averaging unit is connected to the output of the device, the synchronization input of the device is connected to the synchronization inputs of the analog-to-digital converter, the first and second digital filters, the input of the synchronization block and the first synchronization input of the averaging block, and the output of the synchronization block is connected to the inputs of the first and second blocks of the cutoff frequency change the second synchronization input of the averaging unit, characterized in that, in order to improve the accuracy of the spectral analysis, an adder is introduced into it, the first input of which is connected to the output of the first digital filter and the second input of the subtraction unit, the second input is connected to the output of the second digital filter, and the output is connected to the second input of the multiplier.