RU2015151132A - Команды, процессоры, способы и системы доступа множественных регистров к памяти - Google Patents

Команды, процессоры, способы и системы доступа множественных регистров к памяти Download PDF

Info

Publication number
RU2015151132A
RU2015151132A RU2015151132A RU2015151132A RU2015151132A RU 2015151132 A RU2015151132 A RU 2015151132A RU 2015151132 A RU2015151132 A RU 2015151132A RU 2015151132 A RU2015151132 A RU 2015151132A RU 2015151132 A RU2015151132 A RU 2015151132A
Authority
RU
Russia
Prior art keywords
registers
memory
bit
bits
command
Prior art date
Application number
RU2015151132A
Other languages
English (en)
Other versions
RU2636675C2 (ru
Inventor
Глен ХИНТОН
Брет ТОЛЛ
Ронак СИНГАЛ
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2015151132A publication Critical patent/RU2015151132A/ru
Application granted granted Critical
Publication of RU2636675C2 publication Critical patent/RU2636675C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30105—Register structure
    • G06F9/30109—Register structure having multiple operands in a single register
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016—Decoding the operand specifier, e.g. specifier format
    • G06F9/30163—Decoding the operand specifier, e.g. specifier format with implied specifier, e.g. top of stack

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Claims (35)

1. Процессор, содержащий:
множество N-разрядных регистров;
декодирующее звено, выполненное с возможностью приема команды на доступ к памяти множества регистров к памяти, причем команда на доступ к памяти множества регистров указывает ячейку памяти и указывает регистр; и
звено доступа к памяти, сопряженное с декодирующим звеном и с указанным множеством N-разрядных регистров, причем звено доступа к памяти выполнено с возможностью в ответ на команду на доступ к памяти множества регистров выполнения операции доступа к памяти множества регистров, причем операция доступа к памяти множества регистров включает в себя использование N-разрядных данных в каждом из указанного множества N-разрядных регистров, содержащих указанный регистр, и различных соответствующих N-разрядных участков в М×N-разрядной строке памяти, соответствующей указанной ячейке памяти, при этом суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере половину от М×N разрядов строки памяти.
2. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет все М×N-разрядов строки памяти.
3. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере 256 разрядов.
4. Процессор по п. 3, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере 512 разрядов.
5. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой используются N-разрядные данные в каждом из по меньшей мере трех N-разрядных регистров.
6. Процессор по п. 5, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой используются N-разрядные данные в каждом из по меньшей мере четырех N-разрядных регистров.
7. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой используются 128-разрядные данные в каждом из по меньшей мере четырех 128-разрядных регистров и различные соответствующие 128-разрядные участки строки памяти, имеющей по меньшей мере 512 разрядов.
8. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения указанной операции, в которой используются 256-разрядные данные в каждом из по меньшей мере двух 256-разрядных регистров и различные соответствующие 256-разрядные участки строки памяти, имеющей по меньшей мере 512 разрядов.
9. Процессор по п. 1, содержащий процессор для вычислений с сокращенным набором команд (RISC-процессор), при этом команда на доступ к памяти множества регистров содержит команду на загрузку множества регистров из памяти, а звено доступа к памяти выполнено с возможностью, в ответ на команду на загрузку множества регистров из памяти, загрузки указанных различных N-разрядные участков из М×N-разрядной строки памяти в каждом из множества N-разрядных регистров, при этом суммарное количество разрядов указанных различных N-разрядных участков, подлежащих загрузке в указанном множестве N-разрядных регистров из М×N-разрядной строки памяти, составляет по меньшей мере половину от М×N разрядов строки памяти.
10. Процессор по п. 9, в котором звено доступа к памяти выполнено с возможностью загрузки указанных различных 128-разрядных участков строки памяти, имеющей по меньшей мере 512 разрядов, в каждом из по меньшей мере четырех 128-разрядных регистров.
11. Процессор по п. 9, в котором звено доступа к памяти выполнено с возможностью загрузки указанных различных 256-разрядных участков строки памяти, имеющей по меньшей мере 512 разрядов, в каждом из по меньшей мере двух 256-разрядных регистров.
12. Процессор по п. 1, в котором процессор содержит процессор для вычислений с сокращенным набором команд (RISC-процессор), при этом команда на доступ к памяти множества регистров содержит команду на запись из множества регистров в память, а звено доступа к памяти выполнено с возможностью, в ответ на команду на запись из множества регистров в память, записи N-разрядных данных из каждого из множества N-разрядных регистров в указанные различные соответствующие N-разрядные участки в М×N-разрядной строке памяти, при этом суммарное количество разрядов N-разрядных данных, подлежащих записи из множества N-разрядных регистров в М×N-разрядную строку памяти, составляет по меньшей мере половину от М×N разрядов строки памяти, при этом указанная по меньшей мере половина от М×N разрядов строки памяти составляет по меньшей мере 256 разрядов.
13. Процессор по п. 1, в котором команда на доступ к памяти множества регистров выполнена с возможностью явным образом указывать каждый из указанного множества регистров.
14. Процессор по п. 1, в котором команда на доступ к памяти множества регистров выполнена с возможностью указывать количество регистров из указанного множества регистров.
15. Способ, выполняемый процессором, содержащий этапы, на которых:
принимают команду на доступ к памяти множества регистров, причем команда на доступ к памяти множества регистров указывает ячейку памяти и указывает регистр; и
выполняют, в ответ на команду на доступ к памяти множества регистров, операцию доступа к памяти множества регистров, включающую в себя использование N-разрядных данных в каждом из множества N-разрядных регистров, содержащих указанный регистр, и различных соответствующих N-разрядных участков в М×N-разрядной строке памяти, соответствующей указанной ячейке памяти, при этом суммарное количество разрядов N-разрядных данных в указанном множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере половину от М×N разрядов строки памяти.
16. Способ по п. 15, в котором суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет все М×N-разрядов строки памяти.
17. Способ по п. 15, в котором суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере 256 разрядов.
18. Способ по п. 17, в котором на этапе выполнения выполняют указанную операцию с использованием N-разрядных данных в каждом из по меньшей мере четырех N-разрядных регистров.
19. Способ по п. 15, в котором на этапе выполнения выполняют указанную операцию с использованием 128-разрядных данных в каждом из по меньшей мере четырех 128-разрядных регистров и различных соответствующих 128-разрядных участков строки памяти, имеющей по меньшей мере 512 разрядов.
20. Способ по п. 15, в котором на этапе выполнения выполняют указанную операцию с использованием 256-разрядных данных в каждом из по меньшей мере двух 256-разрядных регистров и различных соответствующих 256-разрядных участков строки памяти, имеющей по меньшей мере 512 разрядов.
21. Способ по п. 15, в котором на этапе приема принимают команду на загрузку множества регистров из памяти, а на этапе выполнения, в ответ на команду на загрузку множества регистров из памяти, загружают различные N-разрядные участки из М×N-разрядной строки памяти в каждый из указанного множества N-разрядных регистров, при этом суммарное количество разрядов указанных различных N-разрядных участков, загружаемых в указанное множество N-разрядных регистров из М×N-разрядной строки памяти, составляет по меньшей мере половину от М×N разрядов строки памяти.
22. Система обработки команд, содержащая;
межсоединение;
динамическое оперативное запоминающее устройство (DRAM), сопряженное с межсоединением; и
процессор, сопряженный с межсоединением, причем процессор выполнен с возможностью в ответ на команду на доступ к памяти множества регистров, указывающую ячейку памяти в DRAM и регистр, выполнения операции доступа к памяти множества регистров, включающей в себя использование N-разрядных данных в каждом из указанного множества N-разрядных регистров процессора, содержащих указанный регистр, и различных соответствующих N-разрядных участков в М×N-разрядной строке DRAM, соответствующей указанной ячейке памяти, при этом суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере половину от М×N разрядов строки памяти.
23. Система по п. 22, в которой суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет все М×N-разрядов строки памяти, составляющей по меньшей мере 512 разрядов.
24. Изделие, содержащее энергонезависимый машиночитаемый носитель данных, хранящий команду на доступ к памяти множества регистров,
при этом команда на доступ к памяти множества регистров указывает ячейку памяти и регистр, причем команда на доступ к памяти множества регистров при обработке компьютером выполнена с возможностью вызывать выполнение компьютером операций, содержащих:
выполнение операции доступа к памяти множества регистров, включающую в себя использование N-разрядных данных в каждом из множества N-разрядных регистров, содержащих указанный регистр, и различных соответствующих N-разрядных участков в М×N-разрядной строке памяти, соответствующей указанной ячейке памяти, при этом суммарное количество разрядов N-разрядных данных в указанном множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере половину от М×N разрядов строки памяти.
25. Изделие по п. 24, в котором суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет все М×N-разрядов строки памяти, составляющей по меньшей мере 512 разрядов.
RU2015151132A 2013-06-28 2014-06-26 Команды, процессоры, способы и системы доступа множественных регистров к памяти RU2636675C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/931,008 2013-06-28
US13/931,008 US9424034B2 (en) 2013-06-28 2013-06-28 Multiple register memory access instructions, processors, methods, and systems
PCT/US2014/044416 WO2014210363A1 (en) 2013-06-28 2014-06-26 Multiple register memory access instructions, processors, methods, and systems

Publications (2)

Publication Number Publication Date
RU2015151132A true RU2015151132A (ru) 2017-06-01
RU2636675C2 RU2636675C2 (ru) 2017-11-27

Family

ID=52116843

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015151132A RU2636675C2 (ru) 2013-06-28 2014-06-26 Команды, процессоры, способы и системы доступа множественных регистров к памяти

Country Status (8)

Country Link
US (8) US9424034B2 (ru)
EP (2) EP3014416A4 (ru)
KR (2) KR20150138343A (ru)
CN (2) CN108845826B (ru)
BR (1) BR112015030001A2 (ru)
RU (1) RU2636675C2 (ru)
TW (1) TWI567751B (ru)
WO (1) WO2014210363A1 (ru)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8515052B2 (en) 2007-12-17 2013-08-20 Wai Wu Parallel signal processing system and method
US9424034B2 (en) 2013-06-28 2016-08-23 Intel Corporation Multiple register memory access instructions, processors, methods, and systems
US9779019B2 (en) * 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US10241800B2 (en) 2015-06-16 2019-03-26 International Business Machines Corporation Split-level history buffer in a computer processing unit
US20170192782A1 (en) * 2015-12-30 2017-07-06 Robert Valentine Systems, Apparatuses, and Methods for Aggregate Gather and Stride
US10255072B2 (en) 2016-07-01 2019-04-09 Intel Corporation Architectural register replacement for instructions that use multiple architectural registers
US11593117B2 (en) * 2018-06-29 2023-02-28 Qualcomm Incorporated Combining load or store instructions
US20200004535A1 (en) * 2018-06-30 2020-01-02 Intel Corporation Accelerator apparatus and method for decoding and de-serializing bit-packed data
US10896265B2 (en) 2018-08-02 2021-01-19 Micron Technology, Inc. Register access
US11144364B2 (en) 2019-01-25 2021-10-12 International Business Machines Corporation Supporting speculative microprocessor instruction execution
US20220056293A1 (en) * 2019-02-12 2022-02-24 Sakata Inx Corporation Ink composition for photo-curable inkjet printing
CN110187919B (zh) * 2019-05-27 2021-07-20 眸芯科技（上海）有限公司 配置寄存器的装置、方法及系统
US11914511B2 (en) * 2020-06-22 2024-02-27 Apple Inc. Decoupling atomicity from operation size
US11269631B2 (en) * 2020-07-29 2022-03-08 Ghost Locomotion Inc. Extending fused multiply-add instructions
CN113064841B (zh) * 2021-01-04 2023-06-06 统信软件技术有限公司 一种数据存储方法、处理方法、计算设备及可读存储介质
US11586440B2 (en) * 2021-06-01 2023-02-21 International Business Machines Corporation Link stack based instruction prefetch augmentation
US20230089349A1 (en) * 2021-09-21 2023-03-23 Wisconsin Alumni Research Foundation Computer Architecture with Register Name Addressing and Dynamic Load Size Adjustment
CN114780148B (zh) * 2022-06-17 2022-09-23 飞腾信息技术有限公司 一种系统寄存器访问指令的执行方法、装置及电子设备
US11886291B1 (en) * 2022-07-21 2024-01-30 Dell Products L.P. Providing cache line metadata over multiple cache lines
CN117931729B (zh) * 2024-03-22 2024-06-28 芯来智融半导体科技(上海)有限公司 向量处理器访存指令处理方法和系统

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5509129A (en) 1993-11-30 1996-04-16 Guttag; Karl M. Long instruction word controlling plural independent processor operations
JP2933027B2 (ja) 1996-08-30 1999-08-09 日本電気株式会社 複数命令並列発行／実行管理装置
US5913054A (en) * 1996-12-16 1999-06-15 International Business Machines Corporation Method and system for processing a multiple-register instruction that permit multiple data words to be written in a single processor cycle
US6049897A (en) * 1997-01-07 2000-04-11 Intel Corporation Multiple segment register use with different operand size
US6014684A (en) 1997-03-24 2000-01-11 Intel Corporation Method and apparatus for performing N bit by 2*N-1 bit signed multiplication
US6061749A (en) * 1997-04-30 2000-05-09 Canon Kabushiki Kaisha Transformation of a first dataword received from a FIFO into an input register and subsequent dataword from the FIFO into a normalized output dataword
US6230253B1 (en) 1998-03-31 2001-05-08 Intel Corporation Executing partial-width packed data instructions
US6173393B1 (en) * 1998-03-31 2001-01-09 Intel Corporation System for writing select non-contiguous bytes of data with single instruction having operand identifying byte mask corresponding to respective blocks of packed data
GB2352065B (en) 1999-07-14 2004-03-03 Element 14 Ltd A memory access system
US6807622B1 (en) * 2000-08-09 2004-10-19 Advanced Micro Devices, Inc. Processor which overrides default operand size for implicit stack pointer references and near branches
US20040078608A1 (en) 2001-04-02 2004-04-22 Ruban Kanapathippillai Method and apparatus for power reduction in a digital signal processor integrated circuit
ATE372542T1 (de) * 2002-05-24 2007-09-15 Nxp Bv Zugriff zum breiten speicher
US7437532B1 (en) * 2003-05-07 2008-10-14 Marvell International Ltd. Memory mapped register file
GB2409062C (en) * 2003-12-09 2007-12-11 Advanced Risc Mach Ltd Aliasing data processing registers
GB2411976B (en) * 2003-12-09 2006-07-19 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
GB2409059B (en) * 2003-12-09 2006-09-27 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
GB2409066B (en) * 2003-12-09 2006-09-27 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
US7475222B2 (en) * 2004-04-07 2009-01-06 Sandbridge Technologies, Inc. Multi-threaded processor having compound instruction and operation formats
US7747843B2 (en) 2004-06-02 2010-06-29 Broadcom Corporation Microprocessor with integrated high speed memory
US9557994B2 (en) * 2004-07-13 2017-01-31 Arm Limited Data processing apparatus and method for performing N-way interleaving and de-interleaving operations where N is an odd plural number
US7398347B1 (en) 2004-07-14 2008-07-08 Altera Corporation Methods and apparatus for dynamic instruction controlled reconfigurable register file
EP1873627B1 (en) 2006-06-28 2009-05-27 STMicroelectronics S.r.l. A clustered SIMD processor architecture
US8060724B2 (en) * 2008-08-15 2011-11-15 Freescale Semiconductor, Inc. Provision of extended addressing modes in a single instruction multiple data (SIMD) data processor
US8850166B2 (en) * 2010-02-18 2014-09-30 International Business Machines Corporation Load pair disjoint facility and instruction therefore
US8904153B2 (en) * 2010-09-07 2014-12-02 International Business Machines Corporation Vector loads with multiple vector elements from a same cache line in a scattered load operation
US20120254592A1 (en) * 2011-04-01 2012-10-04 Jesus Corbal San Adrian Systems, apparatuses, and methods for expanding a memory source into a destination register and compressing a source register into a destination memory location
WO2013089707A1 (en) * 2011-12-14 2013-06-20 Intel Corporation System, apparatus and method for loop remainder mask instruction
CN104011668B (zh) 2011-12-22 2017-03-22 英特尔公司 用于将源操作数映射到不同范围的系统、装置和方法
US9348592B2 (en) 2011-12-22 2016-05-24 Intel Corporation Apparatus and method for sliding window data access
WO2013095657A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Instruction and logic to provide vector blend and permute functionality
WO2013095658A1 (en) 2011-12-23 2013-06-27 Intel Corporation Systems, apparatuses, and methods for performing a horizontal add or subtract in response to a single instruction
US9563425B2 (en) * 2012-11-28 2017-02-07 Intel Corporation Instruction and logic to provide pushing buffer copy and store functionality
CN103150146B (zh) * 2013-01-31 2015-11-25 西安电子科技大学 基于可扩展处理器架构的专用指令集处理器及其实现方法
US9424034B2 (en) 2013-06-28 2016-08-23 Intel Corporation Multiple register memory access instructions, processors, methods, and systems

Also Published As

Publication number Publication date
EP3014416A1 (en) 2016-05-04
BR112015030001A2 (pt) 2017-07-25
TWI567751B (zh) 2017-01-21
RU2636675C2 (ru) 2017-11-27
US20180122431A1 (en) 2018-05-03
EP3822772A1 (en) 2021-05-19
US20180122430A1 (en) 2018-05-03
CN108845826A (zh) 2018-11-20
US20180033468A1 (en) 2018-02-01
US10153011B2 (en) 2018-12-11
KR101964350B1 (ko) 2019-04-01
US9786338B2 (en) 2017-10-10
CN105247477B (zh) 2018-06-19
KR20180034684A (ko) 2018-04-04
WO2014210363A1 (en) 2014-12-31
US20180122429A1 (en) 2018-05-03
CN108845826B (zh) 2022-10-14
US10141033B2 (en) 2018-11-27
US20160358636A1 (en) 2016-12-08
TW201508767A (zh) 2015-03-01
US10102888B2 (en) 2018-10-16
US20180122432A1 (en) 2018-05-03
CN105247477A (zh) 2016-01-13
US20180122433A1 (en) 2018-05-03
EP3014416A4 (en) 2017-02-22
US10153012B2 (en) 2018-12-11
US20150006848A1 (en) 2015-01-01
US10170165B2 (en) 2019-01-01
US9424034B2 (en) 2016-08-23
KR20150138343A (ko) 2015-12-09
US10163468B2 (en) 2018-12-25

Similar Documents

Publication Publication Date Title
RU2015151132A (ru) Команды, процессоры, способы и системы доступа множественных регистров к памяти
JP6373336B2 (ja) サニタイズ認識ｄｒａｍコントローラ
KR102191229B1 (ko) 실시간 분석을 지원하는 인-메모리 팝 카운트
US10860326B2 (en) Multi-threaded instruction buffer design
KR102353782B1 (ko) NVMe 기반 솔리드 스테이트 드라이브에서 읽기 버퍼 사이즈 요구량을 감소하는 방법
RU2015151125A (ru) Процессоры, способы и системы для осуществления доступа к набору регистров либо как к множеству малых регистров, либо как к объединенному большому регистру
JP2020144946A (ja) メモリの異なるメモリプレーンに同時にアクセスするための装置および方法
WO2018093439A3 (en) Processors, methods, systems, and instructions to load multiple data elements to destination storage locations other than packed data registers
US9619324B2 (en) Error correction in non—volatile memory
RU2015151128A (ru) Процессоры, способы, системы и инструкции для транскодирования точек кода переменной длины знаков unicode
US20150186278A1 (en) Runtime persistence
WO2013136215A4 (en) Comparing sets of character data having termination characters
JP2017517082A5 (ru)
JP2017506391A5 (ru)
RU2015151131A (ru) Загрузка парциальной ширины, зависящая от режима, в процессорах с регистрами с большим числом разрядов, способы и системы
US20120254542A1 (en) Gather cache architecture
US8583873B2 (en) Multiport data cache apparatus and method of controlling the same
CN111656339B (zh) 存储器装置及其控制方法
WO2014009689A3 (en) Controlling an order for processing data elements during vector processing
JP2012119009A5 (ja) 選択演算を実行するプロセッサ
JP6231194B2 (ja) 電子デバイス、メモリコントローラ、装置
US9058301B2 (en) Efficient transfer of matrices for matrix based operations
US8181072B2 (en) Memory testing using multiple processor unit, DMA, and SIMD instruction
US20120047344A1 (en) Methods and apparatuses for re-ordering data
KR102205899B1 (ko) 메모리의 뱅크 충돌을 방지하기 위한 방법 및 장치

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190627