JP2012119009A5 - 選択演算を実行するプロセッサ - Google Patents

Description

上述した説明は、本発明の好適な実施形態を説明することを目的とする。また、上述の説明から、成長が速く、更なる発展を容易に予測することができないこのような技術分野において、本発明は、請求項の範囲内の本発明の原理から逸脱することなく当業者によって構成および細部が変更されうることは明らかであるべきである。
上述した説明によれば、以下の各項目に示す発明もまた開示される。
（項目１）
一の第１の複数ビットオペランドを示す一の第１のフィールドと、一の第２の複数ビットオペランドを示す一の第２のフィールドとを含む一の命令形式である一の命令コードを受信する工程と、
前記第１のオペランドに関連付けられる一の符号ビットが前記第１のオペランドにおける１つ以上のデータ要素に対して非ゼロである場合に、前記符号ビットに応答して前記第２のオペランドを変更する工程と、
を含む方法。
（項目２）
前記符号ビットがゼロである場合に、前記第２のオペランドのデータ要素を変更しない工程をさらに含む項目１に記載の方法。
（項目３）
前記第１のオペランドはさらに、それぞれＮビットの長さを有する、データ要素として少なくともＡ１およびＡ２を含む第１の複数のデータ要素を含み、
前記第２のオペランドはさらに、それぞれＮビットの長さを有する少なくともＢ１およびＢ２を含む第２の複数データ要素を含む、項目２に記載の方法。
（項目４）
前記符号ビットは、前記第１のオペランドの前記データ要素の即値フィールドに格納される一の即値ビットである項目３に記載の方法。
（項目５）
前記符号ビットは、前記第１のオペランドに関連付けられる一の第３のオペランドにおける最上位ビットである項目３に記載の方法。
（項目６）
前記第３のオペランドは、一の暗黙のレジスタである項目５に記載の方法。
（項目７）
前記符号ビットは、前記第１のオペランドと前記第２のオペランド間のデータの流れを制御する項目１に記載の方法。
（項目８）
前記符号ビットが非ゼロである場合に、前記第１のオペランドからの第１のデータ要素を前記第２のオペランドに格納する工程をさらに含む項目２に記載の方法。
（項目９）
前記第１のオペランドおよび前記第２のオペランドはそれぞれ１２８ビットを含む項目１に記載の方法。
（項目１０）
前記Ｎは、６４である項目３に記載の方法。
（項目１１）
前記１つ以上のデータ要素は、パックドバイトとして処理される項目１に記載の方法。
（項目１２）
前記１つ以上のデータ要素は、パックドワードとして処理される項目１に記載の方法。
（項目１３）
前記１つ以上のデータ要素は、ダブルワードとして処理される項目１に記載の方法。
（項目１４）
前記１つ以上のデータ要素は、クワドワードとして処理される項目１に記載の方法。
（項目１５）
一の実行ユニットと、
データを含む一のマシンアクセス可能媒体と、
を含み、
前記データは、前記実行ユニットによりアクセスされると、前記実行ユニットに項目１に記載の方法を実行させる、項目１に記載の方法を実行する装置。
（項目１６）
一の第１のデータを受信する一の第１の入力と、
前記第１のデータと同じビット数を含む一の第２のデータを受信する一の第２の入力と、
一の第１のプロセッサ命令に応答して、一の制御ビットに基づいて一の第１のオペランドから一の第１のデータ要素を選択する一の回路と、
を含み、
前記制御ビットは、前記制御ビットが非ゼロである場合に、前記第１のデータ要素を選択する、装置。
（項目１７）
前記選択された第１のデータ要素は、一の第２のオペランドにコピーされる項目１６に記載の装置。
（項目１８）
前記制御ビットは、一の符号ビットである項目１６に記載の装置。
（項目１９）
前記制御ビットは、前記第１のオペランドの前記第１のデータ要素の即値フィールドに格納される一の即値ビットである項目１７に記載の装置。
（項目２０）
前記符号ビットは、前記第１のオペランドに関連付けられる一の第３のオペランドにおける最上位ビットである項目１７に記載の装置。
（項目２１）
前記第３のオペランドは、一の暗黙のレジスタである項目２０に記載の装置。
（項目２２）
前記第１のデータおよび前記第２のデータはそれぞれ少なくとも１２８ビットのデータを含む項目１６に記載の装置。
（項目２３）
前記第１のデータはさらに、少なくとも２つのデータ要素を含む項目１６に記載の装置。
（項目２４）
前記データ要素はそれぞれ６４ビットを含む項目２３に記載の装置。
（項目２５）
前記第１のデータはさらに、少なくとも４つのデータ要素を含む項目１６に記載の装置。
（項目２６）
前記データ要素はそれぞれ３２ビットを含む項目２５に記載の装置。
（項目２７）
前記第１のデータはさらに、少なくとも８つのデータ要素を含む項目１６に記載の装置。
（項目２８）
前記データ要素はそれぞれ１６ビットを含む項目２７に記載の装置。
（項目２９）
前記第１のデータはさらに、少なくとも１６のデータ要素を含む項目１６に記載の装置。
（項目３０）
前記データ要素はそれぞれ８ビットを含む項目２９に記載の装置。
（項目３１）
データを格納するようアドレス指定可能な一のメモリと、
一の制御ビットを格納するよう構造的に可視である一のストレージ領域を含む一のプロセッサと、
一のＮビットソースオペランドを指定する一の第１のフィールドと、一のＮビットデスティネーションオペランドを指定する一の第２のフィールドとを有する一の命令を復号化する一のデコーダと、
前記デコーダによる前記命令の復号化に応答して、一の制御ビットに基づいて前記ソースオペランドから一の第１のデータ要素を選択する一の実行ユニットと、
を含み、
前記制御ビットは、前記制御ビットが非ゼロである場合に、前記第１のデータ要素を選択する、コンピュータシステム。
（項目３２）
前記Ｎは、１２８である項目３１に記載のコンピュータシステム。
（項目３３）
前記プロセッサは、前記デスティネーションオペランドに前記第１のデータ要素を格納する項目３１に記載のコンピュータシステム。
（項目３４）
前記制御ビットは、前記第１のデータ要素における一の即値ビットである項目３１に記載のコンピュータシステム。
（項目３５）
前記制御ビットは、一の第３のオペランドにおける最上位ビットである項目３１に記載のコンピュータシステム。
（項目３６）
前記第３のオペランドは、一の暗黙のレジスタである項目３５に記載のコンピュータシステム。

Claims (3)

1. データを格納するキャッシュと、
   ランダムアクセスメモリをアクセスするためのメモリコントローラと、
   命令をデコードする命令デコーダと、
   １２８ビットのパックドデータレジスタの組を有し、各レジスタが複数のパックド単精度浮動小数点データ要素を格納するレジスタファイルと、
   ソースのパックドデータレジスタを指定する少なくとも１つのソースオペランド、およびデスティネーションのパックドデータレジスタを指定する少なくとも１つのデスティネーションオペランドを含む第１命令を実行して、ソースのパックドデータレジスタからデスティネーションのパックドデータレジスタへと第１データ値を格納する実行ユニットと、
   を備えるプロセッサ。
2. 前記レジスタファイルは、パックド整数データ要素を格納する請求項１に記載のプロセッサ。
3. 前記パックド整数データ要素は、パックドバイト、パックドハーフワード、およびパックドワードを含む複数種類のパックドデータフォーマットにより格納される請求項２に記載のプロセッサ。