RU2014134714A - Способ записи и считывания данных - Google Patents

Способ записи и считывания данных Download PDF

Info

Publication number
RU2014134714A
RU2014134714A RU2014134714A RU2014134714A RU2014134714A RU 2014134714 A RU2014134714 A RU 2014134714A RU 2014134714 A RU2014134714 A RU 2014134714A RU 2014134714 A RU2014134714 A RU 2014134714A RU 2014134714 A RU2014134714 A RU 2014134714A
Authority
RU
Russia
Prior art keywords
data
input
output
memory element
bit sequence
Prior art date
Application number
RU2014134714A
Other languages
English (en)
Inventor
Рене-Михаэль КОРДЕС
Эрнесто ШОБЕСБЕРГЕР
Original Assignee
Рене-Михаэль КОРДЕС
Эрнесто ШОБЕСБЕРГЕР
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=47721875&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=RU2014134714(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Рене-Михаэль КОРДЕС, Эрнесто ШОБЕСБЕРГЕР filed Critical Рене-Михаэль КОРДЕС
Publication of RU2014134714A publication Critical patent/RU2014134714A/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/20—Information retrieval; Database structures therefor; File system structures therefor of structured data, e.g. relational data
    • G06F16/22—Indexing; Data structures therefor; Storage structures
    • G06F16/2228—Indexing structures
    • G06F16/2272—Management thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
    • H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0894—Escrow, recovery or storing of secret information, e.g. secret key escrow or cryptographic key storage
    • H04L9/0897—Escrow, recovery or storing of secret information, e.g. secret key escrow or cryptographic key storage involving additional devices, e.g. trusted platform module [TPM], smartcard or USB
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • H04L2209/127—Trusted platform modules [TPM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Data Mining & Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Storage Device Security (AREA)

Abstract

1. Способ записи и считывания данных в или из индексированного массива (1) данных, который включает в себя структуру (2) данных и относящуюся к ней индексную структуру (3), причем блок (4) обработки принимает подлежащие записи данные в открытом тексте и посредством доступа для записи записывает в структуру (2) данных и актуализирует индексные данные в индексной структуре (3), и причем блок (4) обработки определяет подлежащие считыванию данные или их ячейку памяти посредством доступа к индексным данным (3) и считывает подлежащие считыванию данные посредством доступа для считывания из структуры (2) данных и предоставляет в открытом тексте, отличающийся тем, что данные в структуре (2) данных и индексные данные в индексной структуре (3) сохраняют в зашифрованном виде и что доступ для записи/считывания блока (4) обработки к индексной структуре (3) и к структуре (2) данных осуществляют через по меньшей мере один блок (6, 7) шифрования и дешифрования, с помощью которого данные зашифровывают или расшифровывают посредством потокового шифрования.2. Способ по п. 1, отличающийся тем, что генерирование потока шифрования осуществляют с применением по меньшей мере одного регистра (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью, который для своей инициализации заполняется определенной битовой последовательностью.3. Способ по п. 1 или 2, отличающийся тем, что для каждого доступа для записи применяют другой поток шифрования.4. Способ по п. 2, отличающийся тем, что для инициализации регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью применяют, соответственно, по меньшей мере одну первую битовую последовательность (14) и одну вторую битовую последовательность (15).5. Способ по п. 4, отличающийся тем, что первую и вторую битовую после

Claims (39)

1. Способ записи и считывания данных в или из индексированного массива (1) данных, который включает в себя структуру (2) данных и относящуюся к ней индексную структуру (3), причем блок (4) обработки принимает подлежащие записи данные в открытом тексте и посредством доступа для записи записывает в структуру (2) данных и актуализирует индексные данные в индексной структуре (3), и причем блок (4) обработки определяет подлежащие считыванию данные или их ячейку памяти посредством доступа к индексным данным (3) и считывает подлежащие считыванию данные посредством доступа для считывания из структуры (2) данных и предоставляет в открытом тексте, отличающийся тем, что данные в структуре (2) данных и индексные данные в индексной структуре (3) сохраняют в зашифрованном виде и что доступ для записи/считывания блока (4) обработки к индексной структуре (3) и к структуре (2) данных осуществляют через по меньшей мере один блок (6, 7) шифрования и дешифрования, с помощью которого данные зашифровывают или расшифровывают посредством потокового шифрования.
2. Способ по п. 1, отличающийся тем, что генерирование потока шифрования осуществляют с применением по меньшей мере одного регистра (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью, который для своей инициализации заполняется определенной битовой последовательностью.
3. Способ по п. 1 или 2, отличающийся тем, что для каждого доступа для записи применяют другой поток шифрования.
4. Способ по п. 2, отличающийся тем, что для инициализации регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью применяют, соответственно, по меньшей мере одну первую битовую последовательность (14) и одну вторую битовую последовательность (15).
5. Способ по п. 4, отличающийся тем, что первую и вторую битовую последовательность (14, 15) логически связывают с помощью операции исключающее ИЛИ (17), и получаемую из логической связи битовую последовательность для инициализации подают на регистр (13) сдвига с обратной связью.
6. Способ по п. 4, отличающийся тем, что по меньшей мере один первый регистр (21, 24) сдвига с обратной связью для его инициализации заполняют первой битовой последовательностью (14), и по меньшей мере один второй регистр (22, 25) сдвига с обратной связью для его инициализации заполняют второй битовой последовательностью (15).
7. Способ по п. 4, отличающийся тем, что в качестве первой битовой последовательности (14) выбирают индексное число, ассоциированное с подлежащим шифрованию или дешифрованию блоком данных.
8. Способ по п. 4, отличающийся тем, что вторую битовую последовательность (15) генерируют из однозначного идентификатора банка данных.
9. Способ по п. 4, отличающийся тем, что для инициализации регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью дополнительно применяют третью битовую последовательность (16).
10. Способ по п. 9, отличающийся тем, что третью битовую последовательность генерируют из однозначного идентификатора соответствующего пользователя.
11. Способ по п. 9, отличающийся тем, что третью битовую последовательность (16) используют для инициализации третьего регистра (23, 26) сдвига с обратной связью.
12. Способ по п. 4, отличающийся тем, что регистры (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью одновременно заполняют соответствующей битовой последовательностью (14, 15, 16).
13. Способ по п. 2, отличающийся тем, что для обратной связи (ых) регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) применяют по меньшей мере одну логическую схему исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1).
14. Способ по п. 2, отличающийся тем, что регистры (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью таким образом соединены друг с другом, что в зависимости от состояния одного регистра сдвига с обратной связью по меньшей мере одну логическую схему исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1) другого регистра подключают или отключают.
15. Способ по п. 2, отличающийся тем, что по меньшей мере один регистр (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью содержит множество элементов (FF1, FF2,…; FFp1, FFp2,…; FFpp1, FFpp2,…) памяти, включенных в формирующий код ряд, причем выход последнего в ряду элемента памяти соединен в контур с входом первого в ряду элемента памяти, причем обратную связь с помощью по меньшей мере одной логической схемы исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1) осуществляют таким образом, что первый вход логической схемы исключающее ИЛИ соединен с выходом элемента (FF2) памяти, находящегося в формирующем код ряду, второй вход соединен с выходом другого элемента (FF5) памяти, находящегося в формирующем код ряду, и выход соединен с входом элемента (FF3) памяти, следующего в формирующем код ряду за элементом памяти, соединенным с первым входом логической схемы исключающее ИЛИ.
16. Способ по п. 15, отличающийся тем, что в линию, соединяющую второй вход по меньшей мере одной логической схемы исключающее ИЛИ (XORp1) и выход другого элемента (FF5)_ памяти находящегося в формирующем код ряду (21, 24)_ включена логическая схема И (UNDp1) таким образом, что выход логической схемы И (UNDp1) соединен с вторым входом логической схемы исключающее ИЛИ (XORp1), первый вход логической схемы И (UNDp1) соединен с выходом другого элемента (FF5) памяти, находящегося в формирующем код ряду, и второй вход логической схемы И (UNDp1) соединен с выходом программирующего код элемента (FFр2) памяти, причем в качестве программирующего код элемента памяти применяют элемент памяти другого регистра (22, 25) сдвига с обратной связью, и предпочтительно выход элемента (FF9) памяти, находящегося в формирующем код ряду (21, 24), соединен с входом инвертора (INV), и выход инвертора (INV) соединен со входом другого элемента (FF1) памяти, находящегося в формирующем код ряду (21, 24).
17. Способ по п. 1 или 2, отличающийся тем, что массив (1) данных представляет собой банк данных.
18. Способ по п. 1 или 2, отличающийся тем, что данные, передаваемые между блоком (4) обработки и пользовательским вычислительным устройством (8), передают в зашифрованном виде.
19. Способ по п. 18, отличающийся тем, что зашифрованную передачу данных между блоком (4) обработки и пользовательским вычислительным устройством (8) осуществляют с применением соответствующего ассоциированного с пользовательским вычислительным устройством (8) и с массивом (1) данных блока (11) шифрования и дешифрования, с помощью которого данные зашифровывают или соответственно расшифровывают посредством потокового шифрования.
20. Способ по п. 1 или 2, отличающийся тем, что любую передачу данных от и к блоку (4) обработки осуществляют через по меньшей мере один блок (6, 7, 11) шифрования и дешифрования, с помощью которого данные зашифровываются или соответственно расшифровывают посредством потокового шифрования.
21. Устройство для записи и считывания данных в или из индексированного массива (1) данных, который включает в себя структуру (2) данных и относящуюся к ней индексную структуру (3), содержащее блок (4) обработки, в котором могут приниматься подлежащие записи данные в открытом тексте и который имеет доступ для записи к структуре (2) данных, чтобы записывать данные в структуру (2) данных, и который взаимодействует с индексной структурой (3), чтобы актуализировать индексные данные в индексной структуре (3), и который имеет доступ к индексным данным, чтобы определять подлежащие считыванию данные или их ячейку памяти, и который имеет доступ для считывания к структуре (2) данных, чтобы считывать подлежащие считыванию данные из структуры (2) данных и предоставлять в открытом тексте, отличающееся тем, что блок (4) обработки соединен со структурой (2) данных и с индексной структурой (3) через по меньшей мере один блок (6, 7) шифрования и дешифрования, выполненный с возможностью шифрования и дешифрования данных посредством потокового шифрования, так что доступ для записи/считывания блока (4) обработки к индексной структуре (3) и к структуре (2) данных осуществляется через по меньшей мере один блок (6, 7) шифрования и дешифрования.
22. Устройство по п. 21, отличающееся тем, что блок (6, 7) шифрования и дешифрования для генерирования потока шифрования содержит по меньшей мере один регистр (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью, на который для его инициализации подается, соответственно, определенная битовая последовательность.
23. Устройство по п. 22, отличающееся тем, что предусмотрены средства для генерации и/или сохранения по меньшей мере одной первой битовой последовательности (14) и одной второй битовой последовательности (15), которые таким образом взаимодействуют со (и) регистром(ами) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью, что по меньшей мере одна первая битовая последовательность (14) и вторая битовая последовательность (15) применяются для инициализации(ых) регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью.
24. Устройство по п. 23, отличающееся тем, что первая битовая последовательность (14) подается на по меньшей мере один первый регистр (21, 24) сдвига с обратной связью для его инициализации, а вторая битовая последовательность (15) подается на по меньшей мере один второй регистр (22, 25) сдвига с обратной связью для его инициализации.
25. Устройство по п. 23, отличающееся тем, что средства выполнены с возможностью генерации и/или сохранения первой битовой последовательности (14) для генерирования первой битовой последовательности (14) из индексного числа, ассоциированного с подлежащим шифрованию или подлежащим дешифрованию блока данных.
26. Устройство по любому из пп. 23-25, отличающееся тем, что средства для генерации и/или сохранения второй битовой последовательности (15) выполнены с возможностью генерирования второй битовой последовательности (15) из однозначного идентификатора банка (1) данных.
27. Устройство по любому из пп. 23-25, отличающееся тем, что предусмотрены средства для генерации и/или сохранения по меньшей мере одной третьей битовой последовательности (16), которые с регистром(ами) (13; 21, 22, 23; 24, 25; 24, 25, 26) взаимодействуют таким образом, что также третья битовая последовательность (16) применяется для инициализации регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью.
28. Устройство по п. 27, отличающееся тем, что третья битовая последовательность (16) генерируется из однозначного идентификатора соответствующего пользователя.
29. Устройство по п. 27, отличающееся тем, что третья битовая последовательность (16) используется для инициализации третьего регистра (23, 26) сдвига с обратной связью.
30. Устройство по любому из пп. 23-25, отличающееся тем, что регистры (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью одновременно заполняются соответствующей битовой последовательностью.
31. Устройство по любому из пп. 22-25, отличающееся тем, что для обратной связи регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) применяется по меньшей мере одна логическая схема исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1).
32. Устройство по п. 31, отличающееся тем, что регистры (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью таким образом соединены друг с другом, что в зависимости от состояния одного регистра сдвига с обратной связьюпо меньшей мере одна логическая схема исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1) другого регистра сдвига подключается или отключается.
33. Устройство по п. 31, отличающееся тем, что по меньшей мере один регистр (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью содержит множество формирующих код включенных в ряд элементов (FF1, FF2,…; FFp1, FFp2,…; FFpp1, FFpp2,…) памяти, причем выход последнего в ряду элемента памяти соединен с входом первого в ряду элемента памяти в контур, причем обратная связь с помощью по меньшей мере одной логической схемы исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1) выполняется таким образом, что первый вход логической схемы исключающее ИЛИ соединен с выходом элемента (FF2) памяти, находящегося в формирующем код ряду, второй вход соединен с выходом другого элемента (FF5) памяти, находящегося в формирующем код ряду, и выход соединен с входом элемента (FF3) памяти, следующего в формирующем код ряду за элементом памяти, соединенным с первым входом логической схемы исключающее ИЛИ.
34. Устройство по п. 33, отличающееся тем, что в линию, соединяющую второй вход по меньшей мере одной логической схемы исключающее ИЛИ (XORp1) и выход другого элемента (FF5) памяти, находящегося в формирующем код ряду (21; 24), включена логическая схема И (UNDp1) таким образом, что выход логической схемы И (UNDp1) соединен с вторым входом логической схемы исключающее ИЛИ (XORp1), первый вход логической схемы И (UNDp1) соединен с выходом другого элемента (FF5) памяти, находящегося в формирующем код ряду (21; 24), и второй вход логической схемы И (UNDp1) соединен с выходом элемента (FFр2) памяти, программирующего код, и предпочтительно выход элемента (FF9) памяти, находящегося в формирующем код ряду (21; 24), соединен со входом инвертора (INV), и выход инвертора (INV) соединен с входом другого находящегося в формирующем код ряду (21; 24) элемента (FF1) памяти, причем в качестве программирующего код элемента памяти применяется элемент памяти другого регистра (22; 25) сдвига с обратной связью.
35. Устройство по п. 33 или 34, отличающееся тем, что предусмотрено множество логических схем исключающее ИЛИ (XORp1, p2, p3, p4), первый вход которых, соответственно, запитывается с выхода находящегося в формирующем код ряду (21; 24) элемента (FF1, 2, 3, 4) памяти, и второй вход которых, соответственно, запитывается с выхода другого находящегося в формирующем код ряду (21; 24) элемента (FF8, 15, 20, 23) памяти, который удален от соединенного с первым входом элемента (FF1, 2, 3, 4) памяти в направлении потока ряда (21; 24) на некоторое количество элементов памяти, которое, соответственно, соответствует различному простому числу, которое больше, чем 1, но не является частичной величиной общего числа включенных в ряд (21; 24) элементов (FF1, 2,…n) памяти.
36. Устройство по любому из пп. 33 или 34, отличающееся тем, что предусмотрено множество программирующих код элементов (FFp1, p2, p3, p4,…pn) памяти, ассоциированных, соответственно, с логической схемой И (UNDp1, p2, p3, p4) и логической схемой исключающее ИЛИ (XORp1, p2, p3, p4), и включено в ряд (22; 25), замкнутый в контур, и размещена по меньшей мере одна логическая схема исключающее ИЛИ (XORpp1), первый вход которой соединен с выходом элемента (FFр6) памяти, находящегося в программирующем код ряду (22; 25), второй вход которой соединен с выходом другого элемента (FFр5) памяти, находящегося в формирующем код ряду (22; 25), и выход которой соединен с входом элемента (FFp1) памяти, следующего в программирующем код ряду (22; 25) за элементом (FFp6) памяти, соединенным с первым входом логической схемы исключающее ИЛИ (XORpp1).
37. Устройство по любому из пп. 33 или 34, отличающееся тем, что в линию, соединяющую второй вход по меньшей мере одной логической схемы исключающее ИЛИ (XORpp1) и выход другого элемента (FFр3) памяти, находящегося в программирующем код ряду (22; 25), включена логическая схема И (UNDpр1) таким образом, что выход логической схемы И (UNDpр1) соединен со вторым входом логической схемы исключающее ИЛИ (XORpp1), первый вход логической схемы И (UNDpр1) соединен с выходом другого элемента (FFр3) памяти, находящегося в программирующем код ряду (22; 25), и второй вход логической схемы И (UNDpр1) соединен с выходом элемента (FFрр5) памяти, служащего для программирования программирующего код ряда (22; 25).
38. Устройство по любому из пп. 33 или 34, отличающееся тем, что предусмотрено множество служащих программированию программирующего код ряда (22; 25) элементов (FFpр1, pр2, pр3, pр4,…pрn) памяти, ассоциированных, соответственно, с логической схемой И (UNDpр1) и логической схемой исключающее ИЛИ (XORpр1), и включенно в ряд (23; 26), замкнутый в контур, и размещена по меньшей мере одна логическая схема исключающее ИЛИ (XORppp1), первый вход которой соединен с выходом элемента (FFрр1) памяти, находящегося в ряду (23; 26), второй вход которой соединен с выходом другого элемента (FFрр3) памяти, находящегося в ряду (23; 26), и выход которой соединен с входом элемента (FFpр2) памяти, следующего в ряду (23; 26) за элементом (FFpр1) памяти, соединенным с первым входом логической схемы исключающее ИЛИ (XORppp1).
39. Массив данных, в частности, банк (1) данных, включающий в себя структуру (2) данных, содержащую данные, и относящуюся к ней индексную структуру (3), содержащую индексные данные, причем данные в структуре (2) данных и индексные данные в индексной структуре (3) сохранены зашифрованными посредством потокового шифрования.
RU2014134714A 2012-01-26 2013-01-22 Способ записи и считывания данных RU2014134714A (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
ATA106/2012 2012-01-26
ATA106/2012A AT511842B1 (de) 2012-01-26 2012-01-26 Verfahren zum schreiben und lesen von daten
PCT/AT2013/000010 WO2013110103A2 (de) 2012-01-26 2013-01-22 Verfahren zum schreiben und lesen von daten

Publications (1)

Publication Number Publication Date
RU2014134714A true RU2014134714A (ru) 2016-03-20

Family

ID=47721875

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014134714A RU2014134714A (ru) 2012-01-26 2013-01-22 Способ записи и считывания данных

Country Status (5)

Country Link
US (1) US20150046416A1 (ru)
EP (1) EP2807788A2 (ru)
AT (1) AT511842B1 (ru)
RU (1) RU2014134714A (ru)
WO (1) WO2013110103A2 (ru)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449178B2 (en) * 2012-07-24 2016-09-20 ID Insight System, method and computer product for fast and secure data searching
US10114850B1 (en) * 2014-09-17 2018-10-30 EMC IP Holding Company LLC Data stream generation using prime numbers
US10114832B1 (en) * 2014-09-17 2018-10-30 EMC IP Holding Company LLC Generating a data stream with a predictable change rate
EP3428665B1 (en) * 2017-07-11 2020-03-25 Nxp B.V. Fault detection in registers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5050213A (en) * 1986-10-14 1991-09-17 Electronic Publishing Resources, Inc. Database usage metering and protection system and method
TW490611B (en) * 2000-03-31 2002-06-11 Jian-Tsz Hou Encryption and decryption memory and access control method
US7043017B2 (en) * 2001-09-13 2006-05-09 Freescale Semiconductor, Inc. Key stream cipher device
AT412747B (de) * 2002-03-05 2005-06-27 Rene-Michael Mag Cordes Codegenerator und vorrichtung zur synchronen oder asynchronen sowie permanenten identifikation oder ver- und endschlüsselung von daten beliebiger länge
US7519835B2 (en) * 2004-05-20 2009-04-14 Safenet, Inc. Encrypted table indexes and searching encrypted tables
JP4750105B2 (ja) * 2005-03-23 2011-08-17 Ｋｄｄｉ株式会社 キーストリーム暗号化装置および方法ならびにプログラム
DE102006006057B4 (de) * 2006-02-09 2007-12-27 Infineon Technologies Ag Datenverschlüsselungsvorrichtung und Verfahren zum Verschlüsseln von Daten
US7734969B2 (en) * 2007-10-30 2010-06-08 Infineon Technologies Ag Feedback shift register control
US7945049B2 (en) * 2008-02-28 2011-05-17 Red Hat, Inc. Stream cipher using multiplication over a finite field of even characteristic
US9015181B2 (en) * 2008-09-26 2015-04-21 Commvault Systems, Inc. Systems and methods for managing single instancing data

Also Published As

Publication number Publication date
WO2013110103A2 (de) 2013-08-01
AT511842B1 (de) 2013-03-15
EP2807788A2 (de) 2014-12-03
WO2013110103A3 (de) 2013-09-19
AT511842A4 (de) 2013-03-15
US20150046416A1 (en) 2015-02-12

Similar Documents

Publication Publication Date Title
US20200412544A1 (en) Devices and circuitry for computing hash values
US9483664B2 (en) Address dependent data encryption
US11347898B2 (en) Data protection device and method and storage controller
CN202650015U (zh) 用于经加密存储器存取的系统
CN101040306B (zh) 伪随机数生成装置
CN107924367A (zh) 计算存储器中可执行项的加密
CN104298937B (zh) 用于存储器地址加密的装置和方法
KR20090080032A (ko) 저장 장치들에 대한 보안을 제공하는 방법 및 시스템
JP2006277411A (ja) プロセッサ、メモリ、コンピュータシステムおよびデータ転送方法
EP3721367A1 (en) Storage apparatus and method for address scrambling
KR20030044654A (ko) 데이터 암호화 장치 및 그 방법
JP2013005293A (ja) 認証コンポーネント、被認証コンポーネントおよびその認証方法
JP2020529758A (ja) 記憶データの暗号化及び復号の機器及び方法
RU2014134714A (ru) Способ записи и считывания данных
JP2012227899A (ja) 認証コンポーネント、被認証コンポーネントおよびその認証方法
JP2012227901A (ja) 認証コンポーネント、被認証コンポーネントおよびその認証方法
TW201918923A (zh) 安全邏輯系統及操作安全邏輯系統的方法
CN109522758A (zh) 硬盘数据管理方法及硬盘
CN103493058A (zh) 数据记录装置、主机装置以及处理数据记录装置的方法
US20220085974A1 (en) Method and circuit for performing a substitution operation
US9037624B1 (en) Using memory access times for random number generation
CN102224508B (zh) 在存储器装置中存储数据的方法及处理该数据的处理装置
EP2899639A1 (en) Nonvolatile memory and electronic device
CN106100829A (zh) 加密存储的方法及装置
US9424442B2 (en) Nonvolatile memory and electronic device