Claims (1)
Программируемое логическое устройство, содержащее группу n инверторов переменных, n групп, n - число входных переменных, основных передающих транзисторов по 2i, i=1, n транзисторов в группе, группу 2n инверторов настройки, выходной инвертор, входы n переменных, 2n входы настройки, выход устройства, причем входы настройки подключены ко входам соответствующих инверторов из группы 2n инверторов настройки, входы i-x инверторов подключены к соответствующим к i-м входам входов n переменных, затвор каждого четного транзистора i-й группы из n групп передающих транзисторов подключен к i-му входу входов n переменных, затвор каждого нечетного транзистора i-й группы из n групп передающих транзисторов подключен к выходу i-го инвертора группы n инверторов переменных, входы которых подключены к i-му входу входов n переменных, стоки четных и нечетных - двух передающих транзисторов первой группы объединены и подключены ко входу выходного инвертора, выход которого является выходом устройства, каждый инвертор из группы 2n инверторов настройки, группы n инверторов переменных, выходной инвертор - содержит основной транзистор n-МОП, основной транзистор p-МОП, вход напряжения питания, вход «Ноль вольт», вход инвертора, выход инвертора, причем затворы основных транзисторов n-МОП и p-МОП объединены и являются входом инвертора, сток основного транзистора n-МОП подключен ко входу напряжения питания, сток основного транзистора p-МОП подключен к выходу инвертора, отличающееся тем, что дополнительно введены 2n+1-1 подгрупп дополнительных передающих транзисторов для каждого основного четного и нечетного транзистора n групп передающих транзисторов, состоящие из трех транзисторов, причем затворы дополнительных передающих транзисторов j-ой подгруппы 2.j, j=1…2n+1-1, объединены и подключены к затвору соответствующего четного или нечетного основного транзистора в n группах передающих транзисторов, по 2i, i=1, n транзисторов в группе, где n - число входных переменных, сток первого дополнительного транзистора в каждой из подгрупп дополнительных передающих транзисторов подключен к стоку соответствующего основного транзистора, исток первого дополнительного транзистора подключен к истоку основного транзистора и стокам второго и третьего дополнительных транзисторов, истоки которых объединены и подключены к стокам объединенных четных и нечетных передающих транзисторов n+1 ой группы и так далее, объединенные истоки второго и третьего дополнительных транзисторов последней группы 2.n передающих транзисторов подключены к выходам соответствующих инверторов из группы 2n инверторов настройки, каждый инвертор из группы 2n инверторов настройки, группы n инверторов переменных, выходной инвертор - содержат три дополнительных транзистора n-МОП и три дополнительных транзистора p-МОП, причем затворы всех дополнительных транзисторов n-МОП и трех дополнительных транзисторов p-МОП объединены и подключены ко входу инвертора, исток первого дополнительного транзистора p-МОП подключен ко входу «Ноль вольт» и к истоку третьего дополнительного транзистора p-МОП, сток дополнительного транзистора p-МОП подключен в истоку основного транзистора p-МОП, сток второго дополнительного транзистора p-МОП подключен к истоку третьего дополнительного транзистора p-МОП, сток которого подключен к выходу инвертора, исток первого дополнительного транзистора n-МОП подключен к выходу инвертора, а сток первого дополнительного транзистора n-МОП подключен к истоку основного транзистора n-МОП, исток второго дополнительного транзистора n-МОП подключен к выходу инвертора, сток второго дополнительного транзистора n-МОП подключен к истоку третьего дополнительного транзистора n-МОП и стоку основного транзистора n-МОП, сток третьего дополнительного транзистора n-МОП подключен ко входу напряжения питания инвертора.
A programmable logic device containing a group of n variable inverters, n groups, n is the number of input variables, the main transmitting transistors of 2 i , i = 1, n transistors in a group, a group of 2 n tuning inverters, an output inverter, inputs of n variables, 2 n configuration inputs, the output device, the setting inputs are connected to the inputs of respective inverters of a group setting 2 n inverters ix inputs connected to respective inverters to inputs of the i-th inputs of n variables, the gate of each transistor even i-th group of the n groups pass their transistors is connected to the i-th input of the inputs of n variables, the gate of each odd transistor of the i-th group of n groups of transmitting transistors is connected to the output of the i-th inverter of the group of n variable inverters whose inputs are connected to the i-th input of the inputs of n variables, drains even and odd - two transmit first group of transistors are coupled and connected to the input of the inverter output, the output of which is an output unit, each inverter from the group setting 2 n inverters group n variables inverter output inverter - contains about a new n-MOS transistor, a p-MOS main transistor, a voltage input, a zero volt input, an inverter input, an inverter output, and the gates of the n-MOS and p-MOS transistors are combined and are the inverter input, the drain of the main transistor is n- INB is connected to an input power supply voltage, the drain of the main p-MOS transistor is connected to the inverter output, characterized in that it additionally introduced 2 n + 1 -1 subgroups transmit additional transistors for each primary even and odd transistor n groups of transmit transistors comprising Suitable three transistors, the gates of transistors additional transmitting j-th subgroup 2.j, j = 1 ... 2 n + 1 -1, are combined and connected to the gate of a corresponding even or odd main transistor in the n groups of transmit transistors 2 i, i = 1, n transistors in the group, where n is the number of input variables, the drain of the first additional transistor in each of the subgroups of additional transmitting transistors is connected to the drain of the corresponding main transistor, the source of the first additional transistor is connected to the source of the main an anistor and the drains of the second and third additional transistors, the sources of which are combined and connected to the drains of the combined even and odd transmit transistors of the n + 1 st group and so on, the combined sources of the second and third additional transistors of the last group 2.n of the transmit transistors are connected to the outputs of the corresponding inverters from a group of 2 n tuning inverters, each inverter from a group of 2 n tuning inverters, a group of n variable inverters, an output inverter - contain three additional n-MOS transistors and three additional p-MOS transistors, and the gates of all additional n-MOS transistors and three additional p-MOS transistors are combined and connected to the inverter input, the source of the first additional p-MOS transistor is connected to the “Zero volt” input and to the source of the third additional transistor p -MOS, the drain of the additional p-MOS transistor is connected to the source of the main transistor p-MOS, the drain of the second additional transistor p-MOS is connected to the source of the third additional transistor p-MOS, the drain of which is connected to the output and the source of the first additional transistor n-MOSFET is connected to the output of the inverter, and the drain of the first additional transistor n-MOSFET is connected to the source of the main transistor n-MOSFET, the source of the second additional transistor n-MOSFET is connected to the output of the inverter, the drain of the second additional transistor n-MOSFET connected to the source of the third additional transistor n-MOS and the drain of the main transistor n-MOS, the drain of the third additional transistor n-MOS is connected to the input of the supply voltage of the inverter.