RU2012144563A - Контрольно-вычислительная система, способ управления контрольно-вычислительной системой, а также применение контрольно-вычислительной системы - Google Patents

Контрольно-вычислительная система, способ управления контрольно-вычислительной системой, а также применение контрольно-вычислительной системы Download PDF

Info

Publication number
RU2012144563A
RU2012144563A RU2012144563/08A RU2012144563A RU2012144563A RU 2012144563 A RU2012144563 A RU 2012144563A RU 2012144563/08 A RU2012144563/08 A RU 2012144563/08A RU 2012144563 A RU2012144563 A RU 2012144563A RU 2012144563 A RU2012144563 A RU 2012144563A
Authority
RU
Russia
Prior art keywords
processor
error
pair
control
processors
Prior art date
Application number
RU2012144563/08A
Other languages
English (en)
Other versions
RU2585262C2 (ru
Inventor
Лукуза Дидьер КАБУЛЕПА
Торстен ЭРЕНБЕРГ
Даниель БАУМАЙСТЕР
Original Assignee
Континенталь Тевес Аг Унд Ко. Охг
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Континенталь Тевес Аг Унд Ко. Охг filed Critical Континенталь Тевес Аг Унд Ко. Охг
Publication of RU2012144563A publication Critical patent/RU2012144563A/ru
Application granted granted Critical
Publication of RU2585262C2 publication Critical patent/RU2585262C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G06F11/1645—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components and the comparison itself uses redundant hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/165—Error detection by comparing the output of redundant processing systems with continued operation after detection of the error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
    • G06F11/184—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components where the redundant components implement processing functionality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G06F11/2023—Failover techniques
    • G06F11/203—Failover techniques using migration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G06F11/2035—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant without idle spare hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G06F11/2043—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant where the redundant components share a common memory address space

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Hardware Redundancy (AREA)

Abstract

1. Контрольно-вычислительная система, содержащая:- пор меньшей мере, два модуля (1, 2, 1001, 1002, 1003, 1004, 1021, 1071), которые являются резервными по отношению друг к другу;- по меньшей мере, один блок сравнения (20, 21, 91, 92, 1011, 1012) для проверки состояния синхронизации, по меньшей мере, двух резервных модулей (1, 2, 1001, 1002, 1003, 1004, 1021, 1071) и для обнаружения ошибки синхронизации;- по меньшей мере, один периферийный блок (95, 96, 1022, 1030, 1031, …, 1038);- по меньшей мере, одну переключающую матрицу (21, 1013, 1063), которая настроена на разрешение или блокирование доступа, по меньшей мере, к двум резервным модулям или доступа, по меньшей мере, двух резервных модулей к периферийному блоку (95, 96, 1022, 1030, 1031, …, 1038);- предпочтительно общий блок обнаружения и устранения ошибок (44, 1080), который настроен на прием сигналов, по меньшей мере, одного блока сравнения (20, 21, 91, 92, 1011, 1012) и управление, по меньшей мере, одной переключающей матрицей (1013, 1063), для полного или выборочного воспрепятствования доступу, по меньшей мере, к двум резервным модулям или доступу, по меньшей мере, двух резервных модулей к периферийному блоку.2. Контрольно-вычислительная система по п.1, причем:- по меньшей мере, два резервных модуля являются, по меньшей мере, двумя процессорными блоками (1, 2, 1001, 1002, 1003, 1004) для синхронного выполнения программы управления;- блок сравнения (20, 21, 91, 92, 1011,1012) служит для проверки синхронизации процессорных блоков (1, 2, 1001, 1002, 1003, 1004) и для обнаружения ошибки синхронизации процессорных блоков;- контрольно-вычислительная система содержит, по меньшей мере, одну память (5, 1020, 1021);- по меньшей мере, одна переключающая матрица (21, 1013, 1063) настроена на разрешение или блокирование доступа процес�

Claims (35)

1. Контрольно-вычислительная система, содержащая:
- пор меньшей мере, два модуля (1, 2, 1001, 1002, 1003, 1004, 1021, 1071), которые являются резервными по отношению друг к другу;
- по меньшей мере, один блок сравнения (20, 21, 91, 92, 1011, 1012) для проверки состояния синхронизации, по меньшей мере, двух резервных модулей (1, 2, 1001, 1002, 1003, 1004, 1021, 1071) и для обнаружения ошибки синхронизации;
- по меньшей мере, один периферийный блок (95, 96, 1022, 1030, 1031, …, 1038);
- по меньшей мере, одну переключающую матрицу (21, 1013, 1063), которая настроена на разрешение или блокирование доступа, по меньшей мере, к двум резервным модулям или доступа, по меньшей мере, двух резервных модулей к периферийному блоку (95, 96, 1022, 1030, 1031, …, 1038);
- предпочтительно общий блок обнаружения и устранения ошибок (44, 1080), который настроен на прием сигналов, по меньшей мере, одного блока сравнения (20, 21, 91, 92, 1011, 1012) и управление, по меньшей мере, одной переключающей матрицей (1013, 1063), для полного или выборочного воспрепятствования доступу, по меньшей мере, к двум резервным модулям или доступу, по меньшей мере, двух резервных модулей к периферийному блоку.
2. Контрольно-вычислительная система по п.1, причем:
- по меньшей мере, два резервных модуля являются, по меньшей мере, двумя процессорными блоками (1, 2, 1001, 1002, 1003, 1004) для синхронного выполнения программы управления;
- блок сравнения (20, 21, 91, 92, 1011,1012) служит для проверки синхронизации процессорных блоков (1, 2, 1001, 1002, 1003, 1004) и для обнаружения ошибки синхронизации процессорных блоков;
- контрольно-вычислительная система содержит, по меньшей мере, одну память (5, 1020, 1021);
- по меньшей мере, одна переключающая матрица (21, 1013, 1063) настроена на разрешение или блокирование доступа процессорных блоков к памяти и к одному или нескольким периферийным блокам;
- блок обнаружения и устранения ошибок (44, 1080) настроен на полное или выборочное воспрепятствование доступа одного из двух процессорных блоков или обоих процессорных блоков (1, 2, 1001, 1002, 1003, 1004) к памяти (5, 1020, 1021) и/или периферийным блокам (95, 96. 1022, 1030, 1031, …, 1038).
3. Контрольно-вычислительная система по п.2, содержащая, по меньшей мере, четыре процессорных блока.
4. Контрольно-вычислительная система по п.2, причем процессорные блоки могут быть отдельными процессорами, парами процессоров или ядрами двухъядерных или многоядерных процессоров.
5. Контрольно-вычислительная система по п.4, содержащая, по меньшей мере, два блока сравнения (1011, 1012), причем блок обнаружения и устранения ошибок (1080) настроен на прием сигналов, по меньшей мере, двух блоков сравнения (1011, 1012) и управление, по меньшей мере, одной переключающей матрицей (1013, 1061) для полного или выборочного воспрепятствования доступа процессора или ядра или пары процессоров к памяти (1020, 1021) и/или периферийным блокам (1022, 1030, 1031, …, 1038).
6. Контрольно-вычислительная система по п.2, причем блок обнаружения и устранения ошибок настроен на такое управление переключающей матрицей при возникновении ошибки, чтобы препятствовать доступу, по меньшей мере, одной процессорной пары, содержащей ошибку, или одного процессорного блока, содержащего ошибку, к периферийным блокам (1022, 1030, 1031, …, 1038), в частности к исполнительным элементам.
7. Контрольно-вычислительная система по п.2, причем каждый доступ к периферийным блокам (1030, 1031, …, 1038) осуществляется, по меньшей мере, через один периферийный шлюз (1022), которым управляет блок обнаружения и устранения ошибок (1080).
8. Контрольно-вычислительная система по п.5, причем, по меньшей мере, два блока сравнения (1011, 1012) напрямую связаны с процессорными блоками (1, 2, 1001, 1002, 1003, 1004), например, с процессорами процессорной пары.
9. Контрольно-вычислительная система по п.1, причем контрольно-вычислительная система содержит, по меньшей мере, две раздельные переключающие матрицы (1013, 1063), причем первая переключающая матрица (1013) связана с первым периферийным шлюзом (1022) и, по меньшей мере, одной первой памятью (1021), тогда как вторая переключающая матрица (1063) связана со вторым периферийным шлюзом (1072) и, по меньшей мере, одной второй памятью (1071).
10. Контрольно-вычислительная система по п.9, причем первый процессор (1001, 1003) процессорной пары связан с первой переключающей матрицей (1013), а второй процессор (1002, 1004) процессорной пары связан со второй переключающей матрицей (1063).
11. Контрольно-вычислительная система по п.9, причем данные блока сравнения (1091), проходящие между первой переключающей матрицей (1013) и первой памятью (1021), сравнивают с данными, проходящими между второй переключающей матрицей (1063) и второй памятью (1071), и данные блока сравнения (1090), проходящие между первой переключающей матрицей (101) и первым периферийным шлюзом (1022), сравнивают с данными, проходящими между второй переключающей матрицей (1063) и вторым периферийным шлюзом (1072).
12. Контрольно-вычислительная система по п.10, причем между процессорами (1001, 1002, 1003, 1004) процессорной пары и переключающими матрицами (1013, 1063) каждый раз установлен умножитель (1171, 1172, 1173, 1174), причем умножители подключены таким образом, что первый процессор (1001, 1003) процессорной пары может иметь доступ ко второй переключающей матрице (1063), а второй процессор (1002, 1004) процессорной пары может иметь доступ к первой переключающей матрице (1013), как только блок восстановления (1080) будет соответствующим образом управлять умножителями (1171, 1172, 1173, 1174).
13. Контрольно-вычислительная система по п.1, причем, по меньшей мере, одна переключающая матрица (1013, 1063) содержит блок проверки (1014, 1064), настроенный на то, чтобы блокировать доступы к памяти или периферийным блокам или протоколировать доступы во внешней или внутренней памяти, предпочтительно энергонезависимой памяти.
14. Контрольно-вычислительная система по п.2, причем блок обнаружения и устранения ошибок (1080) напрямую принимает сигналы, по меньшей мере, двух блоков сравнения (1011, 1012) без промежуточно подключенной переключающей матрицы (1013, 1063).
15. Контрольно-вычислительная система по п.1, причем контрольно-вычислительная система содержит первую и вторую энергозависимую, а также энергонезависимую память, причем, в частности, первая пара процессоров имеет доступ к первой энергозависимой памяти, а вторая пара процессоров имеет доступ ко второй энергозависимой памяти, и обе пары процессоров имеют доступ к энергонезависимой памяти.
16. Контрольно-вычислительная система по п.1, причем первый процессор (1001, 1003) процессорной пары напрямую связан, по меньшей мере, с одной переключающей матрицей (1013), т.е. может иметь доступ к памяти (1020, 1021) и/или периферийным блокам (1022, 1030, 1031, …, 1038) с возможностью считывания и записи данных, тогда как второй процессор (1002, 1004) процессорной пары может иметь доступ к данным только с возможностью их считывания, причем, в частности, блок сравнения (1011, 1012), связанный с обоими процессорами процессорной пары, передает данные во второй процессор (1002, 1004) объединенной процессорной пары.
17. Контрольно-вычислительная система по п.1, причем блок обнаружения и устранения ошибок (1080) представляет собой переустановочное контрольное устройство (44), настроенное на проверку выполнения, по меньшей мере, одной тестовой программы с помощью двух или нескольких процессорных блоков (1, 2, 1001, 1002, 1003, 1004) или двух резервных модулей после возникновения ошибки синхронизации и оценку результатов тестирования, и, кроме того, настроенное на создание конфигурации первого умножителя (70, 91) или переключающей матрицы (1013, 1063).
18. Контрольно-вычислительная система по п.17, причем переустановочное контрольное устройство (44) настроено на то, чтобы отнести ошибку синхронизации к определенному типу ошибок и на базе этого типа ошибки выбрать тестовую программу.
19. Контрольно-вычислительная система по п.17, причем переустановочное контрольное устройство (44) настроено на создание конфигурации первого умножителя (70, 91) на базе результатов тестирования.
20. Контрольно-вычислительная система по одному из пп.2-19, причем первый периферийный блок (72) является общим блоком, которым может управлять по выбору один из двух процессорных блоков (1, 2), а контрольно-вычислительная система содержит, по меньшей мере, два других периферийных блока (61, 63), причем один из двух периферийных блоков (61, 63) подчинен только первому процессору (1), а другой из двух периферийных блоков (61, 63) подчинен только второму процессору (2) в качестве частных периферийных блоков, к каждому из которых может иметь доступ только соответствующий ему процессор (1, 2).
21. Контрольно-вычислительная система по п.20, причем два других периферийных блока (61, 63) являются резервными блоками.
22. Способ управления контрольно-вычислительной системой, которая содержит, по меньшей мере, две пары процессоров (1001/1002 и 1003/1004), по меньшей мере, два блока сравнения (1011, 1012) для обнаружения ошибок, по меньшей мере, одну переключающую матрицу (1013, 1063), которая разрешает или блокирует доступы процессора или пары процессоров к памяти и/или, по меньшей мере, к периферийному блоку, и, по меньшей мере, один блок обнаружения и устранения ошибок (1080), который может управлять, по меньшей мере, одной переключающей матрицей (1013, 1063), причем процессорные пары могут выполнять при безошибочном режиме работы разные программы для подготовки функций, а при возникновении ошибки процессорная пара, не содержащая ошибку, берет на себя, по меньшей мере, некоторые функции процессорной пары, содержащей ошибку.
23. Способ по п.22, причем для надежности устройства, управляемого контрольно-вычислительной системой, выполняются критические функции, независимо от возникновения ошибки.
24. Способ по п.22, причем при возникновении ошибки некритические для безопасности функции, по меньшей мере, часть их, больше не подготавливаются.
25. Способ по п.22, причем при возникновении ошибки блокируются доступы процессора или процессорной пары, содержащего/содержащей ошибку, к периферийному блоку.
26. Способ по п.22, причем после возникновения ошибки процессорная пара выполняет диагностическую программу.
27. Способ по п.26, причем возникшую ошибку классифицируют, причем проводят различие, по меньшей мере, между случайными и постоянными/неоднократными ошибками.
28. Способ по п.27, причем после возникновения неоднократной ошибки процессорную пару, содержащую ошибку, на длительное время выводят из процесса.
29. Способ по п.27, причем обе пары процессоров могут снова выполнять различные программы, если процессорная пара, содержащая ошибку, выполнила диагностическую программу без распознавания устойчивой ошибки.
30. Способ по одному из пп.22-29, причем блок обнаружения и устранения ошибок протоколирует возникновение ошибок в энергонезависимой памяти.
31. Способ по п.30, причем пару процессоров на длительное время отключают, если число ошибок и/или частота повторяемости возникших ошибок превышает заданное пороговое значение.
32. Применение контрольно-вычислительной системы по одному из предшествующих пп.1-21 в автотранспортном средстве, в частности для управления и регулирования тормозной системы.
33. Способ управления контрольно-вычислительной системой, включающий:
- подготовку контролирующей системы, содержащей:
- по меньшей мере, две пары процессоров, в каждой из которых имеются, по меньшей мере, два процессора (1001 и 1002, 1003 и 1004),
- по меньшей мере, один блок сравнения (1011, 1012) для обнаружения ошибок и для проверки синхронизации процессоров (1001 и 1002, 1003 и 1004) каждой процессорной пары,
- по меньшей мере, одну переключающую матрицу (1013, 1063), которая по выбору разрешает или блокирует доступы процессоров процессорной пары к памяти и/или к одному периферийному блоку или нескольким периферийным блокам, и
- по меньшей мере, один блок обнаружения и устранения ошибок (1080) для управления переключающей матрицей (1013, 1063);
- синхронное выполнение, по меньшей мере, одной первой существенной для безопасности программы математического обеспечения в одной паре процессоров и синхронное выполнение, по меньшей мере, одной второй важной для безопасности программы математического обеспечения в другой паре процессоров для управления одним или несколькими периферийными блоками и/или памятью;
- проверку синхронизации процессоров (1001 и 1002, 1003 и 1004) каждой пары с помощью блока сравнения (1011, 1012) и подачи блоком сравнения (1011, 1021) сигнала об ошибке синхронизации, если оба процессора (1001 и 1002, 1003 и 1004) пары работают асинхронно;
и
- если был подан сигнал об ошибке синхронизации:
- прерывание выполнения первой существенной для безопасности программы математического обеспечения и второй существенной для безопасности программы математического обеспечения процессорными парами;
- проведение теста для проверки наличия ошибки в одной из двух процессорных пар и
- если один из двух пар процессоров содержит ошибку, выполнение первой существенной для безопасности программы математического обеспечения и второй существенной для безопасности программы математического обеспечения в свободной от ошибки паре процессоров и управление переключающей матрицей (1013, 1063) с помощью блока обнаружения и устранения ошибок (1080) для блокирования доступа процессорной пары, содержащей ошибку, или одного процессора, если только один из процессоров этой пары содержит ошибку, к памяти и/или к одному или нескольким периферийным блокам.
34. Способ по п.33, причем тест включает одновременное выполнение, по меньшей мере, одной тестовой программы обеими парами процессоров, причем один из процессоров пары рассматривают как неисправный (содержащий ошибку), если выполнено, по меньшей мере, одно из следующих условий:
- процессор не выполнил тестовую программу в течение первого интервала времени Т1,
- процессор не выполнил тестовую программу успешно,
- по истечение первого интервала времени Т1 процессор не перешел в состояние покоя для второго интервала времени Т2.
35. Способ по п.33 или 34, причем ошибку синхронизации оценивают и определяют ее тип, причем для проверки процессоров выбирают, по меньшей мере, одну тестовую программу в зависимости от типа ошибки.
RU2012144563/08A 2010-03-23 2011-03-18 Контрольно-вычислительная система, способ управления контрольно-вычислительной системой, а также применение контрольно-вычислительной системы RU2585262C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE202010003161.5 2010-03-23
DE102010003161 2010-03-23
DE102010041890 2010-10-01
DE202010041890.0 2010-10-01
PCT/EP2011/054144 WO2011117156A2 (de) 2010-03-23 2011-03-18 Kontrollrechnersystem, verfahren zur steuerung eines kontrollrechnersystems, sowie verwendung eines kontrollrechnersystems

Publications (2)

Publication Number Publication Date
RU2012144563A true RU2012144563A (ru) 2014-04-27
RU2585262C2 RU2585262C2 (ru) 2016-05-27

Family

ID=44063197

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2012144563/08A RU2585262C2 (ru) 2010-03-23 2011-03-18 Контрольно-вычислительная система, способ управления контрольно-вычислительной системой, а также применение контрольно-вычислительной системы

Country Status (8)

Country Link
US (1) US8935569B2 (ru)
EP (1) EP2550599B1 (ru)
JP (1) JP5722426B2 (ru)
KR (1) KR101728581B1 (ru)
CN (1) CN102822807B (ru)
DE (1) DE102011005800A1 (ru)
RU (1) RU2585262C2 (ru)
WO (1) WO2011117156A2 (ru)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011086530A1 (de) * 2010-11-19 2012-05-24 Continental Teves Ag & Co. Ohg Mikroprozessorsystem mit fehlertoleranter Architektur
DE102011116617A1 (de) * 2011-10-20 2013-04-25 Continental Automotive Gmbh Kraftfahrzeugsteuergerät mit einem Doppelkernprozessor
WO2014060470A1 (de) * 2012-10-16 2014-04-24 Continental Teves Ag & Co. Ohg Schnittstelle zum datenaustausch zwischen redundant ausgeführten programmen zur kraftfahrzeugsteuerung
DE102013202253A1 (de) * 2013-02-12 2014-08-14 Paravan Gmbh Schaltung zur Steuerung eines Beschleunigungs-, Brems- und Lenksystems eines Fahrzeugs
JP6029737B2 (ja) * 2013-02-15 2016-11-24 三菱電機株式会社 制御装置
AT515454A3 (de) * 2013-03-14 2018-07-15 Fts Computertechnik Gmbh Verfahren zur Behandlung von Fehlern in einem zentralen Steuergerät sowie Steuergerät
KR20140134376A (ko) * 2013-05-14 2014-11-24 한국전자통신연구원 오류감지가 가능한 프로세서 및 이를 이용한 프로세서 코어 오류 감지 방법
US9372774B2 (en) * 2013-05-22 2016-06-21 GM Global Technology Operations LLC Redundant computing architecture
CN103399807B (zh) * 2013-06-28 2015-03-25 中国航天科技集团公司第五研究院第五一三研究所 一种用于三模冗余计算机的动态现场自主恢复方法
DE102013218814A1 (de) * 2013-09-19 2015-03-19 Siemens Aktiengesellschaft Verfahren zum Betreiben eines sicherheitskritischen Systems
JP5772911B2 (ja) * 2013-09-27 2015-09-02 日本電気株式会社 フォールトトレラントシステム
DE102014217321A1 (de) * 2014-08-29 2016-03-03 Continental Teves Ag & Co. Ohg Mikrocontrollersystem und Verfahren für sicherheitskritische Kraftfahrzeugsysteme sowie deren Verwendung
FR3031406B1 (fr) * 2015-01-05 2017-07-28 Valeo Schalter & Sensoren Gmbh Architecture pour systeme d'aide a la conduite a automatisation conditionnelle
CN104635745B (zh) * 2015-03-02 2017-03-22 中国航空无线电电子研究所 一种飞行管理系统双机同步的方法
DE102015003194A1 (de) * 2015-03-12 2016-09-15 Infineon Technologies Ag Verfahren und Vorrichtung zum Handhaben von sicherheitskritischen Fehlern
US10761925B2 (en) * 2015-03-24 2020-09-01 Nxp Usa, Inc. Multi-channel network-on-a-chip
DE102015218882A1 (de) * 2015-09-30 2017-03-30 Robert Bosch Gmbh Verfahren und Vorrichtung zum Prüfen von Berechnungsergebnissen in einem System mit mehreren Recheneinheiten
CN105446863B (zh) * 2015-11-23 2018-02-23 上海兆芯集成电路有限公司 具有记录能力的电子装置与电路状态记录方法
JP6083480B1 (ja) * 2016-02-18 2017-02-22 日本電気株式会社 監視装置、フォールトトレラントシステムおよび方法
JP6554048B2 (ja) * 2016-02-29 2019-07-31 株式会社日立製作所 表示装置
KR102162321B1 (ko) * 2016-03-14 2020-10-06 한국전자통신연구원 프로세서 시스템 및 그것의 고장 검출 방법
FR3049075B1 (fr) * 2016-03-15 2018-03-09 Sagem Defense Securite Dispositif d'actionnement et carte de commande et de surveillance associee
KR102475879B1 (ko) * 2016-04-05 2022-12-08 현대모비스 주식회사 Mdps mcu 코어 고장 감지 장치 및 방법
US10042693B2 (en) * 2016-07-12 2018-08-07 Infineon Technologies Ag Diverse integrated processing using processors and diverse firmware
CN108227474A (zh) * 2016-12-13 2018-06-29 中核控制系统工程有限公司 安全级dcs平台零延时冗余切换方法
US11385977B2 (en) * 2017-04-25 2022-07-12 Hitachi, Ltd. Reconfiguration control device
CN108859859A (zh) * 2017-05-11 2018-11-23 杭州长江汽车有限公司 一种电动车辆的控制系统、控制方法及电动车辆
KR102300908B1 (ko) * 2017-05-24 2021-09-10 현대모비스 주식회사 다중 코어 제어 방법
DE102017124354A1 (de) * 2017-10-18 2019-04-18 Infineon Technologies Ag Verfahren und vorrichtung zum verarbeiten von daten
US10409553B2 (en) 2017-11-15 2019-09-10 Accenture Global Solutions Limited Optimized construction of a sample imprint for selecting a sample dataset for comparison testing
US10514890B2 (en) 2017-11-15 2019-12-24 Accenture Global Solutions Limited Test case and data selection using a sampling methodology
US10241903B1 (en) * 2017-11-15 2019-03-26 Accenture Global Solutions Limited Parallel testing and reporting system
US10802932B2 (en) * 2017-12-04 2020-10-13 Nxp Usa, Inc. Data processing system having lockstep operation
US10628274B2 (en) 2017-12-05 2020-04-21 Qualcomm Incorporated Self-test during idle cycles for shader core of GPU
US10671067B2 (en) * 2018-01-15 2020-06-02 Qualcomm Incorporated Managing limited safe mode operations of a robotic vehicle
DE102018101103A1 (de) * 2018-01-18 2019-07-18 Volkswagen Aktiengesellschaft Verfahren und Computerprogramme für eine Überwachungsinstanz und eine Kommunikationskomponente, Überwachungsinstanz, Kommunikationskomponente, System und Fahrzeug
US11704205B2 (en) * 2019-08-16 2023-07-18 Verizon Patent And Licensing Inc. Systems and methods for transitioning from legacy computer systems
EP3779699B1 (en) * 2019-08-16 2024-06-05 Aptiv Technologies AG Method for checking program execution of a microcontroller, external device, system and non-transitory computer readable medium
US11029939B1 (en) * 2020-01-06 2021-06-08 Capital One Services, Llc Dual-core ATM
DE102020203420B4 (de) * 2020-01-15 2021-11-04 Volkswagen Aktiengesellschaft Verfahren und Vorrichtung zum Rekonfigurieren eines automatisiert fahrenden Fahrzeugs in einem Fehlerfall
DE102020208370A1 (de) 2020-07-03 2022-01-05 Vitesco Technologies GmbH Elektronische Steuereinheit
WO2021101643A2 (en) * 2020-10-16 2021-05-27 Futurewei Technologies, Inc. Cpu-gpu lockstep system
DE102021206379A1 (de) 2021-06-22 2022-12-22 Continental Autonomous Mobility Germany GmbH Steuereinrichtung sowie Assistenzsystem für ein Fahrzeug
US12105589B2 (en) * 2022-02-23 2024-10-01 Micron Technology, Inc. Parity-based error management for a processing system
WO2023212094A1 (en) * 2022-04-26 2023-11-02 Motional Ad Llc Software-defined compute nodes on multi-soc architectures
EP4325372A1 (en) * 2022-08-15 2024-02-21 Continental Automotive Technologies GmbH Data transmission method, data transmission device, and data transmission system
CN115390431A (zh) * 2022-09-21 2022-11-25 上海小马智行智能科技发展有限公司 控制器与车辆
CN117009128B (zh) * 2023-09-14 2023-12-22 飞腾信息技术有限公司 一种错误上报方法及计算机系统

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3444528A (en) 1966-11-17 1969-05-13 Martin Marietta Corp Redundant computer systems
US3864670A (en) * 1970-09-30 1975-02-04 Yokogawa Electric Works Ltd Dual computer system with signal exchange system
JPS5028309B1 (ru) * 1970-11-20 1975-09-13
JPS6429943A (en) * 1987-07-24 1989-01-31 Fujitsu Ltd System for executing remote diagnosis
US5138708A (en) * 1989-08-03 1992-08-11 Unisys Corporation Digital processor using current state comparison for providing fault tolerance
JPH03296831A (ja) * 1990-04-16 1991-12-27 Nissan Motor Co Ltd フェイルセーフ回路の故障診断方式
US5226152A (en) * 1990-12-07 1993-07-06 Motorola, Inc. Functional lockstep arrangement for redundant processors
CA2059143C (en) * 1991-01-25 2000-05-16 Takeshi Miyao Processing unit for a computer and a computer system incorporating such a processing unit
JPH04349538A (ja) * 1991-05-28 1992-12-04 Nec Corp 障害装置の復旧方式
US5249188A (en) 1991-08-26 1993-09-28 Ag Communication Systems Corporation Synchronizing two processors as an integral part of fault detection
DE69325769T2 (de) * 1992-11-04 2000-03-23 Digital Equipment Corp., Maynard Erkennung von Befehlssynchronisationsfehlern
US5838894A (en) * 1992-12-17 1998-11-17 Tandem Computers Incorporated Logical, fail-functional, dual central processor units formed from three processor units
FR2721122B1 (fr) 1994-06-14 1996-07-12 Commissariat Energie Atomique Unité de calcul à pluralité de calculateurs redondants.
US5915082A (en) 1996-06-07 1999-06-22 Lockheed Martin Corporation Error detection and fault isolation for lockstep processor systems
JPH10240556A (ja) * 1997-02-28 1998-09-11 Hitachi Ltd 共有メモリを持つ疎結合計算機システム
SE511114C2 (sv) 1997-12-10 1999-08-09 Ericsson Telefon Ab L M Metod vid processor, samt processor anpassad att verka enligt metoden
US6148348A (en) 1998-06-15 2000-11-14 Sun Microsystems, Inc. Bridge interfacing two processing sets operating in a lockstep mode and having a posted write buffer storing write operations upon detection of a lockstep error
US6393582B1 (en) * 1998-12-10 2002-05-21 Compaq Computer Corporation Error self-checking and recovery using lock-step processor pair architecture
JP2000200255A (ja) * 1999-01-07 2000-07-18 Hitachi Ltd プロセッサ間の同期化方法及び同期回路
WO2002074596A1 (de) * 2001-03-15 2002-09-26 Robert Bosch Gmbh Verfahren zur ansteuerung einer komponente eines verteilten sicherheitsrelevanten systems
DE10124027A1 (de) * 2001-05-16 2002-11-21 Continental Teves Ag & Co Ohg Verfahren,Mikroprozessorsystem für sicherheitskritische Regelungen und dessen Verwendung
EP1456720B1 (de) * 2001-12-11 2007-11-14 Continental Teves AG & Co. oHG Mehrkerniges redundantes kontrollrechnersystem, rechnerverbund für sicherheitskritische anwendungen in kraftfahrzeugen sowie dessen verwendung
JP2004046599A (ja) 2002-07-12 2004-02-12 Nec Corp フォルトトレラントコンピュータ装置、その再同期化方法及び再同期化プログラム
US7366948B2 (en) 2004-10-25 2008-04-29 Hewlett-Packard Development Company, L.P. System and method for maintaining in a multi-processor system a spare processor that is in lockstep for use in recovering from loss of lockstep for another processor
DE102004051966A1 (de) * 2004-10-25 2006-05-04 Robert Bosch Gmbh Verfahren, Betriebssystem und Rechengerät zum Abarbeiten eines Computerprogramms
JP4462238B2 (ja) * 2006-06-21 2010-05-12 株式会社デンソーウェーブ 携帯端末
JP4458119B2 (ja) * 2007-06-11 2010-04-28 トヨタ自動車株式会社 マルチプロセッサシステム及びその制御方法
JP5392594B2 (ja) * 2008-03-05 2014-01-22 日本電気株式会社 仮想計算機冗長化システム、コンピュータシステム、仮想計算機冗長化方法、及びプログラム
DE102009000045A1 (de) 2009-01-07 2010-07-08 Robert Bosch Gmbh Verfahren und Vorrichtung zum Betreiben eines Steuergerätes

Also Published As

Publication number Publication date
EP2550599A2 (de) 2013-01-30
DE102011005800A1 (de) 2011-09-29
WO2011117156A3 (de) 2011-12-08
JP2013522785A (ja) 2013-06-13
KR20130009816A (ko) 2013-01-23
JP5722426B2 (ja) 2015-05-20
CN102822807A (zh) 2012-12-12
CN102822807B (zh) 2015-09-02
KR101728581B1 (ko) 2017-04-19
WO2011117156A2 (de) 2011-09-29
US8935569B2 (en) 2015-01-13
RU2585262C2 (ru) 2016-05-27
EP2550599B1 (de) 2020-05-06
US20130024721A1 (en) 2013-01-24

Similar Documents

Publication Publication Date Title
RU2012144563A (ru) Контрольно-вычислительная система, способ управления контрольно-вычислительной системой, а также применение контрольно-вычислительной системы
US9449717B2 (en) Memory built-in self-test for a data processing apparatus
EP2813949B1 (en) Multicore processor fault detection for safety critical software applications
Madeira et al. Experimental evaluation of the fail-silent behavior in computers without error masking
US8656217B2 (en) Method for error detection during execution of a real-time operating system
JPH09258995A (ja) 計算機システム
US9275757B2 (en) Apparatus and method for non-intrusive random memory failure emulation within an integrated circuit
US9405315B2 (en) Delayed execution of program code on multiple processors
CN101246443A (zh) 用于恢复存储器故障的方法和系统
CN102915260B (zh) 固态硬盘容错的方法及其固态硬盘
RU2451990C2 (ru) Способ обработки объема данных, используемого во время фазы отладки функционального программного обеспечения системы, установленной на борту летательного аппарата, и устройство для его осуществления
US20240289237A1 (en) Systems, methods, and apparatus for crash recovery in storage devices
CA2794155A1 (en) Method of providing high integrity processing
CN102521086B (zh) 基于锁步同步的双模冗余系统及其实现方法
US20140201583A1 (en) System and Method For Non-Intrusive Random Failure Emulation Within an Integrated Circuit
KR101448013B1 (ko) 항공기용 다중 컴퓨터의 고장 허용 장치 및 방법
US20090024908A1 (en) Method for error registration and corresponding register
US8954794B2 (en) Method and system for detection of latent faults in microcontrollers
JP2005149503A (ja) Ｄｍａを使用してメモリをテストするためのシステムおよび方法
Xu et al. Xentry: Hypervisor-level soft error detection
Beckschulze et al. Fault handling approaches on dual-core microcontrollers in safety-critical automotive applications
US10108499B2 (en) Information processing device with watchdog timer
JPS6146535A (ja) 擬似エラ−設定制御方式
CN108415788B (zh) 用于对无响应处理电路作出响应的数据处理设备和方法
CN114238023A (zh) 一种控制多线程程序冗余执行的方法和装置