RU2010428C1

RU2010428C1 - Code converter

Info

Publication number: RU2010428C1
Authority: RU
Inventors: Ю.М. Казаченко; А.С. Комкова; Н.С. Патрина
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1991-01-02
Filing date: 1991-01-02
Publication date: 1994-03-30

Abstract

FIELD: code conversion equipment. SUBSTANCE: for increase of noise immunity code converter is supplemented with first modulo two adder 9, key 10, integrator 11, second modulo two adder 12, which are placed together with first, second and third loggers 1, 4, 5, NOT gate 6 between input 2 and output 7 information wires. EFFECT: increased noise immunity. 1 dwg

Description

Изобретение относится к технике преобразования кодов и может найти применение в цифровых системах передачи. The invention relates to techniques for converting codes and may find application in digital transmission systems.

Известно устройство для преобразования кода, содержащее счетчики, делители частоты, блок памяти, регистр, элемент задержки, триггер, генератор импульсов и элемент И, включенные между входной шиной двоичного кода и выходной шиной [1] . A device for converting a code is known, comprising counters, frequency dividers, a memory unit, a register, a delay element, a trigger, a pulse generator, and an AND element connected between the input binary code bus and the output bus [1].

Недостаток известного устройства для преобразования кода состоит в значительной сложности его конструкции. A disadvantage of the known device for converting code is the significant complexity of its design.

Наиболее близким по технической сущности к предлагаемому является устройство для преобразования кода, содержащее первый регистр, подсоединенный информационным ходом к входной шине двоичного кода и входом синхронизации к входной шине тактовых импульсов, подключенной к входам синхронизации второго и третьего регистров, элемент НЕ, выходную шину и шину питания [2] . Closest to the technical nature of the proposed device is a code conversion device containing a first register connected by an information path to the input bus of the binary code and a synchronization input to the input bus of clock pulses connected to the synchronization inputs of the second and third registers, the element is NOT, the output bus and the bus nutrition [2].

Недостаток устройства для преобразования кода состоит в его малой помехоустойчивости. Оно не позволяет обеспечить достаточно высокое быстродействие, достаточно высокую достоверность результата преобразования кода, а также заданный закон распределения импульсов в выходном сигнале. The disadvantage of a device for converting code is its low noise immunity. It does not provide a sufficiently high speed, a sufficiently high reliability of the result of the code conversion, as well as a given law of the distribution of pulses in the output signal.

Целью изобретения является повышение помехоустойчивости устройства. The aim of the invention is to increase the noise immunity of the device.

На чертеже изображен один из возможных вариантов предлагаемого устройства для преобразования кода, которое играет роль скремблера. The drawing shows one of the possible variants of the proposed device for code conversion, which plays the role of a scrambler.

Устройство для преобразования кода содержит первый регистр 1, входную информационную шину 2 двоичного кода, шину 3 тактовых импульсов, второй и третий регистры 4 и 5, элемент НЕ 6, выходную информационную шину 7 и шину 8 питания, первый сумматор 9 по модулю два, ключ 10, интегратор 11, второй сумматор 12 по модулю два, ограничительные резисторы 13, 14, 15. The device for converting the code contains the first register 1, the input information bus 2 of the binary code, the bus 3 clock pulses, the second and third registers 4 and 5, the element NOT 6, the output information bus 7 and the power bus 8, the first adder 9 modulo two, the key 10, integrator 11, second adder 12 modulo two, limiting resistors 13, 14, 15.

Работает предлагаемое устройство для преобразования кода следующим образом. The proposed device for converting the code as follows.

Предлагаемое устройство используется для преобразования статистики путем скремблирования с целью исключения из сигнала длинных последовательностей нулевых и единичных серий. The proposed device is used to convert statistics by scrambling to exclude from the signal long sequences of zero and single series.

В процессе преобразования по шине 2 двоичного кода поступает дискретный видеосигнал, характеризующий изображение газетной полосы. Этот сигнал поступает на первый информационный вход первого регистра 1, где осуществляется привязка к тактовой частоте. С выхода первого разряда первого регистра 1 сигнал поступает на первый сумматор 9 по модулю два, на который также воздействует второй сумматор 12 по модулю два. С выхода первого сумматора 9 по модулю два сигнал поступает на второй информационный вход первого регистра 1 и последовательно проходит с второго на шестой разряд, а с выхода шестого разряда подается на первый информационный вход второго регистра 4, где последовательно проходит с первого по шестой разряды. С выхода шестого разряда второго регистра 4 сигнал поступает на первый информационный вход третьего регистра 5, где он последовательно проходит с первого по четвертый разряд. Сигнал с выходов третьего и четвертого разрядов третьего регистра 5 поступает на второй сумматор 12 по модулю два. Кроме того, сигнал с выхода второго разряда через элемент НЕ 6 проходит на выходную шину 7. In the process of conversion, a discrete video signal characterizing the image of a newspaper strip is received through the binary code bus 2. This signal is fed to the first information input of the first register 1, where it is linked to the clock frequency. From the output of the first discharge of the first register 1, the signal is supplied to the first adder 9 modulo two, which is also affected by the second adder 12 modulo two. From the output of the first adder 9, modulo two, the signal is supplied to the second information input of the first register 1 and sequentially passes from the second to the sixth digit, and from the output of the sixth digit it is fed to the first information input of the second register 4, where it passes sequentially from the first to the sixth category. From the output of the sixth digit of the second register 4, the signal is fed to the first information input of the third register 5, where it sequentially passes from the first to the fourth digit. The signal from the outputs of the third and fourth bits of the third register 5 is supplied to the second adder 12 modulo two. In addition, the signal from the output of the second discharge through the element 6 passes to the output bus 7.

При разомкнутом ключе 10 предлагаемое устройство формирует типовой испытательный сигнал цифрового канала передачи газет - псевдослучайную последовательность с периодом 2¹⁵-1 тактовых интервалов формируют при скремблировании сигнала "1", поступающего на первый сумматор 9 по модулю два при разомкнутом ключе 10.With open key 10, the proposed device generates a typical test signal of a digital newspaper transmission channel - a pseudo-random sequence with a period of 2 ¹⁵ -1 clock intervals is formed by scrambling the signal "1", which arrives at the first adder 9 modulo two with open key 10.

При включении питания все разряды первого, второго и третьего регистров 1, 4 и 5 могут устанавливаться в состояние "1". Тогда в режиме формирования испытательного сигнала в первый регистр 1 с выхода первого сумматора 9 по модулю два постоянно записывается "1", а генерация псевдослучайной последовательности отсутствует. Для предотвращения возникновения этой ситуации производится установка "0" второго регистра 4 при включении питания, что обеспечивается интегратором 11, представляющим собой элемент начальной установки и содержащий диод 16, конденсатор 17, резистор 18, элемент И 19 и шину 20 нулевого потенциала. При этом длительность установочного импульса определяется в интеграторе 11 резистором 18, конденсатором 17 и элементом И 19. (56) 1. Авторское свидетельство СССР N 1541782, кл. Н 03 М 7/00, 1988. When you turn on the power, all the bits of the first, second and third registers 1, 4 and 5 can be set to state "1". Then, in the test signal generation mode, “1” is constantly written to the first register 1 from the output of the first adder 9 modulo two, and there is no generation of a pseudo-random sequence. To prevent this situation from occurring, the “0” of the second register 4 is set when the power is turned on, which is provided by the integrator 11, which is an element of the initial installation and contains a diode 16, a capacitor 17, a resistor 18, an element And 19 and a bus 20 of zero potential. The duration of the installation pulse is determined in the integrator 11 by the resistor 18, the capacitor 17 and the element And 19. (56) 1. USSR author's certificate N 1541782, cl. H 03 M 7/00, 1988.

2. Авторское свидетельство СССР N 1297232, кл. В 03 М 7/00, 1985. 2. USSR author's certificate N 1297232, cl. B 03 M 7/00, 1985.

Claims

A DEVICE FOR TRANSFORMING THE CODE containing the first register, the first information input of which is connected to the input information bus, the synchronization input of the first register is combined with the synchronization inputs of the second and third voltage, which is connected to the to increase the noise immunity of the device, modulo two adders are introduced into it, a key, limiting resistors and an integrator, the output of which is connected to the zero setting input of the second register, the input is connected to the power bus, the output the first discharge of the first register is connected to the first output of the key, the second output of which is combined with the first input of the first totalizer modulo two and is connected through the first limiting resistor to the power bus, the output of the first total output is modulo two of the first register are connected respectively to the third to sixth information inputs of the first register, the zero-setting input of which through the second limiting resistor is connected to the power bus, the output of the sixth discharge is the first register is connected to the first information input of the second register, the outputs of the first and fifth bits of which are connected respectively to the second and sixth inputs of the second register, the output of the sixth bit of which is connected to the first and second the second discharge of the third register is connected to its third information input and the input of the element is NOT, the output of which is connected to the output information bus, the output of the third discharge of the third register but with the first input of the second adder modulo two and the fourth information input of the third register, the zero-setting input of which is connected through a third limiting resistor to the power bus, the output of the fourth third and second input is connected to the second the first adder modulo two.