RU2010145507A - Устройство и способ управления микрокомандами без задержки - Google Patents
Устройство и способ управления микрокомандами без задержки Download PDFInfo
- Publication number
- RU2010145507A RU2010145507A RU2010145507/08A RU2010145507A RU2010145507A RU 2010145507 A RU2010145507 A RU 2010145507A RU 2010145507/08 A RU2010145507/08 A RU 2010145507/08A RU 2010145507 A RU2010145507 A RU 2010145507A RU 2010145507 A RU2010145507 A RU 2010145507A
- Authority
- RU
- Russia
- Prior art keywords
- instructions
- named
- aforementioned
- sequence
- decoding
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30065—Loop control instructions; iterative instructions, e.g. LOOP, REPEAT
Abstract
1. Устройство, содержащее: ! память, сконфигурированную для хранения множества инструкций, где (i) каждая из названных инструкций включает в себя соответствующую команду и число повторов соответствующей команды, и (ii) по меньшей мере, одна из названных инструкций включает в себя вызов подпроцедуры; и ! схему, сконфигурированную для (i) декодирования названных инструкций по одной за раз и (ii) представления последовательности названных команд в интерфейсе, где названная последовательность (i) основана на вышеупомянутом декодировании и (ii) не имеет задержек между указанными последовательными командами в вышеупомянутом интерфейсе. ! 2. Устройство по п.1, отличающееся тем, что названная память и вышеупомянутая схема образуют контроллер микрокоманд. ! 3. Устройство по п.1, отличающееся тем, что названное декодирование происходит по мере того, как указанные инструкции добавляются к вышеупомянутой последовательности. ! 4. Устройство по п.1, отличающееся тем, что названная схема дополнительно сконфигурирована для генерирования множества возможных адресов значений, представляемых указанной памяти. ! 5. Устройство по п.4, отличающееся тем, что (i) названная схема дополнительно сконфигурирована для генерирования сигнала управления на основе названного декодирования, и (ii) названный сигнал управления определяет, какие из вышеупомянутых возможных значений адресов представляются названной памяти. ! 6. Устройство по п.1, отличающееся тем, что названная схема дополнительно сконфигурирована для выбора следующей из названных инструкций, добавляемых к вышеупомянутой последовательности из множества источников. ! 7. Устройство по п.6,
Claims (20)
1. Устройство, содержащее:
память, сконфигурированную для хранения множества инструкций, где (i) каждая из названных инструкций включает в себя соответствующую команду и число повторов соответствующей команды, и (ii) по меньшей мере, одна из названных инструкций включает в себя вызов подпроцедуры; и
схему, сконфигурированную для (i) декодирования названных инструкций по одной за раз и (ii) представления последовательности названных команд в интерфейсе, где названная последовательность (i) основана на вышеупомянутом декодировании и (ii) не имеет задержек между указанными последовательными командами в вышеупомянутом интерфейсе.
2. Устройство по п.1, отличающееся тем, что названная память и вышеупомянутая схема образуют контроллер микрокоманд.
3. Устройство по п.1, отличающееся тем, что названное декодирование происходит по мере того, как указанные инструкции добавляются к вышеупомянутой последовательности.
4. Устройство по п.1, отличающееся тем, что названная схема дополнительно сконфигурирована для генерирования множества возможных адресов значений, представляемых указанной памяти.
5. Устройство по п.4, отличающееся тем, что (i) названная схема дополнительно сконфигурирована для генерирования сигнала управления на основе названного декодирования, и (ii) названный сигнал управления определяет, какие из вышеупомянутых возможных значений адресов представляются названной памяти.
6. Устройство по п.1, отличающееся тем, что названная схема дополнительно сконфигурирована для выбора следующей из названных инструкций, добавляемых к вышеупомянутой последовательности из множества источников.
7. Устройство по п.6, отличающееся тем, что (i) названная схема дополнительно сконфигурирована для генерирования сигнала управления на основе названного декодирования, и (ii) названный сигнал управления определяет, какой из названных источников предоставляет вышеупомянутую следующую инструкцию.
8. Устройство по п.1, отличающееся тем, что названная схема дополнительно сконфигурирована для буферизации в стеке до множества названных инструкций, которые включают вышеупомянутый вызов подпроцедуры.
9. Устройство по п.1, отличающееся тем, что (i) каждая из названных инструкций, имеющих указанный вызов подпроцедуры, также включает в себя число повторов вызова и соответствующий адрес возврата, и (ii) по меньшей мере, одна из названных инструкций также включает в себя флаг возврата.
10. Устройство по п.1, отличающееся тем, что названное устройство реализовано в виде интегральной схемы.
11. Способ управления микрокомандами без задержки, в состав которого входят шаги:
(A) хранения множества инструкций в памяти, где (i) каждая из названных инструкций включает в себя соответствующую команду и соответствующее число повторов команды, и (ii) по меньшей мере, одна из названных инструкций включает в себя вызов подпроцедуры;
(B) декодирования названных инструкций по одной за раз; и
(C) представления последовательности названных команд в интерфейсе, где названная последовательность (i) основана на вышеупомянутом декодировании и (ii) не имеет задержек между вышеупомянутыми последовательными командами в интерфейсе.
12. Способ по п.11, отличающийся тем, что названные шаги действуют как контроллер микрокоманд.
13. Способ по п.11, отличающийся тем, что названное декодирование происходит по мере того, как названные инструкции добавляются к вышеупомянутой последовательности.
14. Способ по п.11, отличающийся тем, что дополнительно включает генерирование множества возможных значений адресов, представляемых вышеупомянутой памяти.
15. Способ по п.14, отличающийся тем, что дополнительно включает генерирование сигнала управления на основании названного декодирования, где названный сигнал управления определяет, какие из названных значений адресов представляются названной памяти.
16. Способ по п.11, отличающийся тем, что дополнительно включает в себя выбор следующих названных инструкций, добавляемых к названной последовательности из множества источников.
17. Способ по п.16, отличающийся тем, что дополнительно включает генерирование сигнала управления на основе названного декодирования, где названный сигнал управления определяет, какой из названных источников предоставляет вышеупомянутую следующую инструкцию.
18. Способ по п.11, отличающийся тем, что дополнительно включает буферизацию в стеке до множества названных инструкций, которые включают названный вызов подпроцедуры.
19. Способ по п.11, отличающийся тем, что (i) каждая из названных инструкций, имеющих вышеупомянутый вызов подпроцедуры, дополнительно включает в себя число повторов соответствующего вызова и соответствующий адрес возврата, и (ii) по меньшей мере, одна из названных инструкций также включает в себя флаг возврата.
20. Устройство, содержащее:
средства для хранения множества инструкций, где (i) каждая из названных инструкций включает в себя соответствующую команду и число повторов соответствующей команды, и (ii) по меньшей мере, одна из названных инструкций включает в себя вызов подпроцедуры; и
средства для управления, сконфигурированные для (i) декодирования названных инструкций по одной за раз и (ii) представления последовательности команд в интерфейсе, где названная последовательность (i) имеет вышеупомянутое декодирование и (ii) не имеет задержек между последовательными командами на названном интерфейсе.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010145507/08A RU2010145507A (ru) | 2010-11-10 | 2010-11-10 | Устройство и способ управления микрокомандами без задержки |
| US13/106,119 US8868890B2 (en) | 2010-11-10 | 2011-05-12 | No-delay microsequencer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010145507/08A RU2010145507A (ru) | 2010-11-10 | 2010-11-10 | Устройство и способ управления микрокомандами без задержки |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2010145507A true RU2010145507A (ru) | 2012-05-20 |
Family
ID=46020759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2010145507/08A RU2010145507A (ru) | 2010-11-10 | 2010-11-10 | Устройство и способ управления микрокомандами без задержки |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8868890B2 (ru) |
| RU (1) | RU2010145507A (ru) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10120688B2 (en) * | 2016-11-15 | 2018-11-06 | Andes Technology Corporation | Data processing system and method for executing block call and block return instructions |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| JP3452655B2 (ja) * | 1993-09-27 | 2003-09-29 | 株式会社日立製作所 | ディジタル信号処理プロセッサおよびそれを用いて命令を実行する方法 |
| US5761524A (en) * | 1996-03-15 | 1998-06-02 | Renditon, Inc. | Method and apparatus for performing and operation multiple times in response to a single instruction |
| JP3841967B2 (ja) * | 1999-01-19 | 2006-11-08 | 株式会社ルネサステクノロジ | マイクロプロセッサ |
| US6321356B1 (en) * | 1999-05-18 | 2001-11-20 | Micron Technology, Inc. | Programmable pattern generator |
| US6961084B1 (en) * | 1999-10-07 | 2005-11-01 | Ess Technology, Inc. | Programmable image transform processor |
| US7178013B1 (en) * | 2000-06-30 | 2007-02-13 | Cisco Technology, Inc. | Repeat function for processing of repetitive instruction streams |
| US6976158B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US7185177B2 (en) * | 2002-08-26 | 2007-02-27 | Gerald George Pechanek | Methods and apparatus for meta-architecture defined programmable instruction fetch functions supporting assembled variable length instruction processors |
| US7100029B2 (en) * | 2002-08-28 | 2006-08-29 | Intel Corporation | Performing repeat string operations |
| US7596681B2 (en) * | 2006-03-24 | 2009-09-29 | Cirrus Logic, Inc. | Processor and processing method for reusing arbitrary sections of program code |
| US7937574B2 (en) * | 2007-07-17 | 2011-05-03 | Advanced Micro Devices, Inc. | Precise counter hardware for microcode loops |
-
2010
- 2010-11-10 RU RU2010145507/08A patent/RU2010145507A/ru not_active Application Discontinuation
-
2011
- 2011-05-12 US US13/106,119 patent/US8868890B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8868890B2 (en) | 2014-10-21 |
| US20120117359A1 (en) | 2012-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200500856A (en) | Configuring memory for a RAID storage system | |
| KR20150128828A (ko) | 구성가능한 멀티코어 네트워크 프로세서 | |
| WO2016126523A3 (en) | Authenticated control stacks | |
| TW200638427A (en) | Redundancy circuit in semiconductor memory device | |
| RU2014112950A (ru) | Система для отображения функций на пользовательском интерфейсе транспортного средства | |
| RU2012149004A (ru) | Увеличение числа доступных для команд регистров общего назначения | |
| SA518392370B1 (ar) | مركبات وتراكيب ثلاثي أميد تشتمل عليها | |
| JP2013520598A5 (ru) | ||
| RU2010145507A (ru) | Устройство и способ управления микрокомандами без задержки | |
| BR112022000026A2 (pt) | Métodos e composições compreendendo nível reduzido de proteínas de células hospedeiras | |
| JP2017086779A5 (ru) | ||
| GB2531105A8 (en) | Implementing enhanced performance with read before write to phase change memory to avoid write cancellations | |
| AU2002361634A1 (en) | Context scheduling | |
| JP2014155784A5 (ru) | ||
| KR20100073619A (ko) | 반도체 메모리 장치의 리프레쉬 회로 | |
| JP2010045021A (ja) | 光源の輝度調整方法 | |
| JP2013182373A (ja) | 記憶装置及びその制御方法 | |
| ATE464600T1 (de) | Datenprozessor mit meherern befehlen umfassende befehlswörtern | |
| WO2011105708A3 (ko) | 솔리드 스테이트 디스크 및 이를 포함하는 사용자 시스템 | |
| JP5573440B2 (ja) | データ転送装置、データ転送方法、及び、プログラム | |
| JP2019152720A5 (ja) | 情報処理方法、情報処理装置およびプログラム | |
| KR101734623B1 (ko) | 메모리 제어 장치 및 방법 | |
| White et al. | Finite temperature quenches of fermions in an optical lattice | |
| WO2003104974A3 (en) | USE OF SHORT REFERENCES TO ACCESS PROGRAM ELEMENTS IN A LARGE ADDRESS AREA | |
| JP6658093B2 (ja) | 情報処理システム及びプログラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FA93 | Acknowledgement of application withdrawn (no request for examination) |
Effective date: 20131111 |