KR20100073619A - 반도체 메모리 장치의 리프레쉬 회로 - Google Patents

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Abstract

본 발명은 리프레쉬 신호가 인에이블될 경우 파일드 신호에 응답하여 복수개의 뱅크 액티브 신호를 선택적으로 인에이블시키며, 복수개의 프리차지 펄스에 응답하여 상기 복수개의 뱅크 액티브 신호를 디스에이블시키는 뱅크 액티브 신호 생성부, 상기 복수개의 뱅크 액티브 신호에 응답하여 복수개의 예비 프리차지 펄스를 생성하는 프리차지 펄스 생성부, 상기 복수개의 예비 프리차지 펄스를 지연시켜 복수개의 예비 지연 프리차지 펄스를 생성하는 지연부, 및 상기 파일드 신호에 응답하여 상기 복수개의 예비 프리차지 펄스 또는 상기 복수개의 예비 지연 프리차지 펄스를 상기 복수개의 프리차지 펄스로서 선택적으로 출력하는 선택부를 포함한다.
2 파일드 리프레쉬, 4 파일드 리프레쉬, 프리차지

Description

반도체 메모리 장치의 리프레쉬 회로{Refresh Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리프레쉬 회로에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 장치로 데이터를 유지 보존하는 동작을 수행해 주어야 한다. 반도체 메모리 장치가 데이터를 유지 보존하는 동작이 리프레쉬 동작이다.
반도체 메모리 장치는 리프레쉬 동작을 수행할 때 피크 전류(peak current)를 감소시키기 위해 모든 뱅크를 동시에 활성화시키지 않는다. 예를 들어, 8 뱅크 기준으로 한번에 4개 뱅크씩 뱅크를 활성화시키는 방식(2 파일드 리프레쉬; 2 piled refresh), 한번에 2개 뱅크씩 뱅크를 활성화시키는 방식(4 파일드 리프레쉬; 4 piled refresh) 등이 있다.
일반적인 리프레쉬 회로는 도 1에 도시된 바와 같이, 뱅크 액티브 신호 생성부(10), 및 프리차지 펄스 생성부(20)를 포함한다. 8뱅크를 갖는 반도체 메모리 장치를 예로 한다.
상기 뱅크 액티브 신호 생성부(10)는 리프레쉬 신호(REF), 및 파일드 신호(T2PILE)에 응답하여 제 1 내지 제 8 뱅크 액티브 신호(BA<0:7>)를 생성한다. 예를 들어, 상기 뱅크 액티브 신호 생성부(10)는 상기 리프레쉬 신호(REF)가 인에이블되고 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0:7>) 중 상기 제 2, 제 4, 제 5, 제 7 뱅크 액티브 신호(BA<1>, BA<3>, BA<4>, BA<6>)를 먼저 인에이블시키고, 그 이후에 상기 제 1, 제 3, 제 6, 제 8 뱅크 액티브 신호(BA<0>, BA<2>, BA<5>, BA<7>)를 인에이블시킨다. 또한, 상기 뱅크 액티브 신호 생성부(10)는 상기 리프레쉬 신호(REF)가 인에이블되고, 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0>~BA<7>) 중 첫번째로 상기 제 4 및 제 5 뱅크 액티브 신호(BA<3>, BA<4>)를, 두번째로 상기 제 3 및 제 6 뱅크 액티브 신호(BA<2>, BA<5>)를 인에이블시키며, 세번째로 상기 제 2 및 제 7 뱅크 액티브 신호(BA<1>, BA<6>)를 인에이블시키고, 마지막으로 상기 제 1 및 제 8 뱅크 액티브 신호(BA<0>, BA<7>)를 인에이블시킨다. 또한, 상기 뱅크 액티브 신호 생성부(10)는 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)가 입력되면 해당하는 뱅크 액티브 신호(BA<0:7>)를 디스에이블시킨다. 예를 들어, 상기 뱅크 액티브 신호 생성부(10)는 상기 제 1 프리차지 펄스(pre_pulse<0>)가 입력되면 상기 제 1 뱅크 액티브 신호(BA<0>)를 디스에이블시킨다.
상기 프리차지 펄스 생성부(20)는 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0:7>) 각각이 인에이블된 시점으로부터 설정 시간 이후 제 1 내지 제 8 프리 차지 펄스(pre_pulse<0:7>)를 각각 생성한다.
이와 같이 구성된 일반적인 리프레쉬 회로는 뱅크 액티브 신호가 인에이블되면 설정된 시간 이후 뱅크 액티브 신호가 디스에이블되도록 구성되며, 8뱅크를 2개의 뱅크씩 활성화시켜 리프레쉬 동작을 수행하는 4파일드 리프레쉬 방식 또는 4개의 뱅크씩 활성화시켜 리프레쉬 동작을 수행하는 2파일드 리프레쉬 방식으로 동작한다. 이때, 8뱅크를 2개의 뱅크씩 활성화시키는 4 파일드 리프레쉬 방식은 8뱅크를 4개의 뱅크씩 활성화시키는 2 파일드 리프레쉬 방식보다 리프레쉬 동작시간이 길다. 이유는 4 파일드 리프레쉬 방식과 2 파일드 리프레쉬 방식은 하나의 뱅크 그룹들이 활성화된 이후 동일한 시간이 경과하면 다른 뱅크 그룹이 활성화되기 때문이다.
반도체 메모리 장치가 리프레쉬 동작을 수행함에 있어서, 뱅크의 활성화 시간이 길면 길수록 리프레쉬 특성이 좋아진다. 하지만 일반적인 리프레쉬 회로는 4파일드 리프레쉬 방식은 2 파일드 리프레쉬 방식보다 리프레쉬 동작 시간이 긴 반면, 각 뱅크의 활성화 시간은 동일하다. 반도체 메모리 장치는 세계 반도체 표준 협회(JEDEC; Join Electron Device Engineering Council) 규정에 따라 리프레쉬 동작 시간이 결정되어야 하므로, 종래의 반도체 메모리 장치는 2 파일드 리프레쉬 방식보다 리프레쉬 동작 시간이 긴 4 파일드 리프레쉬 방식에 따른 리프레쉬 동작 시간이 JEDEC 규정에 적합하도록 설계되었다. 따라서 종래의 2 파일드 리프레쉬 방식은 JEDEC 규정보다 짧은 리프레쉬 동작 시간을 적용 받아왔다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 종래의 2 파일드 리프레쉬 동작시 리프레쉬 특성을 향상시킬 수 있는 반도체 메모리 장치의 리프레쉬 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 회로는 리프레쉬 신호가 인에이블될 경우 파일드 신호에 응답하여 복수개의 뱅크 액티브 신호를 선택적으로 인에이블시키며, 복수개의 프리차지 펄스에 응답하여 상기 복수개의 뱅크 액티브 신호를 디스에이블시키는 뱅크 액티브 신호 생성부, 상기 복수개의 뱅크 액티브 신호에 응답하여 복수개의 예비 프리차지 펄스를 생성하는 프리차지 펄스 생성부, 상기 복수개의 예비 프리차지 펄스를 지연시켜 복수개의 예비 지연 프리차지 펄스를 생성하는 지연부, 및 상기 파일드 신호에 응답하여 상기 복수개의 예비 프리차지 펄스 또는 상기 복수개의 예비 지연 프리차지 펄스를 상기 복수개의 프리차지 펄스로서 선택적으로 출력하는 선택부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로는 2 파일드 리프레쉬 동작시 4 파일드 리프레쉬 동작시보다 각 뱅크의 활성화 시간을 더 늘릴 수 있어, 반도체 메모리 장치는 좋은 리프레쉬 특성을 얻을 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 회로는 도 2에 도시된 바와 같이, 뱅크 액티브 신호 생성부(10), 프리차지 펄스 생성부(20), 지연부(100), 및 선택부(200)를 포함한다.
상기 뱅크 액티브 신호 생성부(10)는 리프레쉬 신호(REF)가 인에이블될 경우, 파일드 신호(T2PILE)에 응답하여 제 1 내지 제 8 뱅크 액티브 신호(BA<0:7>)를 선택적으로 인에이블시키며, 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)에 응답하여 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0:7>)를 디스에이블시킨다.
예를 들어, 상기 뱅크 액티브 신호 생성부(10)는 상기 리프레쉬 신호(REF)가 인에이블되고 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0:7>) 중 상기 제 2, 제 4, 제 5, 제 7 뱅크 액티브 신호(BA<1>, BA<3>, BA<4>, BA<6>)로 이루어진 제 1 그룹과, 상기 제 1, 제 3, 제 6, 제 8 뱅크 액티브 신호(BA<0>, BA<2>, BA<5>, BA<7>)로 이루어진 제 2 그룹을 순차적으로 인에이블시킨다. 또한, 상기 뱅크 액티브 신호 생성부(10)는 상기 리프레쉬 신호(REF)가 인에이블되고, 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0>~BA<7>) 중 첫번째로 상기 제 4 및 제 5 뱅크 액티브 신호(BA<3>, BA<4>)로 이루어진 제 1 그룹, 두번째로 상기 제 3 및 제 6 뱅크 액티브 신호(BA<2>, BA<5>)로 이루어진 제 2 그룹, 세번째로 상기 제 2 및 제 7 뱅크 액티브 신호(BA<1>, BA<6>)로 이루어진 제 3 그룹으로서, 마지막으로 상기 제 1 및 제 8 뱅크 액티브 신호(BA<0>, BA<7>)로 이루어진 제 4 그룹을 순차적으로 인에이블시킨다. 또한, 상기 뱅크 액티브 신호 생성부(10)는 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)가 입력되면 해당하는 뱅크 액티브 신호(BA<0:7>)를 디스에이블시킨다. 예를 들어, 상기 뱅크 액티브 신호 생성부(10)는 상기 제 1 프리차지 펄스(pre_pulse<0>)가 입력되면 상기 제 1 뱅크 액티브 신호(BA<0>)를, 상기 제 2 프리차지 펄스(pre_pulse<1>)가 입력되면 상기 제 2 뱅크 액티브 신호(BA<1>)를, 상기 제 3 프리차지 펄스(pre_pulse<2>)가 입력되면 상기 제 3 뱅크 액티브 신호(BA<2>)를, 상기 제 4 프리차지 펄스(pre_pulse<3>)가 입력되면 상기 제 4 뱅크 액티브 신호(BA<3>)를, 상기 제 5 프리차지 펄스(pre_pulse<4>)가 입력되면 상기 제 5 뱅크 액티브 신호(BA<4>)를, 상기 제 6 프리차지 펄스(pre_pulse<5>)가 입력되면 상기 제 6 뱅크 액티브 신호(BA<5>)를, 상기 제 7 프리차지 펄스(pre_pulse<6>)가 입력되면 상기 제 7 뱅크 액티브 신호(BA<6>)를, 상기 제 8 프리차지 펄스(pre_pulse<7>)가 입력되면 상기 제 8 뱅크 액티브 신호(BA<7>)를 디스에이블시킨다.
상기 파일드 신호(T2PILE)는 반도체 메모리 장치가 리프레쉬 동작을 수행할 때, 복수개의 뱅크 액티브 신호를 2개의 그룹으로 나누어서 각 그룹들을 순차적으로 인에이블시키는 2 파일드 리프레쉬 모드와 복수개의 뱅크 액티브 신호를 4개의 그룹으로 나누어 각 그룹들을 순차적으로 인에이블시키는 4 파일드 리프레쉬 모드를 선택하는 신호이다.
상기 프리차지 펄스 생성부(20)는 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0:7>) 각각이 인에이블된 시점으로부터 설정 시간 이후 제 1 내지 제 8 예비 프리차지 펄스(pre_pre<0:7>)를 각각 생성한다.
예를 들어, 상기 프리차지 펄스 생성부(20)는 상기 제 1 뱅크 액티브 신호(BA<0>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 1 예비 프리차지 펄스(pre_pre<0>)를, 상기 제 2 뱅크 액티브 신호(BA<1>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 2 예비 프리차지 펄스(pre_pre<1>)를, 상기 제 3 뱅크 액티브 신호(BA<2>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 3 예비 프리차지 펄스(pre_pre<2>)를, 상기 제 4 뱅크 액티브 신호(BA<3>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 4 예비 프리차지 펄스(pre_pre<3>)를, 상기 제 5 뱅크 액티브 신호(BA<4>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 5 예비 프리차지 펄스(pre_pre<4>)를, 상기 제 6 뱅크 액티브 신호(BA<5>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 6 예비 프리차지 펄스(pre_pre<5>)를, 상기 제 7 뱅크 액티브 신호(BA<6>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 7 예비 프리차지 펄스(pre_pre<6>)를, 상기 제 8 뱅크 액티브 신호(BA<7>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 8 예비 프리차지 펄스(pre_pre<7>)를 각각 생성한다.
상기 지연부(100)는 상기 제 1 내지 제 8 예비 프리차지 펄스(pre_pre<0:7>)를 지연시켜 제 1 내지 제 8 예비 지연 프리차지 펄스(pre_pred<0:7>)를 생성한다. 상기 지연부(100)는 상기 제 1 내지 제 8 예비 프리차지 펄스(pre_pre<0:7>)를 각 지연시키는 지연 회로를 구비하는 데, 상기 지연부(100)에 구비된 지연 회로는 일반적인 지연 회로로 구현 가능함으로 도면 제시, 구성, 및 동작 설명은 생략한다.
상기 선택부(200)는 상기 파일드 신호(T2PILE)에 응답하여 상기 제 1 내지 제 8 예비 프리차지 펄스(pre_pre<0:7>) 또는 상기 제 1 내지 제 8 예비 지연 프리차지 펄스(pre_pred<0:7>)를 상기 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)로서 출력한다.
예를 들어, 상기 선택부(200)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 1 내지 제 8 예비 프리차지 펄스(pre_pre<0:7>)를 상기 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)로서 출력한다. 또한 상기 선택부(200)는 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 1 내지 제 8 예비 지연 프리차지 펄스(pre_pred<0:7>)를 상기 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)로서 출력한다.
상기 선택부(200)는 도 3에 도시된 바와 같이, 제 1 내지 제 8 펄스 선택부(210~280)를 포함한다.
상기 제 1 펄스 선택부(210)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 1 예비 프리차지 펄스(pre_pre<0>)를 상기 제 1 프리차지 펄스(pre_pulse<0>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 1 예비 지연 프리차지 펄스(pre_pred<0>)를 상기 제 1 프리차지 펄스(pre_pulse<0>)로서 출력한다.
상기 제 2 펄스 선택부(220)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 2 예비 프리차지 펄스(pre_pre<1>)를 상기 제 2 프리차지 펄스(pre_pulse<1>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 2 예비 지연 프리차지 펄스(pre_pred<1>)를 상기 제 2 프리차지 펄스(pre_pulse<1>)로서 출력한다.
상기 제 3 펄스 선택부(230)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 3 예비 프리차지 펄스(pre_pre<2>)를 상기 제 3 프리차지 펄스(pre_pulse<2>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 3 예비 지연 프리차지 펄스(pre_pred<2>)를 상기 제 3 프리차지 펄스(pre_pulse<2>)로서 출력한다.
상기 제 4 펄스 선택부(240)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 4 예비 프리차지 펄스(pre_pre<3>)를 상기 제 4 프리차지 펄스(pre_pulse<3>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 4 예비 지연 프리차지 펄스(pre_pred<3>)를 상기 제 4 프리차지 펄스(pre_pulse<3>)로서 출력한다.
상기 제 5 펄스 선택부(250)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 5 예비 프리차지 펄스(pre_pre<4>)를 상기 제 5 프리차지 펄스(pre_pulse<4>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 5 예비 지연 프리차지 펄스(pre_pred<4>)를 상기 제 5 프리차지 펄스(pre_pulse<4>)로서 출력한다.
상기 제 6 펄스 선택부(260)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 6 예비 프리차지 펄스(pre_pre<5>)를 상기 제 6 프리차지 펄스(pre_pulse<5>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 6 예비 지연 프리차지 펄스(pre_pred<5>)를 상기 제 6 프리차지 펄스(pre_pulse<5>)로서 출력한다.
상기 제 7 펄스 선택부(270)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 7 예비 프리차지 펄스(pre_pre<6>)를 상기 제 7 프리차지 펄스(pre_pulse<6>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 7 예비 지연 프리차지 펄스(pre_pred<6>)를 상기 제 7 프리차지 펄스(pre_pulse<6>)로서 출력한다.
상기 제 8 펄스 선택부(280)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 8 예비 프리차지 펄스(pre_pre<7>)를 상기 제 8 프리차지 펄스(pre_pulse<7>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 8 예비 지연 프리차지 펄스(pre_pred<7>)를 상기 제 8 프리차지 펄스(pre_pulse<7>)로서 출력한다. 이때, 상기 제 1 내지 제 8 펄스 선택부(210~280) 각각은 멀티 플렉서로 구현될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 회로는 다음과 같이 동작한다.
뱅크 액티브 신호 생성부(10)는 리프레쉬 신호(REF)가 인에이블되고 파일드 신호(T2PILE)가 인에이블되면 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0:7>) 중 상기 제 2, 제 4, 제 5, 제 7 뱅크 액티브 신호(BA<1>, BA<3>, BA<4>, BA<6>)로 이루어진 제 1 그룹과, 상기 제 1, 제 3, 제 6, 제 8 뱅크 액티브 신호(BA<0>, BA<2>, BA<5>, BA<7>)으로 이루어진 제 2 그룹을 순차적으로 인에이블시킨다. 또 한, 상기 뱅크 액티브 신호 생성부(10)는 상기 리프레쉬 신호(REF)가 인에이블되고, 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 1 내지 제 8 뱅크 액티브 신호(BA<0>~BA<7>) 중 첫번째로 상기 제 4 및 제 5 뱅크 액티브 신호(BA<3>, BA<4>)로 이루어진 제 1 그룹, 두번째로 상기 제 3 및 제 6 뱅크 액티브 신호(BA<2>, BA<5>)로 이루어진 제 2 그룹, 세번째로 상기 제 2 및 제 7 뱅크 액티브 신호(BA<1>, BA<6>)로 이루어진 제 3 그룹, 마지막으로 상기 제 1 및 제 8 뱅크 액티브 신호(BA<0>, BA<7>)로 이루어진 제 4 그룹을 순차적으로 인에이블시킨다.
프리차지 펄스 생성부(20)는 상기 제 1 뱅크 액티브 신호(BA<0>)가 인에이블된 시점으로서부터 설정 시간 이후 상기 제 1 예비 프리차지 펄스(pre_pre<0>)를, 상기 제 2 뱅크 액티브 신호(BA<1>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 2 예비 프리차지 펄스(pre_pre<1>)를, 상기 제 3 뱅크 액티브 신호(BA<2>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 3 예비 프리차지 펄스(pre_pre<2>)를, 상기 제 4 뱅크 액티브 신호(BA<3>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 4 예비 프리차지 펄스(pre_pre<3>)를, 상기 제 5 뱅크 액티브 신호(BA<4>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 5 예비 프리차지 펄스(pre_pre<4>)를, 상기 제 6 뱅크 액티브 신호(BA<5>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 6 예비 프리차지 펄스(pre_pre<5>)를, 상기 제 7 뱅크 액티브 신호(BA<6>)가 인에이블된 시점으로서부터 상기 설정 시간 이후 상기 제 7 예비 프리차지 펄스(pre_pre<6>)를, 상기 제 8 뱅크 액티브 신호(BA<7>)가 인에이블된 시점으로서부터 상기 설정 시간 이 후 상기 제 8 예비 프리차지 펄스(pre_pre<7>)를 각각 생성한다.
지연부(100)는 상기 제 1 내지 제 8 예비 프리차지 펄스(pre_pre<0:7>)를 지연시켜 제 1 내지 제 8 예비 지연 프리차지 펄스(pre_pred<0:7>)를 생성한다.
선택부(200)는 상기 파일드 신호(T2PILE)가 디스에이블되면 상기 제 1 내지 제 8 예비 프리차지 펄스(pre_pre<0:7>)를 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)로서 출력하고, 상기 파일드 신호(T2PILE)가 인에이블되면 상기 제 1 내지 제 8 예비 지연 프리차지 펄스(pre_pred<0:7>)를 상기 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)로서 출력한다.
상기 뱅크 액티브 신호 생성부(10)는 제 1 내지 제 8 프리차지 펄스(pre_pulse<0:7>)가 입력되면 해당하는 뱅크 액티브 신호(BA<0:7>)를 디스에이블시킨다. 예를 들어, 상기 뱅크 액티브 신호 생성부(10)는 상기 제 1 프리차지 펄스(pre_pulse<0>)가 입력되면 상기 제 1 뱅크 액티브 신호(BA<0>)를, 상기 제 2 프리차지 펄스(pre_pulse<1>)가 입력되면 상기 제 2 뱅크 액티브 신호(BA<1>)를, 상기 제 3 프리차지 펄스(pre_pulse<2>)가 입력되면 상기 제 3 뱅크 액티브 신호(BA<2>)를, 상기 제 4 프리차지 펄스(pre_pulse<3>)가 입력되면 상기 제 4 뱅크 액티브 신호(BA<3>)를, 상기 제 5 프리차지 펄스(pre_pulse<4>)가 입력되면 상기 제 5 뱅크 액티브 신호(BA<4>)를, 상기 제 6 프리차지 펄스(pre_pulse<5>)가 입력되면 상기 제 6 뱅크 액티브 신호(BA<5>)를, 상기 제 7 프리차지 펄스(pre_pulse<6>)가 입력되면 상기 제 7 뱅크 액티브 신호(BA<6>)를, 상기 제 8 프리차지 펄스(pre_pulse<7>)가 입력되면 상기 제 8 뱅크 액티브 신호(BA<7>)를 디스 에이블시킨다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 회로는 파일드 신호가 인에이블되면(2 파일드 리프레쉬 모드; 복수개의 뱅크 액티브 신호를 2개의 그룹으로 나누어 순차적을 인에이블시키는 모드) 파일드 신호가 디스에이블되었을 때(4 파일드 리프레쉬 모드; 복수개의 뱅크 액티브 신호를 4 그룹으로 나누어 순차적으로 인에이블시키는 모드)보다 프리차지 펄스를 더 늦은 타이밍에 발생시킴으로써, 파일드 신호가 인에이블되었을 때(2 파일드 리프레쉬 모드) 뱅크 액티브 신호를 파일드 신호가 디스에이블되었을 때보다 더 늦은 타이밍에 디스에이블시킨다.
즉, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로는 2 파일드 리프레쉬 모드일 경우 종래보다 충분한 뱅크 활성화 시간을 확보하여 리프레쉬 특성을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 리프레쉬 회로의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 회로의 구성도,
도 3은 도 2의 선택부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 지연부 200: 선택부

Claims (6)

  1. 리프레쉬 신호가 인에이블될 경우 파일드 신호에 응답하여 복수개의 뱅크 액티브 신호를 선택적으로 인에이블시키며, 복수개의 프리차지 펄스에 응답하여 상기 복수개의 뱅크 액티브 신호를 디스에이블시키는 뱅크 액티브 신호 생성부;
    상기 복수개의 뱅크 액티브 신호에 응답하여 복수개의 예비 프리차지 펄스를 생성하는 프리차지 펄스 생성부;
    상기 복수개의 예비 프리차지 펄스를 지연시켜 복수개의 예비 지연 프리차지 펄스를 생성하는 지연부; 및
    상기 파일드 신호에 응답하여 상기 복수개의 예비 프리차지 펄스 또는 상기 복수개의 예비 지연 프리차지 펄스를 상기 복수개의 프리차지 펄스로서 선택적으로 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  2. 제 1 항에 있어서,
    상기 파일드 신호는
    2 파일드 리프레쉬 모드 또는 4 파일드 리프레쉬 모드로 반도체 메모리 장치가 리프레쉬 동작을 수행할 수 있도록 선택하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  3. 제 2 항에 있어서,
    상기 뱅크 액티브 신호 생성부는
    상기 리프레쉬 신호가 인에이블되고 상기 파일드 신호가 인에이블되면 상기 복수개의 뱅크 액티브 신호를 두 그룹으로 나누어 각 그룹들을 순차적으로 인에이블시키며,
    상기 리프레쉬 신호가 인에이블되고 상기 파일드 신호가 디스에이블되면 상기 복수개의 뱅크 액티브 신호를 네 그룹으로 나누어 각 그룹들을 순차적으로 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  4. 제 3 항에 있어서,
    상기 뱅크 액티브 신호 생성부는
    상기 복수개의 프리차지 펄스를 입력 받도록 구성되며, 입력된 상기 프리차지 펄스에 해당하는 상기 뱅크 액티브 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  5. 제 1 항에 있어서,
    상기 프리차지 펄스 생성부는
    상기 복수개의 뱅크 액티브 신호를 입력 받도록 구성되며, 입력된 상기 뱅크 액티브 신호에 해댕하는 상기 예비 프리차지 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  6. 제 1 항에 있어서,
    상기 선택부는
    상기 파일드 신호가 인에이블되면 상기 복수개의 예비 지연 프리차지 펄스를 상기 복수개의 프리차지 펄스로서 출력하고, 상기 파일드 신호가 디스에이블되면 상기 복수개의 예비 프리차지 펄스를 상기 복수개의 프리차지 펄스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
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