RU2010108106A - Параллельный сумматор-вычитатель в троичной системе счисления на нейронах - Google Patents
Параллельный сумматор-вычитатель в троичной системе счисления на нейронах Download PDFInfo
- Publication number
- RU2010108106A RU2010108106A RU2010108106/08A RU2010108106A RU2010108106A RU 2010108106 A RU2010108106 A RU 2010108106A RU 2010108106/08 A RU2010108106/08 A RU 2010108106/08A RU 2010108106 A RU2010108106 A RU 2010108106A RU 2010108106 A RU2010108106 A RU 2010108106A
- Authority
- RU
- Russia
- Prior art keywords
- input
- control
- binary
- signal
- unit
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
- Closed-Circuit Television Systems (AREA)
Abstract
Параллельный сумматор-вычитатель в троичной системе счисления на нейронах, содержащий блок суммирования, блок регистра результата, блок управления, отличающийся тем, что дополнительно введены: блока ввода и шифрации чисел, блока регистра первого числа, блока регистра второго числа, причем первый управляющий выход блока управления, на котором формируется сигнал синхронизирующего импульса первого двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с первым управляющим входом блока ввода и шифрации чисел, второй управляющий выход блока управления, на котором формируется сигнал установки в нулевое состояние первого двоичного триггера комбинационной схемы формирования сигнала перевода, соединен со вторым управляющим входом блока ввода и шифрации чисел, третий управляющий выход блока управления, на котором формируется сигнал синхронизирующего импульса второго двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с третьим управляющим входом блока ввода и шифрации чисел, четвертый управляющий выход блока управления, на котором формируется сигнал установки в нулевое состояние второго двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с четвертым управляющим входом блока ввода и шифрации чисел, пятый управляющий выход блока управления, на котором формируется сигнал синхронизирующего импульса третьего двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с пятым управляющим входом блока ввода и шифрации чисел, шестой управляющий выход блока управления, на котором формируется сигнал уст
Claims (1)
- Параллельный сумматор-вычитатель в троичной системе счисления на нейронах, содержащий блок суммирования, блок регистра результата, блок управления, отличающийся тем, что дополнительно введены: блока ввода и шифрации чисел, блока регистра первого числа, блока регистра второго числа, причем первый управляющий выход блока управления, на котором формируется сигнал синхронизирующего импульса первого двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с первым управляющим входом блока ввода и шифрации чисел, второй управляющий выход блока управления, на котором формируется сигнал установки в нулевое состояние первого двоичного триггера комбинационной схемы формирования сигнала перевода, соединен со вторым управляющим входом блока ввода и шифрации чисел, третий управляющий выход блока управления, на котором формируется сигнал синхронизирующего импульса второго двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с третьим управляющим входом блока ввода и шифрации чисел, четвертый управляющий выход блока управления, на котором формируется сигнал установки в нулевое состояние второго двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с четвертым управляющим входом блока ввода и шифрации чисел, пятый управляющий выход блока управления, на котором формируется сигнал синхронизирующего импульса третьего двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с пятым управляющим входом блока ввода и шифрации чисел, шестой управляющий выход блока управления, на котором формируется сигнал установки в нулевое состояние третьего двоичного триггера комбинационной схемы формирования сигнала перевода, соединен с шестым управляющим входом блока ввода и шифрации чисел, седьмой управляющий выход блока управления, на котором формируется сигнал установки в нулевое состояние двоичных триггеров блока ввода и шифрации чисел, соединен с седьмым управляющим входом блока ввода и шифрации чисел, информационный выход блока ввода и шифрации чисел, на котором формируются переведенный код входного числа, представленного в двоичном коде, передача входных двоичных кодов чисел осуществляется в параллельном режиме, соединен с первым информационным входом блока регистра первого числа и с первым информационным входом блока регистра второго числа, информационный выход блока регистра первого числа, на котором формируются переведенный код входного первого числа, представленного в двоичном коде, передача входных двоичных кодов первого числа осуществляется в параллельном режиме, соединен с первым информационным входом блока суммирования, информационный выход блока суммирования, на котором формируются результат суммы двоичных кодов входных чисел, представленного в двоичном коде, передача выходного двоичного кода суммы чисел осуществляется в параллельном режиме, соединен с первым информационным входом блока регистра результата, второй информационный вход блока регистра результата, на котором формируются сигналы установки в нулевое состояние двоичных триггеров, данный сигнал поступает параллельно на все входы установки в нулевое состояние триггеров и разрешающего для записи и хранения двоичных кодов в триггерах, данный сигнал поступает параллельно на все входы для разрешения записи в триггеры, соединен с первым информационным выходом блока управления, первый информационный вход блока управления, на котором формируются двоичные разряды суммы входных кодов чисел, передача данного информационного сигнала осуществляется в параллельном режиме, соединен информационным выходом блока регистра результата, второй информационный выход блока управления, на котором формируются сигналы установки в нулевое состояние двоичных триггеров, данный сигнал поступает параллельно на все входы установки в нулевое состояние триггеров и разрешающего для записи и хранения двоичных кодов в триггерах, данный сигнал поступает параллельно на все входы для разрешения записи в триггеры, соединен со вторым информационным входом блока регистра второго числа, информационный выход блока регистра второго числа, на котором формируются переведенный код входного второго числа, представленного в двоичном коде, передача входных двоичных кодов второго числа осуществляется в параллельном режиме, соединен со вторым информационным входом блока суммирования, третий информационный выход блока управления, на котором формируются сигналы установки в нулевое состояние двоичных триггеров, данный сигнал поступает параллельно на все входы установки в нулевое состояние триггеров и разрешающего для записи и хранения двоичных кодов в триггерах, данный сигнал поступает параллельно на все входы для разрешения записи в триггеры, соединен со вторым информационным входом блока регистра первого числа, первый и второй управляющие входы «СБРОС» и «ПУСК» блока управления являются внешними входами параллельного сумматора-вычитателя в троичной системе счисления на нейронах.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010108106/08A RU2453900C2 (ru) | 2010-03-04 | 2010-03-04 | Параллельный сумматор-вычитатель в троичной системе счисления на нейронах |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010108106/08A RU2453900C2 (ru) | 2010-03-04 | 2010-03-04 | Параллельный сумматор-вычитатель в троичной системе счисления на нейронах |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2010108106A true RU2010108106A (ru) | 2011-09-10 |
| RU2453900C2 RU2453900C2 (ru) | 2012-06-20 |
Family
ID=44757349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2010108106/08A RU2453900C2 (ru) | 2010-03-04 | 2010-03-04 | Параллельный сумматор-вычитатель в троичной системе счисления на нейронах |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2453900C2 (ru) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2523942C2 (ru) * | 2012-09-27 | 2014-07-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Юго-Западный государственный университет" (ЮЗГУ) | Параллельный сумматор-вычитатель на нейронах со сквозным переносом |
| RU2614932C1 (ru) * | 2015-12-07 | 2017-03-30 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") | Устройство для логарифмирования двоичных чисел |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1171782A1 (ru) * | 1984-03-21 | 1985-08-07 | Предприятие П/Я В-2969 | Сумматор-вычитатель |
| RU2205444C1 (ru) * | 2002-03-04 | 2003-05-27 | Курский государственный технический университет | Сумматор-вычитатель старшими разрядами вперед на нейронах |
| RU2246752C1 (ru) * | 2003-07-30 | 2005-02-20 | Курский государственный технический университет | Параллельный сумматор-вычитатель на нейронах |
| JP4286617B2 (ja) * | 2003-09-04 | 2009-07-01 | 新日本無線株式会社 | Ｃｍｏｓ加算器 |
-
2010
- 2010-03-04 RU RU2010108106/08A patent/RU2453900C2/ru not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| RU2453900C2 (ru) | 2012-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW201612906A (en) | Apparatuses and methods for parity determination using sensing circuitry | |
| JP2013508731A5 (ru) | ||
| US10114614B2 (en) | Random number generation using switching regulators | |
| JP2015512585A5 (ru) | ||
| JP2016511606A (ja) | 集積回路の二重ランダムビットジェネレータに基づく改ざん防止システム | |
| RU2010108106A (ru) | Параллельный сумматор-вычитатель в троичной системе счисления на нейронах | |
| EA202092706A1 (ru) | D-триггер с динамическим управлением, блок обработки данных, микросхема, плата хэширования и вычислительное устройство | |
| RU2007121226A (ru) | Устройство для определения оптимального периода технического обслуживания изделия | |
| JP2015126382A5 (ru) | ||
| RU2010120544A (ru) | Устройство имитозащиты для контролируемых объектов | |
| RU2011110562A (ru) | Цифровое устройство для формирования последовательностей управляющих сигналов с параллельным переносом | |
| RU2011103405A (ru) | Селектор временных интервалов | |
| RU2009120980A (ru) | Устройство для имитозащиты группы контролируемых объектов | |
| GB201101282D0 (en) | Preventing unauthorized data extraction | |
| RU2008124113A (ru) | Цифровое устройство циклического действия | |
| RU2010106685A (ru) | Устройство для формирования остатка по произвольному модулю от числа | |
| RU2012141444A (ru) | Параллельный сумматор-вычитатель на нейронах со сквозным переносом | |
| RU2012114048A (ru) | Цифровой термометр | |
| RU2015139307A (ru) | Коррелятор | |
| RU2015151664A (ru) | Устройство синхронизации псевдослучайной последовательности на основе мажоритарного декодирования для широкополосных систем связи | |
| RU2008110768A (ru) | Способ и устройство суммирования двоичных кодов | |
| RU2007146655A (ru) | Устройство выделения полезного сигнала на фоне шумов с минимизацией концевых эффектов способом кусочного размножения оценок | |
| TWI454059B (zh) | Can be bouncing and synchronous reset circuit, bounce jump module and synchronous reset module | |
| RU2560824C1 (ru) | Устройство имитозащиты контролируемых объектов с повышенной структурной скрытностью сигналов-переносчиков | |
| RU2009107634A (ru) | Цифровой регулятор для системы управления электромагнитным подвесом ротора |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20130305 |