RU2009138613A - Устройство для формирования остатка по заданному модулю - Google Patents
Устройство для формирования остатка по заданному модулю Download PDFInfo
- Publication number
- RU2009138613A RU2009138613A RU2009138613/08A RU2009138613A RU2009138613A RU 2009138613 A RU2009138613 A RU 2009138613A RU 2009138613/08 A RU2009138613/08 A RU 2009138613/08A RU 2009138613 A RU2009138613 A RU 2009138613A RU 2009138613 A RU2009138613 A RU 2009138613A
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- bit
- partial
- data
- Prior art date
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Error Detection And Correction (AREA)
Abstract
1. Устройство для формирования остатков по заданному модулю, содержащее Т блоков формирования частичных остатков с информационным входом на n разрядов, входом первичных остатков на (n-p-1)·(р+1) разряд, входом инициализации, синхровходом и выходом на (p+q) разрядов соответственно, где Т - максимальное количество однотипных операций, требуемых для формирования остатков чисел по (р+1)-разрядному модулю, (р+1)<n, n - разрядность чисел, q=]log2(n-p)[, отличающееся тем, что в него введены два параллельных (р+2)- и (р+1)-разрядных регистра с синхровходом, входом и выходом данных соответственно, мультиплексор с двумя входами данных, управляющим входом и выходом, компаратор с двумя входами и выходом, блок вычитания с входами уменьшаемого и вычитаемого, а также с выходом разности, причем синхровходы блоков формирования частичных остатков соединены с синхровходом устройства, входы инициализации и первичных остатков блоков формирования частичных остатков соединены с входами инициализации и первичных остатков устройства соответственно, информационный вход первого из блоков формирования частичных остатков является входом чисел устройства, выход t-го блока формирования частичных остатков соединен с информационным входом (t+1)-го блока формирования частичных остатков, где , вход данных (p+2)-разрядного параллельного регистра соединен с выходом Т-го блока формирования частичных остатков, его синхровход является синхровходом устройства, а его выход соединен с первым входом данных мультиплексора, с первым входом компаратора и с входом уменьшаемого блока вычитания; вход данных (p+1)-разрядного регистра с синхровходом является входом модуля устро
Claims (2)
1. Устройство для формирования остатков по заданному модулю, содержащее Т блоков формирования частичных остатков с информационным входом на n разрядов, входом первичных остатков на (n-p-1)·(р+1) разряд, входом инициализации, синхровходом и выходом на (p+q) разрядов соответственно, где Т - максимальное количество однотипных операций, требуемых для формирования остатков чисел по (р+1)-разрядному модулю, (р+1)<n, n - разрядность чисел, q=]log2(n-p)[, отличающееся тем, что в него введены два параллельных (р+2)- и (р+1)-разрядных регистра с синхровходом, входом и выходом данных соответственно, мультиплексор с двумя входами данных, управляющим входом и выходом, компаратор с двумя входами и выходом, блок вычитания с входами уменьшаемого и вычитаемого, а также с выходом разности, причем синхровходы блоков формирования частичных остатков соединены с синхровходом устройства, входы инициализации и первичных остатков блоков формирования частичных остатков соединены с входами инициализации и первичных остатков устройства соответственно, информационный вход первого из блоков формирования частичных остатков является входом чисел устройства, выход t-го блока формирования частичных остатков соединен с информационным входом (t+1)-го блока формирования частичных остатков, где , вход данных (p+2)-разрядного параллельного регистра соединен с выходом Т-го блока формирования частичных остатков, его синхровход является синхровходом устройства, а его выход соединен с первым входом данных мультиплексора, с первым входом компаратора и с входом уменьшаемого блока вычитания; вход данных (p+1)-разрядного регистра с синхровходом является входом модуля устройства, его синхровход - входом инициализации устройства, а выход (p+1)-разрядного регистра с синхровходом соединен с вторым входом компаратора и входом вычитаемого блока вычитания; второй вход данных мультиплексора связан с выходом разности блока вычитания, а его управляющий вход - с выходом компаратора, выход мультиплексора является выходом устройства.
2. Устройство для формирования остатков по заданному модулю по п.1, отличающееся тем, что t-й блок формирования частичных остатков, где , содержит параллельный n-разрядный регистр с синхровходом, а также входом и выходом данных соответственно, (n-p-1) параллельных (р+1)-разрядных регистров с синхровходом, входом и выходом данных соответственно, где (р+1) - разрядность заданного модуля, (р+1)<n, n - разрядность чисел, Т - максимальное количество однотипных операций, требуемых для формирования остатка числа по (p+1)-разрядному модулю, (n-р-1) буферных элементов с управляющим входом и (p+1)-разрядными входом и выходом данных соответственно, а также комбинационный сумматор с (n-p) (р+1)-разрядными входами и (p+q)-разрядным выходом, причем вход данных параллельного n-разрядного регистра является информационным входом блока формирования частичных остатков, а его синхровход - синхровходом блока формирования частичных остатков, (р+1) разрядов с его выхода данных соединены с первым входом комбинационного сумматора, а его s-й выход связан с управляющим входом (s-p)-го буферного элемента, где ; вход данных (s-p)-го (р+1)-разрядного регистра соединен с (s-p)-м элементом входа первичных остатков блока формирования частичных остатков, который является входом значения bs=2smodL соответственно, его синхровход - входом инициализации блока формирования частичных остатков, а его выход - входом данных (s-p)-го буферного элемента, где ; выходы данных каждого из (s-p)-x буферных элементов соединены с входами комбинационного сумматора под номерами (s-p+1), где соответственно, выход комбинационного сумматора является выходом блока формирования частичных остатков.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2009138613/08A RU2421781C1 (ru) | 2009-10-19 | 2009-10-19 | Устройство для формирования остатка по заданному модулю |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2009138613/08A RU2421781C1 (ru) | 2009-10-19 | 2009-10-19 | Устройство для формирования остатка по заданному модулю |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2009138613A true RU2009138613A (ru) | 2011-04-27 |
RU2421781C1 RU2421781C1 (ru) | 2011-06-20 |
Family
ID=44731232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2009138613/08A RU2421781C1 (ru) | 2009-10-19 | 2009-10-19 | Устройство для формирования остатка по заданному модулю |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2421781C1 (ru) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2517694C1 (ru) * | 2012-11-16 | 2014-05-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Казанский национальный исследовательский технический университет им. А.Н. Туполева - КАИ" (КНИТУ-КАИ) | Устройство для вычисления дискретных полиномиальных преобразований |
-
2009
- 2009-10-19 RU RU2009138613/08A patent/RU2421781C1/ru not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
RU2421781C1 (ru) | 2011-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20160042496A (ko) | 듀티 사이클 에러 검출 장치 및 이를 포함하는 듀티 사이클 보정 장치 | |
RU2500017C1 (ru) | Накапливающий сумматор по модулю | |
KR101964495B1 (ko) | 해시값 생성 장치 | |
US9619206B2 (en) | Pseudo-random bit sequence generator | |
KR101749528B1 (ko) | 해시 값 생성 장치 | |
JPWO2011161859A1 (ja) | 半導体集積回路及び指数算出方法 | |
RU2009138613A (ru) | Устройство для формирования остатка по заданному модулю | |
JP5916563B2 (ja) | 連想メモリ | |
KR20090118379A (ko) | 반도체 장치의 카운터 | |
RU154062U1 (ru) | Устройство для перебора перестановок | |
RU2356086C2 (ru) | Вычислительное устройство | |
RU2613533C1 (ru) | Устройство сдвига | |
RU2661797C1 (ru) | Вычислительное устройство | |
Kafi et al. | An efficient design of FSM based 32-bit unsigned high-speed pipelined multiplier using Verilog HDL | |
CN106033231B (zh) | 一种信息处理方法、时钟分频装置及信息处理系统 | |
RU2804380C1 (ru) | Конвейерный вычислитель | |
RU2797163C1 (ru) | Конвейерный вычислитель | |
JP7183079B2 (ja) | 半導体装置 | |
RU2010125731A (ru) | Цифровое прогнозирующее устройство | |
KR100858559B1 (ko) | 잉여 이진수의 덧셈 방법, 잉여 이진수의 곱셈 방법, 잉여이진수 덧셈기 및 잉여 이진수 곱셈기 | |
RU2445730C2 (ru) | Устройство для формирования остатка по произвольному модулю от числа | |
JP2001034457A (ja) | 加減算回路 | |
JP2006157121A (ja) | 高周波数カウンタ回路 | |
RU92212U1 (ru) | Устройство для формирования остатка по заданному модулю | |
RU2413279C1 (ru) | Устройство для преобразования двоичного кода в код системы остаточных классов (сок) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20141020 |