RU2009136627A - Способ определения асимметричной задержки сигнала в цепи передачи сигналов внутри интегральной схемы - Google Patents

Способ определения асимметричной задержки сигнала в цепи передачи сигналов внутри интегральной схемы Download PDF

Info

Publication number
RU2009136627A
RU2009136627A RU2009136627/28A RU2009136627A RU2009136627A RU 2009136627 A RU2009136627 A RU 2009136627A RU 2009136627/28 A RU2009136627/28 A RU 2009136627/28A RU 2009136627 A RU2009136627 A RU 2009136627A RU 2009136627 A RU2009136627 A RU 2009136627A
Authority
RU
Russia
Prior art keywords
signal
integrated
circuit
multiplexer
measuring
Prior art date
Application number
RU2009136627/28A
Other languages
English (en)
Inventor
Андреас-Юрген РОХАЧЕК (DE)
Андреас-Юрген РОХАЧЕК
Original Assignee
Роберт Бош ГмбХ (DE)
Роберт Бош Гмбх
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Роберт Бош ГмбХ (DE), Роберт Бош Гмбх filed Critical Роберт Бош ГмбХ (DE)
Publication of RU2009136627A publication Critical patent/RU2009136627A/ru

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Networks Using Active Elements (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

1. Способ определения асимметричной задержки сигнала в цепи (2) передачи сигналов внутри интегральной схемы (1), включающий: ! (а) съем (S1) сигнала, выданного цепью (2) передачи сигналов, посредством интегрального мультиплексора (7) для измерения асимметричной задержки сигнала в измерительной цепи, образованной интегральной цепью (2) передачи сигналов и интегральным мультиплексором (7); ! (б) измерение (S2) асимметричной задержки сигнала в интегральном мультиплексоре (7) и ! (в) вычисление (S3) разности между асимметричной задержкой сигнала в измерительной цепи и асимметричной задержкой сигнала в интегральном мультиплексоре (7) для определения асимметричной задержки сигнала в цепи (2) передачи сигналов. ! 2. Способ по п.1, в котором для измерения асимметричной задержки сигнала сначала посредством внешнего контрольного устройства подают нарастающий фронт сигнала, а затем спадающий фронт сигнала, причем внешнее контрольное устройство (13) регистрирует время прохождения нарастающего фронта сигнала и время прохождения спадающего фронта сигнала, а асимметричную задержку сигнала вычисляют как разность между временем прохождения нарастающего фронта сигнала и временем прохождения спадающего фронта сигнала. ! 3. Способ по п.1, в котором интегральный мультиплексор (7) переключают между первым режимом измерения (MBI) для измерения задержки сигнала в измерительной цепи и вторым режимом измерения (MBII) для измерения задержки сигнала в мультиплексоре (7). ! 4. Способ по п.3, в котором интегральный мультиплексор (7) в обычном режиме работы (NB) передает выходной логический сигнал, генерируемый интегральной логической схемой (3). ! 5. Способ по п.4,

Claims (18)

1. Способ определения асимметричной задержки сигнала в цепи (2) передачи сигналов внутри интегральной схемы (1), включающий:
(а) съем (S1) сигнала, выданного цепью (2) передачи сигналов, посредством интегрального мультиплексора (7) для измерения асимметричной задержки сигнала в измерительной цепи, образованной интегральной цепью (2) передачи сигналов и интегральным мультиплексором (7);
(б) измерение (S2) асимметричной задержки сигнала в интегральном мультиплексоре (7) и
(в) вычисление (S3) разности между асимметричной задержкой сигнала в измерительной цепи и асимметричной задержкой сигнала в интегральном мультиплексоре (7) для определения асимметричной задержки сигнала в цепи (2) передачи сигналов.
2. Способ по п.1, в котором для измерения асимметричной задержки сигнала сначала посредством внешнего контрольного устройства подают нарастающий фронт сигнала, а затем спадающий фронт сигнала, причем внешнее контрольное устройство (13) регистрирует время прохождения нарастающего фронта сигнала и время прохождения спадающего фронта сигнала, а асимметричную задержку сигнала вычисляют как разность между временем прохождения нарастающего фронта сигнала и временем прохождения спадающего фронта сигнала.
3. Способ по п.1, в котором интегральный мультиплексор (7) переключают между первым режимом измерения (MBI) для измерения задержки сигнала в измерительной цепи и вторым режимом измерения (MBII) для измерения задержки сигнала в мультиплексоре (7).
4. Способ по п.3, в котором интегральный мультиплексор (7) в обычном режиме работы (NB) передает выходной логический сигнал, генерируемый интегральной логической схемой (3).
5. Способ по п.4, в котором цепь (2) передачи сигналов образована цепью (2А) передачи информационных сигналов, которая в обычном режиме работы (NB) выдает сигнал на управляемый фронтом сигнала интегральный бистабильный мультивибратор (16).
6. Способ по п.4, в котором цепь (2) передачи сигналов образована цепью (2В) тактовых сигналов, которая в обычном режиме работы (NB) выдает тактовый сигнал на тактовый вход управляемого фронтом сигнала интегрального бистабильного мультивибратора (16).
7. Способ по п.3 или 4, в котором переключение мультиплексора (7) между первым режимом измерения (MBI), вторым режимом измерения (MBII) и обычным режимом работы осуществляют посредством элемента (10) управления режимами работы.
8. Способ по п.6, в котором управляемый фронтом сигнала бистабильный мультивибратор (16) представляет собой D-триггер, выдающий логический выходной сигнал в интегральный декодер (17) интегральной схемы (1).
9. Устройство, содержащее по меньшей мере одну интегральную цепь (2) передачи сигналов с поддающейся измерению асимметричной задержкой сигнала и управляемый интегральный мультиплексор (7), который в первом режиме измерения (MBI) выполнен с возможностью снятия выходного сигнала интегральной цепи (2) передачи сигналов для измерения асимметричной задержки сигнала в измерительной цепи, включающей в себя интегральную цепь (2) передачи сигналов и интегральный мультиплексор (7), а во втором режиме измерения (MBII) выполнен с возможностью снятия измерительного сигнала для измерения асимметричной задержки сигнала в интегральном мультиплексоре (7).
10. Устройство по п.9, в котором цепь (2) передачи сигналов включает в себя по меньшей мере одну буферную схему (15) для принимаемого информационного сигнала.
11. Устройство по п.10, в котором цепь (2) передачи сигналов на выходе подключена к информационному входу управляемого фронтом сигнала бистабильного мультивибратора (16), выход которого соединен с интегральным декодером (17).
12. Устройство по п.9, в котором цепь (2) передачи сигналов образована интегральной цепью (2В) тактовых сигналов.
13. Устройство по п.12, в котором цепь тактовых сигналов включает в себя интегральный тактовый генератор для генерирования тактового сигнала.
14. Устройство по п.13, в котором генератор (18) тактовых сигналов представляет собой схему фазовой автоподстройки частоты.
15. Устройство по п.9, в котором интегральный мультиплексор (7) имеет по меньшей мере три входа, один выход и один управляющий вход.
16. Устройство по п.15, в котором мультиплексор (7) передает на контактную площадку (9) выходных сигналов устройства (1): в первом режиме измерения (MBI) - сигнал на выходе интегральной цепи (2) передачи сигналов, соединенном с первым входом мультиплексора (7), во втором режиме измерения (MBII) - измерительный сигнал, подаваемый на второй вход мультиплексора (7), а в обычном режиме работы (NB) - логический выходной сигнал интегральной логической схемы (3), подаваемый на третий вход мультиплексора (7).
17. Устройство по п.15, в котором управляющий вход интегрального мультиплексора (7) соединен с интегральным элементом (10) управления режимами работы.
18. Устройство по п.9, представляющее собой коммуникационный контроллер для шины FlexRay.
RU2009136627/28A 2007-03-06 2008-02-29 Способ определения асимметричной задержки сигнала в цепи передачи сигналов внутри интегральной схемы RU2009136627A (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102007010771A DE102007010771A1 (de) 2007-03-06 2007-03-06 Verfahren zur Bestimmung einer asymmetrischen Signalverzögerung eines Signalpfades innerhalb einer integrierten Schaltung
DE102007010771.6 2007-03-06

Publications (1)

Publication Number Publication Date
RU2009136627A true RU2009136627A (ru) 2011-04-20

Family

ID=39494304

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2009136627/28A RU2009136627A (ru) 2007-03-06 2008-02-29 Способ определения асимметричной задержки сигнала в цепи передачи сигналов внутри интегральной схемы

Country Status (9)

Country Link
US (1) US8250414B2 (ru)
EP (1) EP2132582B1 (ru)
JP (1) JP5096469B2 (ru)
CN (1) CN101636662B (ru)
AT (1) ATE482403T1 (ru)
DE (2) DE102007010771A1 (ru)
ES (1) ES2353447T3 (ru)
RU (1) RU2009136627A (ru)
WO (1) WO2008107380A1 (ru)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8793091B2 (en) * 2008-04-10 2014-07-29 Nvidia Corporation System and method for integrated circuit calibration
US20090259864A1 (en) * 2008-04-10 2009-10-15 Nvidia Corporation System and method for input/output control during power down mode
DE102009001397A1 (de) * 2009-03-09 2010-09-16 Robert Bosch Gmbh Verfahren sowie Vorrichtung zur Diagnose eines Kommunikationssystems hinsichtlich asymmetrischer Verzögerung
CN101814984B (zh) * 2010-04-09 2012-06-27 华为技术有限公司 获取不对称延迟时间的方法和装置
JP5907499B2 (ja) * 2011-05-11 2016-04-26 矢崎総業株式会社 中継装置およびコネクタ
CN102495349B (zh) * 2011-12-12 2014-07-02 中国科学院深圳先进技术研究院 路径延时在线测量电路
DE102013224694A1 (de) * 2013-12-03 2015-06-03 Robert Bosch Gmbh Verfahren und Vorrichtung zum Ermitteln eines Gradienten eines datenbasierten Funktionsmodells
DE102014223838A1 (de) * 2014-11-21 2016-05-25 Robert Bosch Gmbh Teilnehmerstation für ein Bussystem und ein Verfahren zum Regeln eines Timings eines Sendesignals für ein Bussystem
US10530053B2 (en) 2016-01-13 2020-01-07 Infineon Technologies Ag System and method for measuring a plurality of RF signal paths
US10242499B2 (en) * 2016-02-16 2019-03-26 International Business Machines Corporation Method and system for geographic map overlay onto a live feed

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6058496A (en) * 1997-10-21 2000-05-02 International Business Machines Corporation Self-timed AC CIO wrap method and apparatus
US6418547B1 (en) * 1998-02-26 2002-07-09 Micron Technology, Inc. Internal guardband for semiconductor testing
AU2001275503A1 (en) * 2000-05-31 2001-12-11 Broadcom Corporation Multiprotocol computer bus interface adapter and method
DE10044837C1 (de) * 2000-09-11 2001-09-13 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung
US6996032B2 (en) * 2003-07-28 2006-02-07 Credence Systems Corporation BIST circuit for measuring path delay in an IC
US7627790B2 (en) * 2003-08-21 2009-12-01 Credence Systems Corporation Apparatus for jitter testing an IC
US7185239B2 (en) * 2003-09-29 2007-02-27 Stmicroelectronics Pvt. Ltd. On-chip timing characterizer
DE102005060903A1 (de) * 2005-04-27 2006-11-02 Robert Bosch Gmbh Verfahren und Vorrichtung zum Dekodieren eines Signals

Also Published As

Publication number Publication date
US8250414B2 (en) 2012-08-21
DE102007010771A1 (de) 2008-10-30
JP5096469B2 (ja) 2012-12-12
ES2353447T3 (es) 2011-03-02
CN101636662A (zh) 2010-01-27
CN101636662B (zh) 2012-10-10
WO2008107380A1 (de) 2008-09-12
EP2132582B1 (de) 2010-09-22
DE502008001399D1 (de) 2010-11-04
US20100023816A1 (en) 2010-01-28
EP2132582A1 (de) 2009-12-16
ATE482403T1 (de) 2010-10-15
JP2010502146A (ja) 2010-01-21

Similar Documents

Publication Publication Date Title
RU2009136627A (ru) Способ определения асимметричной задержки сигнала в цепи передачи сигналов внутри интегральной схемы
US8629694B1 (en) Method and apparatus of voltage scaling techniques
TWI373621B (en) Device for jitter measurement and method thereof
EP3127239B1 (en) Aging sensor for an integrated circuit
KR101293445B1 (ko) 스캔 시프트 동작 동안 ｉｖｄ를 감소시키는 시스템 및 장치
US9973331B1 (en) Method and apparatus for synchronization
GB2429063A (en) Low power ultrasonic flow measurement
CN102073268B (zh) 一种高精度脉冲时间间隔测量电路
JP2013219771A (ja) 測定を行う回路及び方法
TWI506396B (zh) 用於處理資料的資料處理電路系統、同步電路與資料處理裝置，以及偵測潛在時序錯誤的方法
JP2010527174A5 (ru)
JP2015514211A5 (ru)
US9478268B2 (en) Distributed clock synchronization
TWI277302B (en) Clock and data recovery circuit
JP2012199663A (ja) 情報通信端末、生体情報測定機器及び情報通信システム
JP2002340642A (ja) 超音波流速計
JP3898694B2 (ja) シリアルデータ伝送装置
KR20150056458A (ko) 회로 지연 감시장치 및 방법
US9983036B2 (en) Flow meter device
CN102419417A (zh) 一种现场可编程逻辑门阵列触发器传播延迟的测试电路
JP2008042367A (ja) 半導体装置
TW200718930A (en) Temperature detecting apparatus
US8334716B1 (en) Digital phase detection circuit and method
WO2008114307A1 (ja) 遅延回路及び該回路の試験方法
JP2008228301A (ja) リングオシレータ

Legal Events

Date Code Title Description
FA94 Acknowledgement of application withdrawn (non-payment of fees)

Effective date: 20121114